JPS5928986B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5928986B2 JPS5928986B2 JP55016374A JP1637480A JPS5928986B2 JP S5928986 B2 JPS5928986 B2 JP S5928986B2 JP 55016374 A JP55016374 A JP 55016374A JP 1637480 A JP1637480 A JP 1637480A JP S5928986 B2 JPS5928986 B2 JP S5928986B2
- Authority
- JP
- Japan
- Prior art keywords
- test mode
- circuit
- integrated circuit
- terminal
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、半導体集積回路に関し、特に入力信号レベ
ルの大小のみによつて１つの入力端子で通常の入力論理
演算とテスト論理の２つのモードを発生できる半導体集
積回路に関する。
ルの大小のみによつて１つの入力端子で通常の入力論理
演算とテスト論理の２つのモードを発生できる半導体集
積回路に関する。
集積回路の１チップに集積する回路機能数の増加に伴つ
て回路設計者は、例えば発振器、レジスター等の情報内
容、クロック・タイミング等をリセットし、所望の初期
条件でテスト゜パターンをスタートさせて設計した回路
の動作内容の良否を評価することが重要となる。
て回路設計者は、例えば発振器、レジスター等の情報内
容、クロック・タイミング等をリセットし、所望の初期
条件でテスト゜パターンをスタートさせて設計した回路
の動作内容の良否を評価することが重要となる。
従来は、この種のテストモードの発生方法としては第１
図に示す如き再用のテスト端子を設けていた。
図に示す如き再用のテスト端子を設けていた。
第１図の従来例を正論理で２値のうち高電位を１１”レ
ベル、低電位を″０”レベルとして簡単に説明すると、
１１および１２は通常機能の入力信号端子、ＴＯはテス
ト信号端子である、インバータ回路１〜４および２入力
のＮＯＲ回路５、６はＭＯＳ−ＦＥＴから成る。まずテ
スト信号ＴＯが゛０”レベルのときは、ＮＯＲ回路の出
力ＴｌおよびＴｉは入力信号ｆ、および１２が優先して
出力される通常の入力機能モードを出力する。次いでＴ
。が″１”レベルになれば、１１および１２のレベルの
いかんにかかわらずＴｉおよびＴ２ばｏ”にリセットさ
れる。リセットする事によシ、各所の情報の初期レベル
の設定や各クロック・タイミングの周期的発生は始まり
回路評価パターンを流す事により回路内容の良否を確認
する事ができる。回路内容を確認後は、Ｔｏ端子がアク
ティブにならぬ様端子外部で接地電位に接続される。
ベル、低電位を″０”レベルとして簡単に説明すると、
１１および１２は通常機能の入力信号端子、ＴＯはテス
ト信号端子である、インバータ回路１〜４および２入力
のＮＯＲ回路５、６はＭＯＳ−ＦＥＴから成る。まずテ
スト信号ＴＯが゛０”レベルのときは、ＮＯＲ回路の出
力ＴｌおよびＴｉは入力信号ｆ、および１２が優先して
出力される通常の入力機能モードを出力する。次いでＴ
。が″１”レベルになれば、１１および１２のレベルの
いかんにかかわらずＴｉおよびＴ２ばｏ”にリセットさ
れる。リセットする事によシ、各所の情報の初期レベル
の設定や各クロック・タイミングの周期的発生は始まり
回路評価パターンを流す事により回路内容の良否を確認
する事ができる。回路内容を確認後は、Ｔｏ端子がアク
ティブにならぬ様端子外部で接地電位に接続される。
即ちＴｏ端子はテスト・モードの発生に用いる専用端子
であり通常の論理演算には全く用を成さない端子である
。各種機器に広く塔載されるに到つたＬＳＩのチップサ
イズは縮小化の一途を要求され、端子数は必要最小限に
減じなければならない。この発明の目的は、通常の人力
論理演算回路と端子を共用してテスト・モードを発生し
、且つ、テストモード時以外には人力漏洩電流も電源貫
通電流も無いテストモード発生回路を備えた半導体集積
回路を提供することにある。本発明によれば第１の基準
電位と第２の基準電位間の電位差を電源電圧として動作
する集積回路に内蔵され入力端子に印加される信号電圧
が前記電源電圧範囲内においては通常の機能モードを呈
し、上記電源電圧の範囲を超える場合にのみテストモー
ドを呈する様に成した回路であつて、上記テストモード
の発生回路は第１のＭＩＳ−ＦＥＴのゲート電極を人力
端子に接続し、ドレイン電極を第１の基準電位に接続し
、第２のＭＩＳＦＥＴのソース電極を第２の基準電位に
接続しゲート電極を第２のＭＩＳＦＥＴが恒常的に導通
する電位に接続し、第１のＭＩＳＦＥＴのソース電極と
第２のＭＩＳＦＥＴを接続して成るか、もしくは少なく
とも１個のＭＩＳＦＥＴから成る電圧降下手段を前記第
１と第２のＭＩＳＦＥＴ間に直列に接続具備して成り、
上記第２のＭＩＳＦＥＴのドレイン電極を出力点として
信号を次段に供給する様に成した半導体集積回路が得ら
れる。
であり通常の論理演算には全く用を成さない端子である
。各種機器に広く塔載されるに到つたＬＳＩのチップサ
イズは縮小化の一途を要求され、端子数は必要最小限に
減じなければならない。この発明の目的は、通常の人力
論理演算回路と端子を共用してテスト・モードを発生し
、且つ、テストモード時以外には人力漏洩電流も電源貫
通電流も無いテストモード発生回路を備えた半導体集積
回路を提供することにある。本発明によれば第１の基準
電位と第２の基準電位間の電位差を電源電圧として動作
する集積回路に内蔵され入力端子に印加される信号電圧
が前記電源電圧範囲内においては通常の機能モードを呈
し、上記電源電圧の範囲を超える場合にのみテストモー
ドを呈する様に成した回路であつて、上記テストモード
の発生回路は第１のＭＩＳ−ＦＥＴのゲート電極を人力
端子に接続し、ドレイン電極を第１の基準電位に接続し
、第２のＭＩＳＦＥＴのソース電極を第２の基準電位に
接続しゲート電極を第２のＭＩＳＦＥＴが恒常的に導通
する電位に接続し、第１のＭＩＳＦＥＴのソース電極と
第２のＭＩＳＦＥＴを接続して成るか、もしくは少なく
とも１個のＭＩＳＦＥＴから成る電圧降下手段を前記第
１と第２のＭＩＳＦＥＴ間に直列に接続具備して成り、
上記第２のＭＩＳＦＥＴのドレイン電極を出力点として
信号を次段に供給する様に成した半導体集積回路が得ら
れる。
この発明の実施例を図面を用いて説明する。
第２図はこの発明の第１の実施例を示す回路接続図で、
ＮチャンネルＭＯＳＦＥＴを用い正論理で高電位を１１
７レベル、低電位を６０″レベルとして動作を説明する
。第２図において端子ＣＯｍｍＯｎは通常の入力論理と
テストモード発生の兼用端子２は通常の人力論理端子で
、それぞれ通常の入力論理用ゲート１１，１２が接続さ
れ、端子ＣＯｍｍＯｎには更にテスト・モード発生用回
路１３が接続されている。１１と１３の出力はＮＯＲゲ
ート１５の入力とな９、また、１２と１３の出力はＮＯ
Ｒゲート１６の入力に接続されている。
ＮチャンネルＭＯＳＦＥＴを用い正論理で高電位を１１
７レベル、低電位を６０″レベルとして動作を説明する
。第２図において端子ＣＯｍｍＯｎは通常の入力論理と
テストモード発生の兼用端子２は通常の人力論理端子で
、それぞれ通常の入力論理用ゲート１１，１２が接続さ
れ、端子ＣＯｍｍＯｎには更にテスト・モード発生用回
路１３が接続されている。１１と１３の出力はＮＯＲゲ
ート１５の入力とな９、また、１２と１３の出力はＮＯ
Ｒゲート１６の入力に接続されている。
テスト・モード発生回路１３はエンハンスメント型ＭＩ
ＳＦＥＴ−ＭＴと負荷用のデブレツシヨン型ＭＩＳＦＥ
Ｔ−ＭＬを直列接続して成り、その接続点を介して出力
される。鴇のドレインは＋ＶＯＯの高電位に接続し、そ
のゲートは端子ＣＯｍｍＯｎに接続される。隨のソース
およびゲートは接地電位に接続される。鳩は簡単には例
えば他のＦＥＴのゲート絶縁膜よジも厚い、いわゆる配
線層間絶縁用の絶縁膜を利用したものであり、その閾値
電圧は電源電圧（＋ＶＯＯ）よジは絶対値で必ず大きく
なる様に製造上設定される。まず、端子ＣＯｒｎ！１１
０ｎへの信号がＯ〜＋ＶＯＯの論理振幅範囲内では、Ｍ
Ｔが非導通の為テストモード発生回路１３の出力は６０
″レベルであ９Ｔ１およびＴ２は通常の入力論理を伝達
する。次いで、ＣＯｍｍＯｎ端子信号レベルをＭＴの閾
値を越えて印加すると、ＭＴは導通し負荷ＭＬとの導通
抵抗比で定まるレベルをテスト・モード発生回路１３は
出力する。ＣＯｍｍＯｎ端子信号と同相のこの出力がＮ
ＯＲゲート１５，１６の入力論理閾値を越えればＴ１お
よびＴ２は６０″レベルとな９通常入力論理回路のレベ
ルのいかんにかかわらずテスト・モードとなる。即ち、
ＣＯｍｍＯｎ端子信号を３値にする事により、１つの入
力端子で通常の入力論理演算とテスト・モード発生とを
切９換える事ができる。具体的な数値を代入して第３図
にテスト・モードの入出力応答特性を示す。第３図は＋
ＶＯＯ＝＋５Ｖ，ＭＴの閾値＝＋６Ｖ，Ｎ０Ｒゲートの
入力論理閾値＝＋１．５Ｖ，ＭＴとＭＬの相互コンダク
タンス（Ｇｍ）比を高レシオに、即ちＧｍ（ＭＴ）》Ｇ
ｍ（ＭＬ）以下の時は１３の出力は０ＶであＶ１＋６Ｖ
を越えるとＭＴは導通し１３の出力にはＭＴ．５ＭＬの
導通抵抗比レベルが発生し、これが１５および１６のＮ
ＯＲゲートの入力論理閾値（第３図では＋１．５Ｖ）に
達すると１５および１６の出力Ｔ１およびＴ２は強制的
に６０″レベルにな９、テスト・モードがアクテイブに
なつた事を意味する。ＶＴＥＳＴはテスト・モードがア
クテイブになるに要するＣＯｍｍＯｎ端子電圧を示す。
ＳＦＥＴ−ＭＴと負荷用のデブレツシヨン型ＭＩＳＦＥ
Ｔ−ＭＬを直列接続して成り、その接続点を介して出力
される。鴇のドレインは＋ＶＯＯの高電位に接続し、そ
のゲートは端子ＣＯｍｍＯｎに接続される。隨のソース
およびゲートは接地電位に接続される。鳩は簡単には例
えば他のＦＥＴのゲート絶縁膜よジも厚い、いわゆる配
線層間絶縁用の絶縁膜を利用したものであり、その閾値
電圧は電源電圧（＋ＶＯＯ）よジは絶対値で必ず大きく
なる様に製造上設定される。まず、端子ＣＯｒｎ！１１
０ｎへの信号がＯ〜＋ＶＯＯの論理振幅範囲内では、Ｍ
Ｔが非導通の為テストモード発生回路１３の出力は６０
″レベルであ９Ｔ１およびＴ２は通常の入力論理を伝達
する。次いで、ＣＯｍｍＯｎ端子信号レベルをＭＴの閾
値を越えて印加すると、ＭＴは導通し負荷ＭＬとの導通
抵抗比で定まるレベルをテスト・モード発生回路１３は
出力する。ＣＯｍｍＯｎ端子信号と同相のこの出力がＮ
ＯＲゲート１５，１６の入力論理閾値を越えればＴ１お
よびＴ２は６０″レベルとな９通常入力論理回路のレベ
ルのいかんにかかわらずテスト・モードとなる。即ち、
ＣＯｍｍＯｎ端子信号を３値にする事により、１つの入
力端子で通常の入力論理演算とテスト・モード発生とを
切９換える事ができる。具体的な数値を代入して第３図
にテスト・モードの入出力応答特性を示す。第３図は＋
ＶＯＯ＝＋５Ｖ，ＭＴの閾値＝＋６Ｖ，Ｎ０Ｒゲートの
入力論理閾値＝＋１．５Ｖ，ＭＴとＭＬの相互コンダク
タンス（Ｇｍ）比を高レシオに、即ちＧｍ（ＭＴ）》Ｇ
ｍ（ＭＬ）以下の時は１３の出力は０ＶであＶ１＋６Ｖ
を越えるとＭＴは導通し１３の出力にはＭＴ．５ＭＬの
導通抵抗比レベルが発生し、これが１５および１６のＮ
ＯＲゲートの入力論理閾値（第３図では＋１．５Ｖ）に
達すると１５および１６の出力Ｔ１およびＴ２は強制的
に６０″レベルにな９、テスト・モードがアクテイブに
なつた事を意味する。ＶＴＥＳＴはテスト・モードがア
クテイブになるに要するＣＯｍｍＯｎ端子電圧を示す。
Ｖ，ｒＥｓＴが電源電圧（＋ＶＯＯ）にあま９接近した
値であると、ＣＯｍｍＯｎ端子にノイズが乗つた様な場
合に通常の入力論理演算中に突然テスト・モードになつ
た９する。ノイズ・マージンを増加させるには第４図に
示すように、ＭＴとＭＬとの間に電圧降下手段を挿入す
ればよい。第４図は電圧降下手段を１ケのエンハンスメ
ント型ＭＩＳＦＥＴで行なわせる例であ９、この場合の
応答特性は第５図に示す如く第３図の応答特性のＶＴＯ
ＳＴをＭ。の閾値分だけ簡単に増加させる事ができる。
第６図は２段の電圧降下手段を挿入した例である。
値であると、ＣＯｍｍＯｎ端子にノイズが乗つた様な場
合に通常の入力論理演算中に突然テスト・モードになつ
た９する。ノイズ・マージンを増加させるには第４図に
示すように、ＭＴとＭＬとの間に電圧降下手段を挿入す
ればよい。第４図は電圧降下手段を１ケのエンハンスメ
ント型ＭＩＳＦＥＴで行なわせる例であ９、この場合の
応答特性は第５図に示す如く第３図の応答特性のＶＴＯ
ＳＴをＭ。の閾値分だけ簡単に増加させる事ができる。
第６図は２段の電圧降下手段を挿入した例である。
電圧降下手段はＶＴ．ＥＳＴが所望の値になる様に任意
の段数を第６図の様な接続方法で設ければよい。この様
に、この発明によればテスト・モード発生回路は専用の
端子を設けることなく通常の入力端子と共用することが
でき、且つ製造工程を何ら追加する必要もない。さらに
、共用の端子には漏洩電流は生じない。
の段数を第６図の様な接続方法で設ければよい。この様
に、この発明によればテスト・モード発生回路は専用の
端子を設けることなく通常の入力端子と共用することが
でき、且つ製造工程を何ら追加する必要もない。さらに
、共用の端子には漏洩電流は生じない。
周、ＭＴは厚，い層間絶縁膜（例えば０．５μ〜１μ）
を利用したＦＥＴを例に述べたが、他のＦＥＴ同様に本
来の薄い（例えば０．１μ程度）ゲート絶縁膜を利用し
て、イオン注入技術等で、その閾値を大きくしてもよい
。また、他のＦＥＴ同様に低い閾値があつても構わない
。その場合は電圧降下手段として挿入するＭＩＳＦＥＴ
ｆ）数を増やせば良く、テスト・モード発生電圧は任意
に設定できる。また、ＭＬはエンハンスメント型であつ
てもよく、その際はＭＬのゲート電極は＋ＶＯＯの電位
に接続すればよい。上記の説明はＮチヤンネル型につい
て述べたが電圧の極性を逆にすればＰチヤネル型につい
ても適用できることは明らかである。
を利用したＦＥＴを例に述べたが、他のＦＥＴ同様に本
来の薄い（例えば０．１μ程度）ゲート絶縁膜を利用し
て、イオン注入技術等で、その閾値を大きくしてもよい
。また、他のＦＥＴ同様に低い閾値があつても構わない
。その場合は電圧降下手段として挿入するＭＩＳＦＥＴ
ｆ）数を増やせば良く、テスト・モード発生電圧は任意
に設定できる。また、ＭＬはエンハンスメント型であつ
てもよく、その際はＭＬのゲート電極は＋ＶＯＯの電位
に接続すればよい。上記の説明はＮチヤンネル型につい
て述べたが電圧の極性を逆にすればＰチヤネル型につい
ても適用できることは明らかである。
さらに、テスト・モード発生回路は単一チヤネルである
必要は無い。
必要は無い。
いわゆる相補型ＭＩＳＦＥＴにおいても同様に適用でき
る。その例を第７図に示す。ＭＴは閾値の大きなチヤネ
ルＭＩＳＦＥＴＭＬは恒常的に導通したＰチヤネルＭＩ
ＳＦＥＴである。さらに第８図は第７図の回路に電圧降
下手段としてＮチヤネルＭＩＳＦＥＴ−ＭＯを挿入して
テスト・モード発生電圧を高くした例である。電圧極性
を逆にすれば第７図および第８図のＭＴＭＯ，ＭＬも上
記説明とは逆チヤネル型で考えれば良い。
る。その例を第７図に示す。ＭＴは閾値の大きなチヤネ
ルＭＩＳＦＥＴＭＬは恒常的に導通したＰチヤネルＭＩ
ＳＦＥＴである。さらに第８図は第７図の回路に電圧降
下手段としてＮチヤネルＭＩＳＦＥＴ−ＭＯを挿入して
テスト・モード発生電圧を高くした例である。電圧極性
を逆にすれば第７図および第８図のＭＴＭＯ，ＭＬも上
記説明とは逆チヤネル型で考えれば良い。
第１図は、従来のテスト・モード発生回路を含む半導体
集積回路の例を示す回路接続図、第２図は、この発明の
テスト・モード発生回路を含む半導体集積回路の一実施
例を示す回路接続図、第３図は、この発明のテスト・モ
ード発生回路の入出力応答特性の→ｌを示す図、第４図
は、この発明のテストモード発生回路の実施例、第５図
は第４図の回路を含む入出力応答特性の例、第６図はこ
の発明のテスト・モード発生回路の他の実施例、第７図
および第８図はＣ／ＭＯＳに適用した、この発明の二つ
の実施例を示す図である。 １〜４・・・インバータ、５，６，１５，１６・・・Ｎ
ＯＲゲート。
集積回路の例を示す回路接続図、第２図は、この発明の
テスト・モード発生回路を含む半導体集積回路の一実施
例を示す回路接続図、第３図は、この発明のテスト・モ
ード発生回路の入出力応答特性の→ｌを示す図、第４図
は、この発明のテストモード発生回路の実施例、第５図
は第４図の回路を含む入出力応答特性の例、第６図はこ
の発明のテスト・モード発生回路の他の実施例、第７図
および第８図はＣ／ＭＯＳに適用した、この発明の二つ
の実施例を示す図である。 １〜４・・・インバータ、５，６，１５，１６・・・Ｎ
ＯＲゲート。
Claims (1)
- １ 第１の基準電位と第２の基準電位間の電位差を電源
電圧として動作する集積回路に内蔵され入力端子に印加
される信号電圧が前記電源電圧範囲内においては通常の
機能モードを呈し、前記電源電圧の範囲を超える場合に
のみテスト・モードを呈する様に成した回路を設けたこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55016374A JPS5928986B2 (ja) | 1980-02-13 | 1980-02-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55016374A JPS5928986B2 (ja) | 1980-02-13 | 1980-02-13 | 半導体集積回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086089A Division JPS60253886A (ja) | 1985-04-22 | 1985-04-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56112666A JPS56112666A (en) | 1981-09-05 |
| JPS5928986B2 true JPS5928986B2 (ja) | 1984-07-17 |
Family
ID=11914512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55016374A Expired JPS5928986B2 (ja) | 1980-02-13 | 1980-02-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5928986B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4612499A (en) * | 1983-11-07 | 1986-09-16 | Texas Instruments Incorporated | Test input demultiplexing circuit |
| JPS61101856A (ja) * | 1984-10-24 | 1986-05-20 | Nec Ic Microcomput Syst Ltd | 記憶装置 |
| JPS61292755A (ja) * | 1985-06-20 | 1986-12-23 | Fujitsu Ltd | 半導体集積回路 |
| JPS6238600A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| JPH01278744A (ja) * | 1988-05-02 | 1989-11-09 | Nec Corp | ダイナミック・ランダム・アクセス・メモリ |
| KR910006241B1 (ko) * | 1988-12-14 | 1991-08-17 | 삼성전자 주식회사 | 복수 테스트모드 선택회로 |
| JPH02241055A (ja) * | 1989-03-15 | 1990-09-25 | Matsushita Electron Corp | 集積回路 |
| JPH05190624A (ja) * | 1992-01-13 | 1993-07-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US5315167A (en) * | 1992-04-09 | 1994-05-24 | International Business Machines Corporation | Voltage burn-in scheme for BICMOS circuits |
| JP4744372B2 (ja) * | 2006-06-26 | 2011-08-10 | 中国電力株式会社 | 浮遊型検出装置の検査装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110067A (en) * | 1979-02-12 | 1980-08-25 | Philips Nv | Integrated circuit array by mos technique |
-
1980
- 1980-02-13 JP JP55016374A patent/JPS5928986B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55110067A (en) * | 1979-02-12 | 1980-08-25 | Philips Nv | Integrated circuit array by mos technique |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56112666A (en) | 1981-09-05 |
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