JPS60253886A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS60253886A JPS60253886A JP60086089A JP8608985A JPS60253886A JP S60253886 A JPS60253886 A JP S60253886A JP 60086089 A JP60086089 A JP 60086089A JP 8608985 A JP8608985 A JP 8608985A JP S60253886 A JPS60253886 A JP S60253886A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路に関し、特に入力信号レベ
ルの大小のみ罠よって１つめ入力端子で第１のモードと
第２のモードの２つのモードを発生できる半導体集積口
ＮＫ関する。
ルの大小のみ罠よって１つめ入力端子で第１のモードと
第２のモードの２つのモードを発生できる半導体集積口
ＮＫ関する。
集積回路のｉ゛チツプ集積する回路機能数の増加に伴っ
て回路設計者は、例えば発振器、レジスター等の情報内
容、クロック・タイミング等をリセットし、所望の初期
条件でテスト・パターンをスタートさせて設計した回路
の動作内容の良否を評価することが重要となる。
て回路設計者は、例えば発振器、レジスター等の情報内
容、クロック・タイミング等をリセットし、所望の初期
条件でテスト・パターンをスタートさせて設計した回路
の動作内容の良否を評価することが重要となる。
従来は、この種のテストモードの発生方法としては第１
図に示す知勇専用のテスト端子を設ゆていた。！ｓ１図
の従来例を正論理で２値のうち高電位を１”レベル、低
電位を”０″レベルとして簡単に説明すると、ＩＳおよ
びＩ２は通常機能の入力信号端子、ＴＯはテスト信号端
子である。インバータ回路１〜４および２人力のＮＯＲ
回路５゜６はＭＯＳ ＦＥＴから成る。まずテスト信号
ＴＯが１０″レベルのときは、ＮＯＲ回路の出力ＴＩお
よびＴ１は入力信号１□および１２が一優先して出力さ
れる通常の入力機能モードを出力する。次いでＴ、が＠
１″レベルになれば、’１およびＩ２のレベルのいかん
にかかわらずＴ１およびＴ２は１０″にリセットされる
や リセットする事により、各所の情報の初期レペ；の
設定や各クロック・タイミングの周期的発生は始まシ回
路評価パターンを流す事により回路内容の良否を確認す
る事ができる。
図に示す知勇専用のテスト端子を設ゆていた。！ｓ１図
の従来例を正論理で２値のうち高電位を１”レベル、低
電位を”０″レベルとして簡単に説明すると、ＩＳおよ
びＩ２は通常機能の入力信号端子、ＴＯはテスト信号端
子である。インバータ回路１〜４および２人力のＮＯＲ
回路５゜６はＭＯＳ ＦＥＴから成る。まずテスト信号
ＴＯが１０″レベルのときは、ＮＯＲ回路の出力ＴＩお
よびＴ１は入力信号１□および１２が一優先して出力さ
れる通常の入力機能モードを出力する。次いでＴ、が＠
１″レベルになれば、’１およびＩ２のレベルのいかん
にかかわらずＴ１およびＴ２は１０″にリセットされる
や リセットする事により、各所の情報の初期レペ；の
設定や各クロック・タイミングの周期的発生は始まシ回
路評価パターンを流す事により回路内容の良否を確認す
る事ができる。
回路内容をＮ認後は、Ｔｏ端子がアクティブにならぬ様
端子外部で接地電位に接続される。即ち、Ｔｏｇ８子は
テスト・モードの発生に用いる専用端子であり通常の論
理演算には全く用を成さない端子である。各種機器に広
く搭載されるに到ったＬＳＩのチップサイズは縮小化の
一途を要求され、端子数は必要最小限に減じなければな
ら々い。
端子外部で接地電位に接続される。即ち、Ｔｏｇ８子は
テスト・モードの発生に用いる専用端子であり通常の論
理演算には全く用を成さない端子である。各種機器に広
く搭載されるに到ったＬＳＩのチップサイズは縮小化の
一途を要求され、端子数は必要最小限に減じなければな
ら々い。
この発明の目的は、共通入力端子を使って第１および第
２のモードを発生し、且つ、第２のモード時以外には入
力漏洩電流も電源貫通電流も無い判別回路を備えた半導
体集積回路を提供することにある。
２のモードを発生し、且つ、第２のモード時以外には入
力漏洩電流も電源貫通電流も無い判別回路を備えた半導
体集積回路を提供することにある。
本発明によれば第１または第２の電圧値のいずれかを有
する第１の信号と、前記第１および第２の電圧値をこえ
る第３の電圧値を有する第２の信号とを選択的に入力す
る共通入力端子と、この共通入力端子に接続さ）れ前り
第１の信号が入力された時には電力を消′費せず、前記
第２の信号が入力された時のみ動作して該第２の信号の
入力を知らせる信号を出力する判別回路とを有し、この
判別回路は第１のＭＴ８ ＦＥＴのゲート電極を入力端
子に接続し、ドレイン電極を第１の基準電位に接続し、
第２のＭＩＳＦＥＴのソース電極を第２の基準電位に接
続しゲート電極を第２のＭＩＳＦＥＴが恒常的に導通す
る電位に接続し、第１のＭＩＳＦＥＴのソース電極と第
２のＭＩＳＦＥＴを接続して成るか、もしくは少なくと
も１個のＭＩＳＦＥＴから成る電圧降下手段を前記第１
と第２のＭＩＳＦＥＴ間に直列に接続具備して成り、上
記第２のＭＩＳＦＥＴのドレイン電極を出力点として信
号を次段に供給する様に成した半導体集積回路が得られ
る。
する第１の信号と、前記第１および第２の電圧値をこえ
る第３の電圧値を有する第２の信号とを選択的に入力す
る共通入力端子と、この共通入力端子に接続さ）れ前り
第１の信号が入力された時には電力を消′費せず、前記
第２の信号が入力された時のみ動作して該第２の信号の
入力を知らせる信号を出力する判別回路とを有し、この
判別回路は第１のＭＴ８ ＦＥＴのゲート電極を入力端
子に接続し、ドレイン電極を第１の基準電位に接続し、
第２のＭＩＳＦＥＴのソース電極を第２の基準電位に接
続しゲート電極を第２のＭＩＳＦＥＴが恒常的に導通す
る電位に接続し、第１のＭＩＳＦＥＴのソース電極と第
２のＭＩＳＦＥＴを接続して成るか、もしくは少なくと
も１個のＭＩＳＦＥＴから成る電圧降下手段を前記第１
と第２のＭＩＳＦＥＴ間に直列に接続具備して成り、上
記第２のＭＩＳＦＥＴのドレイン電極を出力点として信
号を次段に供給する様に成した半導体集積回路が得られ
る。
この発明の実施例を図面を用いて説明する。第２図はこ
の発明の第１の実施例を示す回路接続図で、Ｎチャンネ
ルＭＯ８ＦＥＴを用い正論理で高電位を″１″ルベル、
低電位を”０ルベルとして動作を説明する。第２図にお
いて端子Ｃｏｍｍｏｎは通常の入力論理どヴストモード
発生の兼用端子■２は通常の入力論理端子で、それぞれ
通常の入力論理用ゲート１１．１２が接続され、端子Ｃ
ｏｍｍｏｎには更にテスト・モード発生用回路１３が接
続さている。１１と１３の出力はＮＯＲゲート１５０入
力となり、また、１２と１３の出力はＮＯＲゲート１６
の入力に接続されている。テスト・モード発生回路１３
はエンハンスメント型ＭＩＳＦＥＴＭＴと負荷用のデプ
レッション型ＭＩ８ＦＥＴ ＭＬｉ直列接続して成り、
その接続点を介して出力される。ＭＴのドレインは＋Ｖ
ＣＣの高電位に接続し、そのゲー トは端子Ｃｏｍｍｏ
ｎに接続される。ＭＬのソースおよびゲートは接地電位
に接続される。ＭＴは簡単には例えば他のＦＥＴのゲー
ト絶縁膜よりも厚い、いわゆる配線層間絶縁用の絶縁膜
を利用したものであり、その間値電圧は電源電圧（＋Ｖ
。Ｃ）よりは絶対値で必ず大きくなる様に製造上設定さ
れる。
の発明の第１の実施例を示す回路接続図で、Ｎチャンネ
ルＭＯ８ＦＥＴを用い正論理で高電位を″１″ルベル、
低電位を”０ルベルとして動作を説明する。第２図にお
いて端子Ｃｏｍｍｏｎは通常の入力論理どヴストモード
発生の兼用端子■２は通常の入力論理端子で、それぞれ
通常の入力論理用ゲート１１．１２が接続され、端子Ｃ
ｏｍｍｏｎには更にテスト・モード発生用回路１３が接
続さている。１１と１３の出力はＮＯＲゲート１５０入
力となり、また、１２と１３の出力はＮＯＲゲート１６
の入力に接続されている。テスト・モード発生回路１３
はエンハンスメント型ＭＩＳＦＥＴＭＴと負荷用のデプ
レッション型ＭＩ８ＦＥＴ ＭＬｉ直列接続して成り、
その接続点を介して出力される。ＭＴのドレインは＋Ｖ
ＣＣの高電位に接続し、そのゲー トは端子Ｃｏｍｍｏ
ｎに接続される。ＭＬのソースおよびゲートは接地電位
に接続される。ＭＴは簡単には例えば他のＦＥＴのゲー
ト絶縁膜よりも厚い、いわゆる配線層間絶縁用の絶縁膜
を利用したものであり、その間値電圧は電源電圧（＋Ｖ
。Ｃ）よりは絶対値で必ず大きくなる様に製造上設定さ
れる。
まず、端子（：ｏｍｍｏｒｌへの信号がθ〜＋ＶＣＣの
論理振幅範囲内では、ＭＴが非導通の為テスト・モード
発生回路１３の出力は１０”レベルでありＴ１およびＴ
２は通常の入力論理を伝達する。次いで、Ｃｏｍｍｏｎ
端子信号レベルをＭＴの閾値を越えて印加すると、ＭＴ
は導通し負荷ＭＬとの導通抵抗比で定まるレベルをテス
ト・モード発生回路１３は出力する。Ｃｏｍｍｏｎ端子
信号と同相のこの出力がＮＯＲゲー）１５．１６の入力
論理閾値を越えればＴＩおよびＴ２はｌｌｏ＊レベルと
なり通常入力論理回路のレベルのいかんにかかわらずテ
スト・モードとなる。即ち、Ｃｏｎ１ｍ０ｎ端子信号を
３値罠する事により、１つの入力端子で通常の入力論理
演算とテスト・モード発生とを切り換える事ができる。
論理振幅範囲内では、ＭＴが非導通の為テスト・モード
発生回路１３の出力は１０”レベルでありＴ１およびＴ
２は通常の入力論理を伝達する。次いで、Ｃｏｍｍｏｎ
端子信号レベルをＭＴの閾値を越えて印加すると、ＭＴ
は導通し負荷ＭＬとの導通抵抗比で定まるレベルをテス
ト・モード発生回路１３は出力する。Ｃｏｍｍｏｎ端子
信号と同相のこの出力がＮＯＲゲー）１５．１６の入力
論理閾値を越えればＴＩおよびＴ２はｌｌｏ＊レベルと
なり通常入力論理回路のレベルのいかんにかかわらずテ
スト・モードとなる。即ち、Ｃｏｎ１ｍ０ｎ端子信号を
３値罠する事により、１つの入力端子で通常の入力論理
演算とテスト・モード発生とを切り換える事ができる。
具体的な数値を代入して第３図にテスト・モードの入出
力応答特性を示す。第３図は＋Ｖｅｃ ＝＝＋５Ｖ、Ｍ
Ｔの閾値＝−）−６ｖ、ＮＯＲゲートの入力論理閾値＝
＋ １．５ Ｖ、ＭＴとＭＬの相互コンダクタンス（Ｑ
ｍ）比を高レシオに、即ちＧｒｎ（ＭＴ）＞＞Ｇｍ（Ｍ
ｔ、）以下の時は１３の出力はＯｖであり、＋６Ｖを越
えるとＭＴは導通し１３の出力にはＭＴとＭＬの導通抵
抗比レベルが発生し、これが１５および１６のＮＯＲゲ
ートの入力論理閾値（第３図では＋１．５Ｖンに達する
と１５ｊ？よび１６の出力Ｔ１およびＴ２は強制的に１
０″レベルにな９、テスト・モードがアクティブになり
た事を意味する。ＶＴＥＳＴはテスト・モードがアクテ
ィブになるに要するＣｏｍｍｏｎ端子電圧を示す。ＶＴ
ＥＳＴが電源電圧（＋ｖｃｃ）にあまり接近した値であ
ると、Ｃｏｍｔｎｏｎ端子にノイズが乗った様な場合に
通常の入力論理演算中に突然テスト・モードになったり
する。ノイズ・マージンを増加させるには第４図に示す
ように、ＭＴとＭＬとの間に電圧降下手段を挿入すれば
よい。第４図は電圧降下手段を１ケのエンハンスメント
型ＭＩ８ＦＥＴで行なわせる例であ松、この場合の応答
特性は第５図に示す如く第３図の応答特性のＶＴＥＳＴ
をＭＤの閾値分だ秒簡単に増加させる事ができる。
力応答特性を示す。第３図は＋Ｖｅｃ ＝＝＋５Ｖ、Ｍ
Ｔの閾値＝−）−６ｖ、ＮＯＲゲートの入力論理閾値＝
＋ １．５ Ｖ、ＭＴとＭＬの相互コンダクタンス（Ｑ
ｍ）比を高レシオに、即ちＧｒｎ（ＭＴ）＞＞Ｇｍ（Ｍ
ｔ、）以下の時は１３の出力はＯｖであり、＋６Ｖを越
えるとＭＴは導通し１３の出力にはＭＴとＭＬの導通抵
抗比レベルが発生し、これが１５および１６のＮＯＲゲ
ートの入力論理閾値（第３図では＋１．５Ｖンに達する
と１５ｊ？よび１６の出力Ｔ１およびＴ２は強制的に１
０″レベルにな９、テスト・モードがアクティブになり
た事を意味する。ＶＴＥＳＴはテスト・モードがアクテ
ィブになるに要するＣｏｍｍｏｎ端子電圧を示す。ＶＴ
ＥＳＴが電源電圧（＋ｖｃｃ）にあまり接近した値であ
ると、Ｃｏｍｔｎｏｎ端子にノイズが乗った様な場合に
通常の入力論理演算中に突然テスト・モードになったり
する。ノイズ・マージンを増加させるには第４図に示す
ように、ＭＴとＭＬとの間に電圧降下手段を挿入すれば
よい。第４図は電圧降下手段を１ケのエンハンスメント
型ＭＩ８ＦＥＴで行なわせる例であ松、この場合の応答
特性は第５図に示す如く第３図の応答特性のＶＴＥＳＴ
をＭＤの閾値分だ秒簡単に増加させる事ができる。
ｔＩ！Ｊ６図は２段の電圧降下手段を挿入した例である
。電圧降下手段はＶＴＥＳＴが所望の値になる様に任意
の段数を第６図の様な接続方法で設ければよい。この様
に、この発明によればテスト・モード発生回路は専用の
端子を設けることなく通常の入力端子と共用すること；
が々′き、且つ製造工程を何ら追加する必要もない。
。電圧降下手段はＶＴＥＳＴが所望の値になる様に任意
の段数を第６図の様な接続方法で設ければよい。この様
に、この発明によればテスト・モード発生回路は専用の
端子を設けることなく通常の入力端子と共用すること；
が々′き、且つ製造工程を何ら追加する必要もない。
さらに、共用の端子には漏洩電流は生じない。
尚、ＭＴは厚い眉間絶縁膜（例えば０．５μ〜１μ）を
利用したＦＥＴを例に述べたが、他のＦＥＴ同様に本来
の薄い（例えば０．１μ程度）ゲート絶縁膜を利用して
、イオン注入技術等で、その閾値を大きくしてもよい。
利用したＦＥＴを例に述べたが、他のＦＥＴ同様に本来
の薄い（例えば０．１μ程度）ゲート絶縁膜を利用して
、イオン注入技術等で、その閾値を大きくしてもよい。
また、他のＦＥＴ同様に低い閾値があっても構わない。
その場合は電圧降下手段として挿入するＭＩＳＦＥＴの
数を増やせば良く、テスト・モード発生電圧は任意に設
定できる。
数を増やせば良く、テスト・モード発生電圧は任意に設
定できる。
また、ＭＬはエンハンスメント型であってもよく、その
際はＭＬのゲート電極は＋■。。の電位に接続すればよ
い。
際はＭＬのゲート電極は＋■。。の電位に接続すればよ
い。
上記の説明はＮチャンネル型について述べたが電圧の極
性を逆にすればＰチャ１ネル型についても適用できるこ
とは明らかである。
性を逆にすればＰチャ１ネル型についても適用できるこ
とは明らかである。
さらに、テスト・モード発生回路は単一チャネルである
必要は無い。いわ）ゆる相補ＷＭＩＳＦＥＴにおいても
同様に適用で陶、、！。その例を第７図に示す。ＭＴは
閾値の大きなチャネルＭＩ８ＦＥＴ ＭＬは恒常的に導
通したＰチャネルＭＩＳＦＥＴである。
必要は無い。いわ）ゆる相補ＷＭＩＳＦＥＴにおいても
同様に適用で陶、、！。その例を第７図に示す。ＭＴは
閾値の大きなチャネルＭＩ８ＦＥＴ ＭＬは恒常的に導
通したＰチャネルＭＩＳＦＥＴである。
さらに第８図は第７図の回路に電圧降下手段としてＮチ
ャネルＭＩ８ＦＥＴ ＭＤを挿入してテスト・モード発
生電圧を高くした例である。電圧極性を逆にすれば第７
図および第８図のＭＴ、ＭＤ、ＭＬも上記説明とは逆チ
ャネル型で考えれば良い。このように、本発明によれば
共通の入力端子から電圧値の異なる２つの信号を入力す
ることによって、２つのモードを設定することができ、
かつその際消費電力を極力抑制することが可能である。
ャネルＭＩ８ＦＥＴ ＭＤを挿入してテスト・モード発
生電圧を高くした例である。電圧極性を逆にすれば第７
図および第８図のＭＴ、ＭＤ、ＭＬも上記説明とは逆チ
ャネル型で考えれば良い。このように、本発明によれば
共通の入力端子から電圧値の異なる２つの信号を入力す
ることによって、２つのモードを設定することができ、
かつその際消費電力を極力抑制することが可能である。
第１図は、従来のテスト・モード発生回路を含む半導体
集積回路の例を示す回路接続図、第２図は、この発明の
テスト・モード発生回路を含む半導体集積回路の一実施
例を示す回路接続図、第３図は、この発明のテスト・モ
ード発生回路の入出力応答特性の一例を示す図、第４図
は、この発明のテストモード発生回路の実施例、第５因
は第４図の回路を含む入出力応等特性の例、第６図はこ
の発明のテスト・モード発生回路の他の実施例、第７図
および第８図は０７ＭＯ８に適用した、この発明の二つ
の実施例を示す図である。 １〜４・・・インバータ、５．６．１５．１６・・・Ｎ
ＯＲゲート。 第１ｇ （ｏｍｍｔｙｙｙ ）（０（ｖ〕 第４目 −Ｃｏｒｎｐｎσｎ７１１）Ｊ（Ｖ） 不７図 第δ日
集積回路の例を示す回路接続図、第２図は、この発明の
テスト・モード発生回路を含む半導体集積回路の一実施
例を示す回路接続図、第３図は、この発明のテスト・モ
ード発生回路の入出力応答特性の一例を示す図、第４図
は、この発明のテストモード発生回路の実施例、第５因
は第４図の回路を含む入出力応等特性の例、第６図はこ
の発明のテスト・モード発生回路の他の実施例、第７図
および第８図は０７ＭＯ８に適用した、この発明の二つ
の実施例を示す図である。 １〜４・・・インバータ、５．６．１５．１６・・・Ｎ
ＯＲゲート。 第１ｇ （ｏｍｍｔｙｙｙ ）（０（ｖ〕 第４目 −Ｃｏｒｎｐｎσｎ７１１）Ｊ（Ｖ） 不７図 第δ日
Claims (1)
- 第１の電圧または第２の電圧のいずれかを有する第１の
信号と、該第１および第２の電圧を越える第３の電圧を
有する第２の信号とが選択的に印加される共通入力端子
と、該共通入力端子に接続され、前記第１の信号が前記
共通入力端子に印加された時には電流が流れず、前記第
２の信号が当咳共通入力端子に印加された時のみ電流が
流れ、それによって前記第２の信号の入力を知らせる信
号を出力する判別回路とを有することを特徴とする半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086089A JPS60253886A (ja) | 1985-04-22 | 1985-04-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086089A JPS60253886A (ja) | 1985-04-22 | 1985-04-22 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55016374A Division JPS5928986B2 (ja) | 1980-02-13 | 1980-02-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253886A true JPS60253886A (ja) | 1985-12-14 |
| JPH0331013B2 JPH0331013B2 (ja) | 1991-05-02 |
Family
ID=13876981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086089A Granted JPS60253886A (ja) | 1985-04-22 | 1985-04-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60253886A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396740A (en) * | 1977-02-04 | 1978-08-24 | Hitachi Ltd | Test system |
| JPS5399784A (en) * | 1977-02-10 | 1978-08-31 | Nec Corp | Integrated circuit device |
-
1985
- 1985-04-22 JP JP60086089A patent/JPS60253886A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5396740A (en) * | 1977-02-04 | 1978-08-24 | Hitachi Ltd | Test system |
| JPS5399784A (en) * | 1977-02-10 | 1978-08-31 | Nec Corp | Integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0331013B2 (ja) | 1991-05-02 |
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