JPH05259879A - 入出力バッファ - Google Patents
入出力バッファInfo
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- JPH05259879A JPH05259879A JP3075838A JP7583891A JPH05259879A JP H05259879 A JPH05259879 A JP H05259879A JP 3075838 A JP3075838 A JP 3075838A JP 7583891 A JP7583891 A JP 7583891A JP H05259879 A JPH05259879 A JP H05259879A
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Abstract
(57)【要約】
【構成】 プルアップもしくはプルダウン抵抗を備えた
入出力共通ピンを有する論理LSIにおいて、プルアッ
プもしくはプルダウン抵抗と直列にスイッチMOSFE
Tを接続し、出力バッファの制御信号をこのスイッチM
OSFETのゲートに供給してテスティング時に出力ピ
ンとされるバッファについてはスイッチMOSFETを
オフさせるようにした。 【効果】 プルアップもしくはプルダウン抵抗に流され
る電流がテスティング時に自動的にカットされるため、
スタンバイ電流の測定精度を向上させることができると
ともに、出力ピンをロウレベル(もしくはハイレベル)
に固定するためのテストパターンの作成が不用となるた
めユーザーの負担を軽減させることができる。
入出力共通ピンを有する論理LSIにおいて、プルアッ
プもしくはプルダウン抵抗と直列にスイッチMOSFE
Tを接続し、出力バッファの制御信号をこのスイッチM
OSFETのゲートに供給してテスティング時に出力ピ
ンとされるバッファについてはスイッチMOSFETを
オフさせるようにした。 【効果】 プルアップもしくはプルダウン抵抗に流され
る電流がテスティング時に自動的にカットされるため、
スタンバイ電流の測定精度を向上させることができると
ともに、出力ピンをロウレベル(もしくはハイレベル)
に固定するためのテストパターンの作成が不用となるた
めユーザーの負担を軽減させることができる。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路技術さ
らには入出力バッファの回路形式に適用して特に有効な
技術に関し、例えばMOS論理集積回路におけるスタン
バイ電流の測定精度の向上に利用して有効な技術に関す
る。
らには入出力バッファの回路形式に適用して特に有効な
技術に関し、例えばMOS論理集積回路におけるスタン
バイ電流の測定精度の向上に利用して有効な技術に関す
る。
【0002】
【従来の技術】従来、論理LSI間の信号伝達方式とし
ては電圧駆動方式が一般的であるが、図3に示すよう
に、受信側のLSIにプルアップ抵抗Rpもしくはプル
ダウン抵抗Rdを設けて送信側の出力MOSFETで電
流を流して信号を伝える電流駆動方式も適用されている
(株式会社日立製作所、1987年9月発行、データブ
ック「HG62Eシリーズ デザインマニュアル」第1
54頁参照)。この電流駆動方式は、図4に示すように
送信側のLSIにオープンドレイン方式の出力MOSF
ET Qoutを設け、LSI間をバスBUSで接続する
場合に有効である。また、MOS LSIでは出力バッ
ファとしてトライステートバッファを使用し、1つのピ
ン1に対して入力バッファ2と出力バッファ3とを接続
して共用させ、外部ピンの数を減らすようにしたものが
ある(特願昭62−227221号参照)。
ては電圧駆動方式が一般的であるが、図3に示すよう
に、受信側のLSIにプルアップ抵抗Rpもしくはプル
ダウン抵抗Rdを設けて送信側の出力MOSFETで電
流を流して信号を伝える電流駆動方式も適用されている
(株式会社日立製作所、1987年9月発行、データブ
ック「HG62Eシリーズ デザインマニュアル」第1
54頁参照)。この電流駆動方式は、図4に示すように
送信側のLSIにオープンドレイン方式の出力MOSF
ET Qoutを設け、LSI間をバスBUSで接続する
場合に有効である。また、MOS LSIでは出力バッ
ファとしてトライステートバッファを使用し、1つのピ
ン1に対して入力バッファ2と出力バッファ3とを接続
して共用させ、外部ピンの数を減らすようにしたものが
ある(特願昭62−227221号参照)。
【0003】
【発明が解決しようとする課題】従来のプルアップ抵抗
もしくはプルダウン抵抗を備えた入出力バッファにあっ
ては、入力時にも出力時にもプルアップ抵抗もしくはプ
ルダウン抵抗が作動状態にある。すなわち、本来プルア
ップ抵抗もしくはプルダウン抵抗が不用である出力時に
もその抵抗に電流が流されてしまう。例えば図3に示す
プルアップ抵抗付きの入出力バッファにおいて、ロウレ
ベル出力時に出力バッファ3のVss側MOSFET Q
2がオンされるとプルアップ抵抗Rpに電流が流れる。
この場合、MOSFET Q2のオン抵抗が数十ないし
数百Ωであるのに対し、プルアップ抵抗Rpは例えば数
百Kないし数MΩのような高抵抗値とされているため、
出力バッファ3に流れる貫通電流は通常動作モードでは
問題とされない。
もしくはプルダウン抵抗を備えた入出力バッファにあっ
ては、入力時にも出力時にもプルアップ抵抗もしくはプ
ルダウン抵抗が作動状態にある。すなわち、本来プルア
ップ抵抗もしくはプルダウン抵抗が不用である出力時に
もその抵抗に電流が流されてしまう。例えば図3に示す
プルアップ抵抗付きの入出力バッファにおいて、ロウレ
ベル出力時に出力バッファ3のVss側MOSFET Q
2がオンされるとプルアップ抵抗Rpに電流が流れる。
この場合、MOSFET Q2のオン抵抗が数十ないし
数百Ωであるのに対し、プルアップ抵抗Rpは例えば数
百Kないし数MΩのような高抵抗値とされているため、
出力バッファ3に流れる貫通電流は通常動作モードでは
問題とされない。
【0004】しかるに、半導体メモリのようなLSIで
は、テスティング項目の1つにスタンバイ時の電流値の
測定がある。このようなスタンバイ電流の測定の際には
入力ピンが外部からロウレベル(またはハイレベル)に
固定され、出力ピンはオープンにされる。ただしこの場
合、その出力ピンは任意の状態(ハイレベルまたはロウ
レベル)をとるため、出力ピンがたまたまハイレベル
(またはロウレベル)になっていると、出力バッファに
貫通電流が流れ、スタンバイ電流の正確な測定が困難と
なる。また、出力ピンをロウレベルに固定するには予め
所定のテストパターンを入力してやらなくてはならず、
テスティング作業が複雑になってしまうという問題点が
ある。
は、テスティング項目の1つにスタンバイ時の電流値の
測定がある。このようなスタンバイ電流の測定の際には
入力ピンが外部からロウレベル(またはハイレベル)に
固定され、出力ピンはオープンにされる。ただしこの場
合、その出力ピンは任意の状態(ハイレベルまたはロウ
レベル)をとるため、出力ピンがたまたまハイレベル
(またはロウレベル)になっていると、出力バッファに
貫通電流が流れ、スタンバイ電流の正確な測定が困難と
なる。また、出力ピンをロウレベルに固定するには予め
所定のテストパターンを入力してやらなくてはならず、
テスティング作業が複雑になってしまうという問題点が
ある。
【0005】本発明の目的は、プルアップ抵抗もしくは
プルダウン抵抗が接続された入出力共通ピンを有する論
理LSIにおけるスタンバイ電流の測定精度を向上させ
ることにある。本発明の目的は、プルアップ抵抗もしく
はプルダウン抵抗が接続された入出力共通ピンを有する
論理LSIのテスティングにおけるユーザーの負担を低
減することにある。この発明の前記ならびにそのほかの
目的と新規な特徴については、本明細書の記述および添
附図面から明らかになるであろう。
プルダウン抵抗が接続された入出力共通ピンを有する論
理LSIにおけるスタンバイ電流の測定精度を向上させ
ることにある。本発明の目的は、プルアップ抵抗もしく
はプルダウン抵抗が接続された入出力共通ピンを有する
論理LSIのテスティングにおけるユーザーの負担を低
減することにある。この発明の前記ならびにそのほかの
目的と新規な特徴については、本明細書の記述および添
附図面から明らかになるであろう。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、プルアップ抵抗もしくはプルダ
ウン抵抗を備えた入出力共通ピンを有する論理LSIに
おいて、プルアップ抵抗もしくはプルダウン抵抗と直列
にスイッチMOSFETを接続し、出力バッファの制御
信号をこのスイッチMOSFETのゲートに供給してテ
スティング時に出力ピンとされるバッファについてはス
イッチMOSFETをオフさせるようにしたものであ
る。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、プルアップ抵抗もしくはプルダ
ウン抵抗を備えた入出力共通ピンを有する論理LSIに
おいて、プルアップ抵抗もしくはプルダウン抵抗と直列
にスイッチMOSFETを接続し、出力バッファの制御
信号をこのスイッチMOSFETのゲートに供給してテ
スティング時に出力ピンとされるバッファについてはス
イッチMOSFETをオフさせるようにしたものであ
る。
【0007】
【作用】上記した手段によれば、プルアップ抵抗もしく
はプルダウン抵抗に流される電流がテスティング時に自
動的にカットされるため、スタンバイ電流の測定精度を
向上させることができるとともに、出力ピンをロウレベ
ル(もしくはハイレベル)に固定するためのテストパタ
ーンの作成が不用となり、ユーザーの負担を軽減させる
ことができる。
はプルダウン抵抗に流される電流がテスティング時に自
動的にカットされるため、スタンバイ電流の測定精度を
向上させることができるとともに、出力ピンをロウレベ
ル(もしくはハイレベル)に固定するためのテストパタ
ーンの作成が不用となり、ユーザーの負担を軽減させる
ことができる。
【0008】
【実施例】図1には、本発明をプルアップ抵抗付きのC
MOSゲートアレイの入出力バッファに適用した場合の
一実施例が示されている。図1において、1は入出力共
通の外部ピン、2および3はこの外部ピン1に接続され
た入力バッファおよび出力バッファ、Rpは上記入力バ
ッファ2の入力端子と電源電圧端子Vddとの間に接続さ
れたプルアップ抵抗である。上記入力バッファ2は通常
のCMOSインバータにより構成されている。また、上
記出力バッファ3は電源電圧端子Vdd−Vss間に接続さ
れた一対のNチャネル型MOSFETQ1,Q2と、こ
の出力バッファ3の制御信号たるアウトイネーブル信号
OEと出力データ信号DTとを入力信号とするNORゲ
ートG1,G2とにより構成されており、このNORゲ
ートG1,G2の出力信号によって上記MOSFETQ
1,Q2が相補的にオン,オフされる。また、出力バッ
ファ3を制御するアウトイネーブル信号OEがハイレベ
ルにされると、2つのMOSFET Q1,Q2がとも
にオフされて出力ハイインピーダンス状態にされ、外部
ピン1が入力ピンとされる。
MOSゲートアレイの入出力バッファに適用した場合の
一実施例が示されている。図1において、1は入出力共
通の外部ピン、2および3はこの外部ピン1に接続され
た入力バッファおよび出力バッファ、Rpは上記入力バ
ッファ2の入力端子と電源電圧端子Vddとの間に接続さ
れたプルアップ抵抗である。上記入力バッファ2は通常
のCMOSインバータにより構成されている。また、上
記出力バッファ3は電源電圧端子Vdd−Vss間に接続さ
れた一対のNチャネル型MOSFETQ1,Q2と、こ
の出力バッファ3の制御信号たるアウトイネーブル信号
OEと出力データ信号DTとを入力信号とするNORゲ
ートG1,G2とにより構成されており、このNORゲ
ートG1,G2の出力信号によって上記MOSFETQ
1,Q2が相補的にオン,オフされる。また、出力バッ
ファ3を制御するアウトイネーブル信号OEがハイレベ
ルにされると、2つのMOSFET Q1,Q2がとも
にオフされて出力ハイインピーダンス状態にされ、外部
ピン1が入力ピンとされる。
【0009】この実施例では、上記プルアップ抵抗Rp
と直列にNチャネル型スイッチMOSFET Qsが接
続されており、このMOSFET Qsのゲート端子に
は上記出力バッファ3を制御するアウトイネーブル信号
OEが供給されている。このアウトイネーブル信号OE
は、通常、外部端子から直接与えらるか、もしくはリー
ド/ライト制御信号のようなモード指定信号によって容
易に形成させることができる。
と直列にNチャネル型スイッチMOSFET Qsが接
続されており、このMOSFET Qsのゲート端子に
は上記出力バッファ3を制御するアウトイネーブル信号
OEが供給されている。このアウトイネーブル信号OE
は、通常、外部端子から直接与えらるか、もしくはリー
ド/ライト制御信号のようなモード指定信号によって容
易に形成させることができる。
【0010】従って、テスティング時にアウトイネーブ
ル信号OEによって出力バッファ3が出力イネーブル状
態にされて外部ピン1が出力ピンとなるようなモードが
指定されたとする。すると、アウトイネーブル信号OE
によってプルアップ抵抗Rpと直列に接続されたスイッ
チMOSFET Qsがオフされる。そのため、内部か
ら出力されるデータ信号DTのいかんにかかわらず、プ
ルアップ抵抗Rpに流される電流がカットされる。これ
によって、スタンバイ電流の測定を正確に行なうことが
できるようになる。また、スイッチMOSFET Qs
が設けられていることによって、通常動作モードにおい
ても入出力共通ピン1が出力ピンとして動作するときに
プルアップ抵抗Rpに流される電流がカットされること
で、消費電力が多少減少するという利点も生じる。
ル信号OEによって出力バッファ3が出力イネーブル状
態にされて外部ピン1が出力ピンとなるようなモードが
指定されたとする。すると、アウトイネーブル信号OE
によってプルアップ抵抗Rpと直列に接続されたスイッ
チMOSFET Qsがオフされる。そのため、内部か
ら出力されるデータ信号DTのいかんにかかわらず、プ
ルアップ抵抗Rpに流される電流がカットされる。これ
によって、スタンバイ電流の測定を正確に行なうことが
できるようになる。また、スイッチMOSFET Qs
が設けられていることによって、通常動作モードにおい
ても入出力共通ピン1が出力ピンとして動作するときに
プルアップ抵抗Rpに流される電流がカットされること
で、消費電力が多少減少するという利点も生じる。
【0011】図2には、プルダウン抵抗付きの入出力バ
ッファに適用した場合の一実施例が示されている。この
実施例においては、外部ピン1と電源電圧端子Vssとの
間にプルダウン抵抗RdとNチャネル型のスイッチMO
SFET Qsとが直列に接続されている。その他の構
成は第1の実施例と同様である。この実施例において
も、テスティング時にアウトイネーブル信号OEのよう
な制御信号によってプルダウン抵抗Rdと直列に接続さ
れたスイッチMOSFET Qsがオフされるため、内
部から出力されるデータ信号DTのいかんにかかわら
ず、プルダウン抵抗Rdに流される電流をカットするこ
とができる。
ッファに適用した場合の一実施例が示されている。この
実施例においては、外部ピン1と電源電圧端子Vssとの
間にプルダウン抵抗RdとNチャネル型のスイッチMO
SFET Qsとが直列に接続されている。その他の構
成は第1の実施例と同様である。この実施例において
も、テスティング時にアウトイネーブル信号OEのよう
な制御信号によってプルダウン抵抗Rdと直列に接続さ
れたスイッチMOSFET Qsがオフされるため、内
部から出力されるデータ信号DTのいかんにかかわら
ず、プルダウン抵抗Rdに流される電流をカットするこ
とができる。
【0012】なお、上記実施例ではいずれもスイッチM
OSFET QsとしてNチャネル型のMOSFETを
使用しているが、Pチャネル型MOSFETを使用する
ことも可能である。また、プルアップ抵抗もしくはプル
ダウン抵抗としてノンドープポリシリコン層を用いたも
の、MOSFETのソース・ドレイン間チャネル抵抗を
利用したものその他任意の抵抗を有する素子を用いるこ
とができる。
OSFET QsとしてNチャネル型のMOSFETを
使用しているが、Pチャネル型MOSFETを使用する
ことも可能である。また、プルアップ抵抗もしくはプル
ダウン抵抗としてノンドープポリシリコン層を用いたも
の、MOSFETのソース・ドレイン間チャネル抵抗を
利用したものその他任意の抵抗を有する素子を用いるこ
とができる。
【0013】以上説明したように、上記実施例は、プル
アップ抵抗もしくはプルダウン抵抗が接続された入出力
共通ピンを有する論理LSIにおいて、プルアップ抵抗
もしくはプルダウン抵抗と直列にスイッチMOSFET
を接続し、出力バッファの制御信号をこのスイッチMO
SFETのゲートに供給してテスティング時に出力ピン
とされるバッファについてはスイッチMOSFETをオ
フさせるようにしたので、プルアップ抵抗もしくはプル
ダウン抵抗に流される電流がテスティング時に自動的に
カットされるため、スタンバイ電流の測定精度を向上さ
せることができるとともに、出力ピンをロウレベル(も
しくはハイレベル)に固定するためのテストパターンの
作成が不用となるためユーザーの負担を軽減させること
ができるという効果がある。
アップ抵抗もしくはプルダウン抵抗が接続された入出力
共通ピンを有する論理LSIにおいて、プルアップ抵抗
もしくはプルダウン抵抗と直列にスイッチMOSFET
を接続し、出力バッファの制御信号をこのスイッチMO
SFETのゲートに供給してテスティング時に出力ピン
とされるバッファについてはスイッチMOSFETをオ
フさせるようにしたので、プルアップ抵抗もしくはプル
ダウン抵抗に流される電流がテスティング時に自動的に
カットされるため、スタンバイ電流の測定精度を向上さ
せることができるとともに、出力ピンをロウレベル(も
しくはハイレベル)に固定するためのテストパターンの
作成が不用となるためユーザーの負担を軽減させること
ができるという効果がある。
【0014】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例ではラッチアップを防止するため出力バッファ
として2個のNチャネルMOSFETが直列接続されて
なるものを使用したが、PチャネルMOSFETとNチ
ャネルMOSFETが直列接続されてなるCMOS構成
のインバータを出力バッファとして用いたものにも適用
することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、上
記実施例ではラッチアップを防止するため出力バッファ
として2個のNチャネルMOSFETが直列接続されて
なるものを使用したが、PチャネルMOSFETとNチ
ャネルMOSFETが直列接続されてなるCMOS構成
のインバータを出力バッファとして用いたものにも適用
することができる。
【0015】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるCMO
Sゲートアレイに適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、バイポーラ集積
回路その他プルアップ抵抗もしくはプルダウン抵抗が接
続された入出力共通ピンを有する論理集積回路一般に利
用することができる。
なされた発明をその背景となった利用分野であるCMO
Sゲートアレイに適用した場合について説明したが、こ
の発明はそれに限定されるものでなく、バイポーラ集積
回路その他プルアップ抵抗もしくはプルダウン抵抗が接
続された入出力共通ピンを有する論理集積回路一般に利
用することができる。
【0016】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、プルアップ抵抗もしくはプ
ルダウン抵抗が接続された入出力共通ピンを有する論理
LSIにおけるスタンバイ電流の測定精度を向上させる
とともに、テスティングにおけるユーザーの負担を低減
することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、プルアップ抵抗もしくはプ
ルダウン抵抗が接続された入出力共通ピンを有する論理
LSIにおけるスタンバイ電流の測定精度を向上させる
とともに、テスティングにおけるユーザーの負担を低減
することができる。
【図1】本発明に係る入出力バッファの一実施例を示す
回路図である。
回路図である。
【図2】本発明に係る入出力バッファの第2の実施例を
示す回路図である。
示す回路図である。
【図3】従来の入出力バッファの構成例を示す回路図で
ある。
ある。
【図4】プルアップ抵抗もしくはプルダウン抵抗が接続
された入出力共通ピンを有する論理LSI間の信号伝達
方式を示す回路図である。
された入出力共通ピンを有する論理LSI間の信号伝達
方式を示す回路図である。
1 外部ピン(入出力共通ピン) 2 入力バッファ 3 出力バッファ Rp プルアップ抵抗 Rd プルダウン抵抗
Claims (2)
- 【請求項1】 プルアップ抵抗もしくはプルダウン抵抗
が接続された入出力共通ピンを有する論理集積回路にお
いて、プルアップ抵抗もしくはプルダウン抵抗と直列に
スイッチ手段を接続し、出力バッファの制御信号をこの
スイッチ手段の制御端子に供給し、出力バッファが活性
化される際に上記プルアップ抵抗もしくはプルダウン抵
抗に流される電流を遮断するように構成されてなること
を特徴とする入出力バッファ。 - 【請求項2】 上記制御信号は外部端子から直接入力可
能にされていることを特徴とする請求項1記載の入出力
バッファ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3075838A JPH05259879A (ja) | 1991-03-15 | 1991-03-15 | 入出力バッファ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3075838A JPH05259879A (ja) | 1991-03-15 | 1991-03-15 | 入出力バッファ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05259879A true JPH05259879A (ja) | 1993-10-08 |
Family
ID=13587742
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3075838A Pending JPH05259879A (ja) | 1991-03-15 | 1991-03-15 | 入出力バッファ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05259879A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5614842A (en) * | 1994-09-02 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with buffer circuit and manufacturing method thereof |
JP2003133944A (ja) * | 2001-10-30 | 2003-05-09 | Rohm Co Ltd | Ic間のインターフェースシステム、及びic |
JP2006279273A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | インタフェース回路 |
US7882376B2 (en) | 2006-10-06 | 2011-02-01 | Oki Semiconductor Co., Ltd. | Power control for a core circuit area of a semiconductor integrated circuit device |
-
1991
- 1991-03-15 JP JP3075838A patent/JPH05259879A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5614842A (en) * | 1994-09-02 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with buffer circuit and manufacturing method thereof |
JP2003133944A (ja) * | 2001-10-30 | 2003-05-09 | Rohm Co Ltd | Ic間のインターフェースシステム、及びic |
JP2006279273A (ja) * | 2005-03-28 | 2006-10-12 | Oki Electric Ind Co Ltd | インタフェース回路 |
US7882376B2 (en) | 2006-10-06 | 2011-02-01 | Oki Semiconductor Co., Ltd. | Power control for a core circuit area of a semiconductor integrated circuit device |
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