JP3423904B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】半導体集積回路の開発においては、異な
る種類の集積回路どうしで、回路の一部を共通化する場
合がある。回路の一部を共通化することにより、開発コ
ストの削減や開発期間の短縮を図ることができる。
る種類の集積回路どうしで、回路の一部を共通化する場
合がある。回路の一部を共通化することにより、開発コ
ストの削減や開発期間の短縮を図ることができる。
【０００３】集積回路の一部を共通化する場合、使用し
ないパッドが、集積回路内に形成される場合がある。
ないパッドが、集積回路内に形成される場合がある。
【０００４】例えば、二種類の集積回路Ａ，Ｂにおい
て、集積回路Ａでは３種類の制御信号Ｓ1 ，Ｓ2 ，Ｓ3
を外部から入力する必要があるが、集積回路Ｂではでは
制御信号Ｓ1 ，Ｓ2 を外部から入力すればよく、制御信
号Ｓ3 を使用しない場合が考えられる。
て、集積回路Ａでは３種類の制御信号Ｓ1 ，Ｓ2 ，Ｓ3
を外部から入力する必要があるが、集積回路Ｂではでは
制御信号Ｓ1 ，Ｓ2 を外部から入力すればよく、制御信
号Ｓ3 を使用しない場合が考えられる。
【０００５】このような場合に、これらの集積回路Ａ，
Ｂの共通化を図ろうとすると、各集積回路Ａ，Ｂには、
それぞれ、制御信号Ｓ1 ，Ｓ2 ，Ｓ3 を入力するための
パッドＰ1 ，Ｐ2 ，Ｐ3 が形成されることになる。そし
て、集積回路ＡではパッドＰ1 ，Ｐ2 ，Ｐ3 がすべて使
用されるが、集積回路ＢではパッドＰ1 ，Ｐ2 のみが使
用され、パッドＰ3 は使用されないことになる。
Ｂの共通化を図ろうとすると、各集積回路Ａ，Ｂには、
それぞれ、制御信号Ｓ1 ，Ｓ2 ，Ｓ3 を入力するための
パッドＰ1 ，Ｐ2 ，Ｐ3 が形成されることになる。そし
て、集積回路ＡではパッドＰ1 ，Ｐ2 ，Ｐ3 がすべて使
用されるが、集積回路ＢではパッドＰ1 ，Ｐ2 のみが使
用され、パッドＰ3 は使用されないことになる。
【０００６】
【発明が解決しようとする課題】従来の半導体集積回路
では、使用しない入力パッドが存在する場合には、この
不使用入力パッドを所定電位に固定する必要があった。
このため、従来の半導体集積回路では、不使用入力パッ
ドにもワイヤ等をボンディングして、例えばＶCCやＶSS
等の電位を供給していた。不使用入力パッドの電位を固
定しない場合、少数キャリア等による入力パッドの電位
変動が、集積回路内で入力信号として扱われてしまうお
それがあり、集積回路が誤動作する原因になるからであ
る。
では、使用しない入力パッドが存在する場合には、この
不使用入力パッドを所定電位に固定する必要があった。
このため、従来の半導体集積回路では、不使用入力パッ
ドにもワイヤ等をボンディングして、例えばＶCCやＶSS
等の電位を供給していた。不使用入力パッドの電位を固
定しない場合、少数キャリア等による入力パッドの電位
変動が、集積回路内で入力信号として扱われてしまうお
それがあり、集積回路が誤動作する原因になるからであ
る。
【０００７】しかしながら、半導体装置の製造コスト低
減や歩留まり向上等を図るという観点からは、ボンディ
ングが施されるパッドの個数は、少なくする方が望まし
い。
減や歩留まり向上等を図るという観点からは、ボンディ
ングが施されるパッドの個数は、少なくする方が望まし
い。
【０００８】かかる観点からすれば、不使用入力パッド
に対してボンディングを施す必要を無くする技術が、望
まれる。
に対してボンディングを施す必要を無くする技術が、望
まれる。
【０００９】
【課題を解決するための手段】この発明は、入力パッド
と初段入力ゲートとの間に入力回路が設けられ、この入
力回路が、入力パッドの電位によって、この入力パッド
に対するボンディングの有無を判定する判定部と、この
判定部が「ボンディング無し」と判断したときは初段入
力ゲートに対して第１レベルの電位を出力し、判定部が
「ボンディング有り」と判断したときは初段入力ゲート
と入力パッドとを接続する切り換え部とを備える半導体
集積回路に関する。
と初段入力ゲートとの間に入力回路が設けられ、この入
力回路が、入力パッドの電位によって、この入力パッド
に対するボンディングの有無を判定する判定部と、この
判定部が「ボンディング無し」と判断したときは初段入
力ゲートに対して第１レベルの電位を出力し、判定部が
「ボンディング有り」と判断したときは初段入力ゲート
と入力パッドとを接続する切り換え部とを備える半導体
集積回路に関する。
【００１０】そして、判定部が、制御電極が電源投入直
後は第１レベルの電位を入力し且つ電源投入から所定時
間を経過した後は第２レベルの電位を入力する初期化リ
セット信号用パッドに接続され且つ第１主電極が第１レ
ベルの電位を供給する第１電源に接続された第１導電型
の第１トランジスタと、制御電極が第２インバータを介
して第１トランジスタの第２主電極に接続され、第１主
電極が第１電源に接続され且つ第２主電極が第１トラン
ジスタの第２主電極に接続された第１導電型の第２トラ
ンジスタと、制御電極が第１インバータを介して初期化
リセット信号用パッドに接続され、第１主電極が第２レ
ベルの電位を供給する第２電源に接続され且つ第２主電
極が入力パッドに接続された第２導電型の第３トランジ
スタと、制御電極が入力パッドに接続され、第１主電極
が第２電源に接続され且つ第２主電極が第１、第２トラ
ンジスタの第２主電極に接続された第２導電型の第４ト
ランジスタと、制御電極が第２インバータの出力端子に
接続され、第１主電極が第２電源に接続され且つ第２主
電極が第１、第２トランジスタの第２主電極に接続され
た、第２導電型の第５トランジスタとを備える。
後は第１レベルの電位を入力し且つ電源投入から所定時
間を経過した後は第２レベルの電位を入力する初期化リ
セット信号用パッドに接続され且つ第１主電極が第１レ
ベルの電位を供給する第１電源に接続された第１導電型
の第１トランジスタと、制御電極が第２インバータを介
して第１トランジスタの第２主電極に接続され、第１主
電極が第１電源に接続され且つ第２主電極が第１トラン
ジスタの第２主電極に接続された第１導電型の第２トラ
ンジスタと、制御電極が第１インバータを介して初期化
リセット信号用パッドに接続され、第１主電極が第２レ
ベルの電位を供給する第２電源に接続され且つ第２主電
極が入力パッドに接続された第２導電型の第３トランジ
スタと、制御電極が入力パッドに接続され、第１主電極
が第２電源に接続され且つ第２主電極が第１、第２トラ
ンジスタの第２主電極に接続された第２導電型の第４ト
ランジスタと、制御電極が第２インバータの出力端子に
接続され、第１主電極が第２電源に接続され且つ第２主
電極が第１、第２トランジスタの第２主電極に接続され
た、第２導電型の第５トランジスタとを備える。
【００１１】この発明に係る半導体集積回路では、判定
部がボンディングの有無を判定し、ボンディングが無い
場合には、切り換え部が初段入力ゲートの電位レベルを
固定する。したがって、不使用入力パッドの電位を外部
からの供給電位で固定する必要がないので、ボンディン
グを施す必要がない。加えて、この発明に係る半導体集
積回路では、判定部を、５個のトランジスタからなる簡
単な回路で構成することができる。
部がボンディングの有無を判定し、ボンディングが無い
場合には、切り換え部が初段入力ゲートの電位レベルを
固定する。したがって、不使用入力パッドの電位を外部
からの供給電位で固定する必要がないので、ボンディン
グを施す必要がない。加えて、この発明に係る半導体集
積回路では、判定部を、５個のトランジスタからなる簡
単な回路で構成することができる。
【００１２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎない。
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎない。
【００１３】第１の実施の形態
第１の実施の形態に係る半導体集積回路について、図１
および図２を用いて説明する。
および図２を用いて説明する。
【００１４】図１は、この実施の形態に係る半導体集積
回路の要部構成を示す電子回路図である。
回路の要部構成を示す電子回路図である。
【００１５】図１に示したように、この実施の形態に係
る半導体集積回路は、入力パッド１１０と、初期化リセ
ット信号用パッド１２０と、判定部１３０と、切り換え
部１４０とを備えている。判定部１３０および切り換え
部１４０は、この発明の入力回路を構成する。切り換え
部１４０の出力電位は、図示しない初段入力ゲートに供
給される。
る半導体集積回路は、入力パッド１１０と、初期化リセ
ット信号用パッド１２０と、判定部１３０と、切り換え
部１４０とを備えている。判定部１３０および切り換え
部１４０は、この発明の入力回路を構成する。切り換え
部１４０の出力電位は、図示しない初段入力ゲートに供
給される。
【００１６】入力パッド１１０は、制御信号等の信号Ｓ
を外部から入力するためのパッドである。半導体集積回
路の動作に、かかる信号Ｓが必要である場合には、この
入力パッド１１０が使用される。入力パッド１１０を使
用する場合には、この入力パッド１１０に、ワイヤ等を
ボンディングする。一方、信号Ｓが不要な場合には、こ
の入力パッド１１０は使用されず、ボンディングは行わ
れない。
を外部から入力するためのパッドである。半導体集積回
路の動作に、かかる信号Ｓが必要である場合には、この
入力パッド１１０が使用される。入力パッド１１０を使
用する場合には、この入力パッド１１０に、ワイヤ等を
ボンディングする。一方、信号Ｓが不要な場合には、こ
の入力パッド１１０は使用されず、ボンディングは行わ
れない。
【００１７】初期化リセット信号用パッド１２０は、初
期化リセット信号Ｐを入力するためのパッドである。初
期化リセット信号Ｐとは、半導体装置に電源が投入され
たときに集積回路全体を初期化するためのリセット信号
であり、従来の一般的な半導体集積回路でも使用されて
いる。後述するように、この実施の形態で使用する初期
化リセット信号Ｐは、電源投入直後はローレベルとな
り、電源投入から所定時間を経過した後はハイレベルと
なる。
期化リセット信号Ｐを入力するためのパッドである。初
期化リセット信号Ｐとは、半導体装置に電源が投入され
たときに集積回路全体を初期化するためのリセット信号
であり、従来の一般的な半導体集積回路でも使用されて
いる。後述するように、この実施の形態で使用する初期
化リセット信号Ｐは、電源投入直後はローレベルとな
り、電源投入から所定時間を経過した後はハイレベルと
なる。
【００１８】判定部１３０は、入力パッド１１０の電位
によって、この入力パッド１１０に対するボンディング
の有無を判定する。この実施の形態の判定部１３０は、
５個のＭＯＳトランジスタ１３１〜１３５と、２個のイ
ンバータ１３６，１３７とを備える。図１に示したよう
に、第１トランジスタ１３１は、ｐＭＯＳトランジスタ
であり、ゲート電極が初期化リセット信号用パッド１２
０に接続され、且つ、ソース電極が電源ＶCCに接続され
る。第２トランジスタ１３２は、ｐＭＯＳトランジスタ
であり、ゲート電極が第２インバータ１３７を介して第
１トランジスタ１３１のドレイン電極に接続され、ソー
ス電極が電源ＶCCに接続され、且つ、ドレイン電極が第
１トランジスタ１３１のドレイン電極に接続される。第
３トランジスタ１３３は、ｎＭＯＳトランジスタであ
り、ゲート電極が第１インバータ１３６を介して初期化
リセット信号用パッド１２０に接続され、ソース電極が
電源ＶSSに接続され、且つ、ドレイン電極が入力パッド
１１０に接続される。第４トランジスタ１３４は、ｎＭ
ＯＳトランジスタであり、ゲート電極が入力パッド１１
０に接続され、ソース電極が電源ＶSSに接続され、且
つ、ドレイン電極が第１、第２トランジスタ１３１，１
３２のドレイン電極に接続される。第５トランジスタ１
３５は、ｎＭＯＳトランジスタであり、ゲート電極が第
２インバータ１３７の出力端子に接続され、ソース電極
が電源ＶSSに接続され、且つ、ドレイン電極が第１、第
２トランジスタ１３１，１３２のドレイン電極に接続さ
れる。
によって、この入力パッド１１０に対するボンディング
の有無を判定する。この実施の形態の判定部１３０は、
５個のＭＯＳトランジスタ１３１〜１３５と、２個のイ
ンバータ１３６，１３７とを備える。図１に示したよう
に、第１トランジスタ１３１は、ｐＭＯＳトランジスタ
であり、ゲート電極が初期化リセット信号用パッド１２
０に接続され、且つ、ソース電極が電源ＶCCに接続され
る。第２トランジスタ１３２は、ｐＭＯＳトランジスタ
であり、ゲート電極が第２インバータ１３７を介して第
１トランジスタ１３１のドレイン電極に接続され、ソー
ス電極が電源ＶCCに接続され、且つ、ドレイン電極が第
１トランジスタ１３１のドレイン電極に接続される。第
３トランジスタ１３３は、ｎＭＯＳトランジスタであ
り、ゲート電極が第１インバータ１３６を介して初期化
リセット信号用パッド１２０に接続され、ソース電極が
電源ＶSSに接続され、且つ、ドレイン電極が入力パッド
１１０に接続される。第４トランジスタ１３４は、ｎＭ
ＯＳトランジスタであり、ゲート電極が入力パッド１１
０に接続され、ソース電極が電源ＶSSに接続され、且
つ、ドレイン電極が第１、第２トランジスタ１３１，１
３２のドレイン電極に接続される。第５トランジスタ１
３５は、ｎＭＯＳトランジスタであり、ゲート電極が第
２インバータ１３７の出力端子に接続され、ソース電極
が電源ＶSSに接続され、且つ、ドレイン電極が第１、第
２トランジスタ１３１，１３２のドレイン電極に接続さ
れる。
【００１９】ここで、第１トランジスタ１３１の駆動能
力は、後述するような理由から、第５トランジスタ１３
５の駆動能力よりも大きくすることが望ましい。また、
第４トランジスタ１３４の駆動能力は、後述するような
理由から、第２トランジスタ１３２の駆動能力よりも大
きくすることが望ましい。
力は、後述するような理由から、第５トランジスタ１３
５の駆動能力よりも大きくすることが望ましい。また、
第４トランジスタ１３４の駆動能力は、後述するような
理由から、第２トランジスタ１３２の駆動能力よりも大
きくすることが望ましい。
【００２０】切り換え部１４０は、判定部１３０が「ボ
ンディング無し」と判断したときは初段入力ゲート（図
示せず）に対してローレベル電位を出力し、判定部１３
０が「ボンディング有り」と判断したときは初段入力ゲ
ートと入力パッド１１０とを接続する。この実施の形態
の切り換え部１４０は、４個のＭＯＳトランジスタ１４
１〜１４４と、インバータ１４５とを備える。図１に示
したように、第６トランジスタ１４１はｎＭＯＳトラン
ジスタであり、ゲート電極が第２インバータ１３７の出
力端子に接続され、ソース電極が初段入力ゲートに接続
され、且つ、ドレイン電極が入力パッド１１０に接続さ
れる。第７トランジスタ１４２は、ｐＭＯＳトランジス
タであり、ゲート電極が第３インバータ１４５を介して
第２インバータ１３７の出力端子に接続され、ソース電
極が入力パッド１１０に接続され、且つ、ドレイン電極
が第６トランジスタ１４１のドレイン電極に接続され
る。第８トランジスタ１４３は、ｐＭＯＳトランジスタ
であり、ゲート電極が第２インバータ１３７の出力端子
に接続され、ソース電極が初段入力ゲートに接続され、
且つ、ドレイン電極が電源ＶSSに接続される。第９トラ
ンジスタ１４４は、ｎＭＯＳトランジスタであり、ゲー
ト電極が第３インバータ１４５の出力端子に接続され、
ソース電極が電源ＶSSに接続され、且つ、ドレイン電極
が第８トランジスタ１４３のソース電極に接続される。
ンディング無し」と判断したときは初段入力ゲート（図
示せず）に対してローレベル電位を出力し、判定部１３
０が「ボンディング有り」と判断したときは初段入力ゲ
ートと入力パッド１１０とを接続する。この実施の形態
の切り換え部１４０は、４個のＭＯＳトランジスタ１４
１〜１４４と、インバータ１４５とを備える。図１に示
したように、第６トランジスタ１４１はｎＭＯＳトラン
ジスタであり、ゲート電極が第２インバータ１３７の出
力端子に接続され、ソース電極が初段入力ゲートに接続
され、且つ、ドレイン電極が入力パッド１１０に接続さ
れる。第７トランジスタ１４２は、ｐＭＯＳトランジス
タであり、ゲート電極が第３インバータ１４５を介して
第２インバータ１３７の出力端子に接続され、ソース電
極が入力パッド１１０に接続され、且つ、ドレイン電極
が第６トランジスタ１４１のドレイン電極に接続され
る。第８トランジスタ１４３は、ｐＭＯＳトランジスタ
であり、ゲート電極が第２インバータ１３７の出力端子
に接続され、ソース電極が初段入力ゲートに接続され、
且つ、ドレイン電極が電源ＶSSに接続される。第９トラ
ンジスタ１４４は、ｎＭＯＳトランジスタであり、ゲー
ト電極が第３インバータ１４５の出力端子に接続され、
ソース電極が電源ＶSSに接続され、且つ、ドレイン電極
が第８トランジスタ１４３のソース電極に接続される。
【００２１】次に、図１に示した半導体集積回路の動作
について、図２のタイミングチャートを用いて説明す
る。
について、図２のタイミングチャートを用いて説明す
る。
【００２２】まず、入力パッド１１０がボンディングさ
れている場合の動作について、図２（Ａ）のタイミング
チャートを用いて説明する。
れている場合の動作について、図２（Ａ）のタイミング
チャートを用いて説明する。
【００２３】上述したように、初期化リセット信号Ｐ
は、電源投入直後はローレベルとなり、電源投入から所
定時間を経過した後はハイレベルとなる。このため、電
源投入直後は、第１インバータ１３６の入力はローレベ
ルになるので、第３トランジスタ１３３のゲート電位は
ハイレベルになり、したがって、第３トランジスタ１３
３はオンする。これにより、入力パッド１１０がハイレ
ベルであっても第４トランジスタ１３４のゲート電位は
ローレベルになるので、この第４トランジスタ１３４は
オフする。
は、電源投入直後はローレベルとなり、電源投入から所
定時間を経過した後はハイレベルとなる。このため、電
源投入直後は、第１インバータ１３６の入力はローレベ
ルになるので、第３トランジスタ１３３のゲート電位は
ハイレベルになり、したがって、第３トランジスタ１３
３はオンする。これにより、入力パッド１１０がハイレ
ベルであっても第４トランジスタ１３４のゲート電位は
ローレベルになるので、この第４トランジスタ１３４は
オフする。
【００２４】また、初期化リセット信号Ｐがローレベル
なので、第１トランジスタ１３１はオンする。このた
め、ノードＮ1 は電源電位ＶCCによってハイレベルにな
り、したがって、第２インバータ１３７の出力電位はロ
ーレベルとなる。第２インバータ１３７の出力電位は、
判定部１３０の出力信号として、切り換え部１４０に送
られる。なお、第２インバータ１３７の出力がローレベ
ルとなることにより、第２トランジスタ１３２はオン
し、第５トランジスタ１３５はオフする。
なので、第１トランジスタ１３１はオンする。このた
め、ノードＮ1 は電源電位ＶCCによってハイレベルにな
り、したがって、第２インバータ１３７の出力電位はロ
ーレベルとなる。第２インバータ１３７の出力電位は、
判定部１３０の出力信号として、切り換え部１４０に送
られる。なお、第２インバータ１３７の出力がローレベ
ルとなることにより、第２トランジスタ１３２はオン
し、第５トランジスタ１３５はオフする。
【００２５】判定部１３０の出力信号は、切り換え部１
４０内の、第６トランジスタ１４１、第８トランジスタ
１４３および第３インバータ１４５に入力される。ここ
では、判定部１３０の出力信号はローレベルなので、第
６トランジスタ１４１はオフし、第８トランジスタ１４
３はオンする。さらに、第３インバータ１４５の出力電
位がハイレベルになるので、第７トランジスタ１４２は
オフし、第９トランジスタ１４４はオンする。したがっ
て、電源電位ＶSSが、第８トランジスタ１４３および第
９トランジスタ１４４を介して、初段入力ゲートに供給
される。すなわち、切り換え部１４０の出力信号は、ロ
ーレベルとなる。
４０内の、第６トランジスタ１４１、第８トランジスタ
１４３および第３インバータ１４５に入力される。ここ
では、判定部１３０の出力信号はローレベルなので、第
６トランジスタ１４１はオフし、第８トランジスタ１４
３はオンする。さらに、第３インバータ１４５の出力電
位がハイレベルになるので、第７トランジスタ１４２は
オフし、第９トランジスタ１４４はオンする。したがっ
て、電源電位ＶSSが、第８トランジスタ１４３および第
９トランジスタ１４４を介して、初段入力ゲートに供給
される。すなわち、切り換え部１４０の出力信号は、ロ
ーレベルとなる。
【００２６】電源投入から所定時間を経過すると、初期
化リセット信号Ｐがハイレベルになる。これにより、第
１トランジスタ１３１はオフし、また、第１インバータ
１３６はローレベルを出力するので第３トランジスタ１
３３もオフする。
化リセット信号Ｐがハイレベルになる。これにより、第
１トランジスタ１３１はオフし、また、第１インバータ
１３６はローレベルを出力するので第３トランジスタ１
３３もオフする。
【００２７】このとき、入力パッド１１０の入力信号は
ハイレベルなので（図２（Ａ）参照）、第３トランジス
タ１３３のオフ動作に伴って、第４トランジスタ１３４
がオンする。これにより、ノードＮ1 はローレベルにな
るので、第２インバータ１３７はハイレベルになる。
ハイレベルなので（図２（Ａ）参照）、第３トランジス
タ１３３のオフ動作に伴って、第４トランジスタ１３４
がオンする。これにより、ノードＮ1 はローレベルにな
るので、第２インバータ１３７はハイレベルになる。
【００２８】ここで、初期化リセット信号Ｐがローレベ
ルからハイレベルになったときに、ノードＮ1 を速やか
にハイレベルからローレベルに変化させるためには、第
２トランジスタ１３２がオフするタイミングよりも、第
４トランジスタ１３４がオンするタイミングの方が早い
ことが望ましい。したがって、第４トランジスタ１３４
の駆動能力を、第２トランジスタ１３２の駆動能力より
も大きくすることが望ましい。
ルからハイレベルになったときに、ノードＮ1 を速やか
にハイレベルからローレベルに変化させるためには、第
２トランジスタ１３２がオフするタイミングよりも、第
４トランジスタ１３４がオンするタイミングの方が早い
ことが望ましい。したがって、第４トランジスタ１３４
の駆動能力を、第２トランジスタ１３２の駆動能力より
も大きくすることが望ましい。
【００２９】第２インバータ１３７がハイレベルになる
と、切り換え部１４０の第６トランジスタ１４１はオン
し、第８トランジスタ１４３はオフする。さらに、第３
インバータ１４５の出力電位はローレベルになるので、
第７トランジスタ１４２はオンし、第９トランジスタ１
４４はオフする。これにより、初段入力ゲートは、電源
ＶSSとは遮断され、且つ、入力パッド１１０と接続され
る。したがって、初段入力ゲートには、入力パッド１１
０の入力信号が、そのまま供給される。すなわち、図２
（Ａ）に示したように、入力パッド１１０の電位がハイ
レベルのときは初段入力ゲートの入力電位もハイレベル
となり、入力パッド１１０の電位がローレベルになった
ときは初段入力ゲートの入力電位もローレベルに変化す
る。
と、切り換え部１４０の第６トランジスタ１４１はオン
し、第８トランジスタ１４３はオフする。さらに、第３
インバータ１４５の出力電位はローレベルになるので、
第７トランジスタ１４２はオンし、第９トランジスタ１
４４はオフする。これにより、初段入力ゲートは、電源
ＶSSとは遮断され、且つ、入力パッド１１０と接続され
る。したがって、初段入力ゲートには、入力パッド１１
０の入力信号が、そのまま供給される。すなわち、図２
（Ａ）に示したように、入力パッド１１０の電位がハイ
レベルのときは初段入力ゲートの入力電位もハイレベル
となり、入力パッド１１０の電位がローレベルになった
ときは初段入力ゲートの入力電位もローレベルに変化す
る。
【００３０】初期化リセット信号Ｐは、電源の再投入ま
でハイレベルに維持される。したがって、入力パッド１
１０と初段入力ゲートとが接続された状態も、電源の再
投入まで維持される。
でハイレベルに維持される。したがって、入力パッド１
１０と初段入力ゲートとが接続された状態も、電源の再
投入まで維持される。
【００３１】なお、電源投入時に第２インバータ１３７
の出力電位がハイレベルであった場合、第５トランジス
タ１３５がオンすることになる。この状態で第１トラン
ジスタ１３１がオンしたときに、ノードＮ1 を速やかに
ハイレベルにするためには、第１トランジスタ１３１の
駆動能力を、第５トランジスタ１３５の駆動能力よりも
大きくすることが望ましい。
の出力電位がハイレベルであった場合、第５トランジス
タ１３５がオンすることになる。この状態で第１トラン
ジスタ１３１がオンしたときに、ノードＮ1 を速やかに
ハイレベルにするためには、第１トランジスタ１３１の
駆動能力を、第５トランジスタ１３５の駆動能力よりも
大きくすることが望ましい。
【００３２】次に、入力パッド１１０がボンディングさ
れていない場合の動作について、図２（Ｂ）のタイミン
グチャートを用いて説明する。
れていない場合の動作について、図２（Ｂ）のタイミン
グチャートを用いて説明する。
【００３３】電源投入直後は、初期化リセット信号Ｐが
ローレベルとなるので、第１インバータ１３６の出力は
ハイレベルになり、したがって、第３トランジスタ１３
３はオンする。これにより、第４トランジスタ１３４の
ゲート電位は、入力パッド１１０の電位に拘わらずロー
レベルになるので、この第４トランジスタ１３４はオフ
する。また、第３トランジスタ１３３がオンすることに
より、入力パッド１１０も、ローレベルになる。
ローレベルとなるので、第１インバータ１３６の出力は
ハイレベルになり、したがって、第３トランジスタ１３
３はオンする。これにより、第４トランジスタ１３４の
ゲート電位は、入力パッド１１０の電位に拘わらずロー
レベルになるので、この第４トランジスタ１３４はオフ
する。また、第３トランジスタ１３３がオンすることに
より、入力パッド１１０も、ローレベルになる。
【００３４】さらに、上述の場合と同様、第１トランジ
スタ１３１がオンしてノードＮ1 をハイレベルにするの
で、第２インバータ１３７の出力電位はローレベルとな
り、したがって、第２トランジスタ１３２はオンし、第
５トランジスタ１３５はオフする。このため、上述の場
合と同様、切り換え部１４０において、第６トランジス
タ１４１および第７トランジスタ１４２はオフし、第８
トランジスタ１４３および第９トランジスタ１４４はオ
ンする。したがって、電源電位ＶSSが、第８トランジス
タ１４３および第９トランジスタ１４４を介して、初段
入力ゲートに供給される。
スタ１３１がオンしてノードＮ1 をハイレベルにするの
で、第２インバータ１３７の出力電位はローレベルとな
り、したがって、第２トランジスタ１３２はオンし、第
５トランジスタ１３５はオフする。このため、上述の場
合と同様、切り換え部１４０において、第６トランジス
タ１４１および第７トランジスタ１４２はオフし、第８
トランジスタ１４３および第９トランジスタ１４４はオ
ンする。したがって、電源電位ＶSSが、第８トランジス
タ１４３および第９トランジスタ１４４を介して、初段
入力ゲートに供給される。
【００３５】電源投入から所定時間を経過すると、初期
化リセット信号Ｐがハイレベルになる。これにより、第
１トランジスタ１３１はオフし、また、第１インバータ
１３６はローレベルを出力するので第３トランジスタ１
３３もオフする。このとき、入力パッド１１０の電位は
ローレベルなので、第４トランジスタ１３４はオフ状態
を維持する。また、第２トランジスタ１３２はオン状態
を維持し、且つ、第５トランジスタ１３５はオフ状態を
維持する。したがって、ノードＮ1 はハイレベルに維持
されるので、第２インバータ１３７の出力すなわち判定
部１３０の出力はローレベルに維持される。したがっ
て、切り換え部１４０の出力すなわち初段入力ゲートの
入力も、ローレベルに維持される。
化リセット信号Ｐがハイレベルになる。これにより、第
１トランジスタ１３１はオフし、また、第１インバータ
１３６はローレベルを出力するので第３トランジスタ１
３３もオフする。このとき、入力パッド１１０の電位は
ローレベルなので、第４トランジスタ１３４はオフ状態
を維持する。また、第２トランジスタ１３２はオン状態
を維持し、且つ、第５トランジスタ１３５はオフ状態を
維持する。したがって、ノードＮ1 はハイレベルに維持
されるので、第２インバータ１３７の出力すなわち判定
部１３０の出力はローレベルに維持される。したがっ
て、切り換え部１４０の出力すなわち初段入力ゲートの
入力も、ローレベルに維持される。
【００３６】初期化リセット信号Ｐは、電源の再投入ま
でハイレベルに維持される。したがって、初段入力ゲー
トの入力は、電源の再投入までローレベルに固定され
る。
でハイレベルに維持される。したがって、初段入力ゲー
トの入力は、電源の再投入までローレベルに固定され
る。
【００３７】このように、この実施の形態に係る半導体
集積回路では、判定部１３０がボンディングの有無を判
定する。そして、ボンディングがある場合には、切り換
え部１４０が、入力パッド１１０と初段入力ゲートとを
接続する。一方、ボンディングが無い場合には、切り換
え部１４０は、初段入力ゲートの電位をＶSSに固定す
る。このため、この実施の形態に係る半導体集積回路で
は、不使用入力パッドの電位を外部からの供給電位で固
定する必要がなく、したがって、ボンディングを施す必
要がない。
集積回路では、判定部１３０がボンディングの有無を判
定する。そして、ボンディングがある場合には、切り換
え部１４０が、入力パッド１１０と初段入力ゲートとを
接続する。一方、ボンディングが無い場合には、切り換
え部１４０は、初段入力ゲートの電位をＶSSに固定す
る。このため、この実施の形態に係る半導体集積回路で
は、不使用入力パッドの電位を外部からの供給電位で固
定する必要がなく、したがって、ボンディングを施す必
要がない。
【００３８】この実施の形態では、入力パッド１１０が
ボンディングされていない場合に初段入力ゲートの電位
をＶSSに固定する場合について説明したが、かかる場合
に初段入力ゲートの電位がＶCCに固定されるように入力
回路を構成することも可能である。この場合には、第１
〜第９のトランジスタのｐ型／ｎ型の区別をすべて図１
の回路の逆にする。そして、図１の回路で電源ＶCCが接
続されているトランジスタには電源ＶSSを接続し、且
つ、図１の回路で電源ＶSSが接続されているトランジス
タには電源ＶCCを接続すればよい。
ボンディングされていない場合に初段入力ゲートの電位
をＶSSに固定する場合について説明したが、かかる場合
に初段入力ゲートの電位がＶCCに固定されるように入力
回路を構成することも可能である。この場合には、第１
〜第９のトランジスタのｐ型／ｎ型の区別をすべて図１
の回路の逆にする。そして、図１の回路で電源ＶCCが接
続されているトランジスタには電源ＶSSを接続し、且
つ、図１の回路で電源ＶSSが接続されているトランジス
タには電源ＶCCを接続すればよい。
【００３９】第２の実施の形態
第２の実施の形態に係る半導体集積回路について、図３
を用いて説明する。
を用いて説明する。
【００４０】図３は、この実施の形態に係る半導体集積
回路の要部構成を示す電子回路図である。
回路の要部構成を示す電子回路図である。
【００４１】図３において、図１と同じ符号を付した構
成要素は、それぞれ図１と同じものを示している。
成要素は、それぞれ図１と同じものを示している。
【００４２】この実施の形態に係る半導体集積回路は、
第１０トランジスタ３０１を備えている点で、上述の第
１の実施の形態に係る半導体集積回路と異なる。
第１０トランジスタ３０１を備えている点で、上述の第
１の実施の形態に係る半導体集積回路と異なる。
【００４３】図３に示したように、第１０トランジスタ
３０１は、ｎ型のＭＯＳトランジスタであり、ゲート電
極が第３インバータ１４５の出力端子に接続され、ソー
スが電源ＶSSに接続され、且つ、ドレインが入力パッド
１１０に接続される。ここで、第１０トランジスタ３０
１としては、駆動能力の小さいものを使用することが望
ましい。すなわち、第１０トランジスタ３０１として、
入力パッド１１０の電位がローレベルのときに第１０ト
ランジスタ３０１がオンすると、入力パッド１１０内に
蓄積された少数キャリアが電源ＶSSに流出するが、入力
パッド１１０の電位がハイレベルのときに第１０トラン
ジスタ３０１がオンしても、入力パッド１１０がハイレ
ベルに維持されるような、駆動能力のものを使用するこ
とが望ましい。以下の説明では、このような駆動能力の
小さいトランジスタを第１０トランジスタ３０１として
採用した場合について説明する。
３０１は、ｎ型のＭＯＳトランジスタであり、ゲート電
極が第３インバータ１４５の出力端子に接続され、ソー
スが電源ＶSSに接続され、且つ、ドレインが入力パッド
１１０に接続される。ここで、第１０トランジスタ３０
１としては、駆動能力の小さいものを使用することが望
ましい。すなわち、第１０トランジスタ３０１として、
入力パッド１１０の電位がローレベルのときに第１０ト
ランジスタ３０１がオンすると、入力パッド１１０内に
蓄積された少数キャリアが電源ＶSSに流出するが、入力
パッド１１０の電位がハイレベルのときに第１０トラン
ジスタ３０１がオンしても、入力パッド１１０がハイレ
ベルに維持されるような、駆動能力のものを使用するこ
とが望ましい。以下の説明では、このような駆動能力の
小さいトランジスタを第１０トランジスタ３０１として
採用した場合について説明する。
【００４４】次に、図３に示した半導体集積回路の動作
を説明する。
を説明する。
【００４５】まず、入力パッド１１０がボンディングさ
れている場合の動作を説明する。
れている場合の動作を説明する。
【００４６】第１の実施の形態の場合と同様、初期化リ
セット信号Ｐは、電源投入直後はローレベルとなる。し
たがって、図３の入力回路も、第１の実施の形態と同様
に動作して、初段入力ゲートにローレベルの電位を供給
する。また、入力パッド１１０の入力電位は、ハイレベ
ルとなる（図２（Ａ）参照）。このとき、第３インバー
タ１４５の出力電位がハイレベルになるので、第１０ト
ランジスタ３０１はオンする。しかし、上述のように、
第１０トランジスタ３０１としては、駆動能力が小さい
ものを使用するので、この第１０トランジスタ３０１が
オンしても、入力パッド１１０の電位はハイレベルに維
持される。
セット信号Ｐは、電源投入直後はローレベルとなる。し
たがって、図３の入力回路も、第１の実施の形態と同様
に動作して、初段入力ゲートにローレベルの電位を供給
する。また、入力パッド１１０の入力電位は、ハイレベ
ルとなる（図２（Ａ）参照）。このとき、第３インバー
タ１４５の出力電位がハイレベルになるので、第１０ト
ランジスタ３０１はオンする。しかし、上述のように、
第１０トランジスタ３０１としては、駆動能力が小さい
ものを使用するので、この第１０トランジスタ３０１が
オンしても、入力パッド１１０の電位はハイレベルに維
持される。
【００４７】その後、電源投入から所定時間を経過して
初期化リセット信号Ｐがハイレベルになると、第１の実
施の形態と同様の動作により、入力パッド１１０と初段
入力ゲートとが接続される。このとき、第３インバータ
１４５の出力電位はローレベルになるので、第１０トラ
ンジスタ３０１はオフする。
初期化リセット信号Ｐがハイレベルになると、第１の実
施の形態と同様の動作により、入力パッド１１０と初段
入力ゲートとが接続される。このとき、第３インバータ
１４５の出力電位はローレベルになるので、第１０トラ
ンジスタ３０１はオフする。
【００４８】次に、入力パッド１１０がボンディングさ
れていない場合の動作を説明する。
れていない場合の動作を説明する。
【００４９】電源投入により、初期化リセット信号Ｐが
ローレベルとなると、上述の場合と同様にして、初段入
力ゲートにローレベルの電位が供給される。また、入力
パッド１１０の入力電位は、ローレベルとなる（図２
（Ｂ）参照）。このとき、第３インバータ１４５の出力
電位がハイレベルになるので、第１０トランジスタ３０
１はオンする。これにより、入力パッド１１０内に少数
キャリアが蓄積されていても、この少数キャリアは電源
ＶSSに流出する。
ローレベルとなると、上述の場合と同様にして、初段入
力ゲートにローレベルの電位が供給される。また、入力
パッド１１０の入力電位は、ローレベルとなる（図２
（Ｂ）参照）。このとき、第３インバータ１４５の出力
電位がハイレベルになるので、第１０トランジスタ３０
１はオンする。これにより、入力パッド１１０内に少数
キャリアが蓄積されていても、この少数キャリアは電源
ＶSSに流出する。
【００５０】その後、電源投入から所定時間を経過して
初期化リセット信号Ｐがハイレベルになるが、第１の実
施の形態と同様の動作により、初段入力ゲートへの供給
電位は、ローレベルに維持される。このとき、第３イン
バータ１４５の出力電位もハイレベルに維持されるの
で、第１０トランジスタ３０１はオン状態を維持する。
したがって、入力パッド１１０内に蓄積された少数キャ
リアは、電源ＶSSに流出する。
初期化リセット信号Ｐがハイレベルになるが、第１の実
施の形態と同様の動作により、初段入力ゲートへの供給
電位は、ローレベルに維持される。このとき、第３イン
バータ１４５の出力電位もハイレベルに維持されるの
で、第１０トランジスタ３０１はオン状態を維持する。
したがって、入力パッド１１０内に蓄積された少数キャ
リアは、電源ＶSSに流出する。
【００５１】このように、この実施の形態に係る半導体
集積回路では、第１０トランジスタ３０１を設けたこと
により、入力パッド１１０がボンディングされていない
場合に、入力パッド１１０への少数キャリアの蓄積を防
止することができる。したがって、この実施の形態によ
れば、少数キャリアが入力パッド１１０の電位を上昇さ
せて入力回路を誤動作させることを、防止することがで
きる。
集積回路では、第１０トランジスタ３０１を設けたこと
により、入力パッド１１０がボンディングされていない
場合に、入力パッド１１０への少数キャリアの蓄積を防
止することができる。したがって、この実施の形態によ
れば、少数キャリアが入力パッド１１０の電位を上昇さ
せて入力回路を誤動作させることを、防止することがで
きる。
【００５２】また、第１０トランジスタ３０１として、
上述のような駆動能力が小さいトランジスタを使用した
場合、入力パッド１１０がハイレベルのときに電位が下
降しないので、入力回路を、第１の実施の形態の場合と
全く同様に動作させることができる。
上述のような駆動能力が小さいトランジスタを使用した
場合、入力パッド１１０がハイレベルのときに電位が下
降しないので、入力回路を、第１の実施の形態の場合と
全く同様に動作させることができる。
【００５３】不使用入力パッドにボンディングを施す必
要がない点、および、初段入力ゲートの電位がＶCCに固
定されるように入力回路を構成することが可能である点
は、第１の実施の形態と同様である。
要がない点、および、初段入力ゲートの電位がＶCCに固
定されるように入力回路を構成することが可能である点
は、第１の実施の形態と同様である。
【００５４】第３の実施の形態
この発明の第３の実施の形態に係る半導体集積回路につ
いて、図４を用いて説明する。
いて、図４を用いて説明する。
【００５５】図４は、この実施の形態に係る半導体集積
回路の要部構成を示す電子回路図である。
回路の要部構成を示す電子回路図である。
【００５６】図４において、図１と同じ符号を付した構
成要素は、それぞれ図１と同じものを示している。
成要素は、それぞれ図１と同じものを示している。
【００５７】この実施の形態に係る半導体集積回路は、
入力パッド１１０と第３トランジスタ１３３のドレイン
との間に抵抗素子４０１を設けた点で、上述の第１の実
施の形態に係る半導体集積回路と異なる。
入力パッド１１０と第３トランジスタ１３３のドレイン
との間に抵抗素子４０１を設けた点で、上述の第１の実
施の形態に係る半導体集積回路と異なる。
【００５８】この実施の形態に係る半導体集積回路の全
体動作は、第１の実施の形態の場合と同様であるので説
明を省略する。
体動作は、第１の実施の形態の場合と同様であるので説
明を省略する。
【００５９】第１の実施の形態で説明したように、電源
投入直後は、初期化リセット信号Ｐがローレベルとなっ
て第３トランジスタ１３３がオンし、且つ、入力パッド
１１０にはハイレベルの信号が入力される（図２（Ａ）
参照）。したがって、第３トランジスタ１３３を介し
て、入力パッド１１０から電源ＶSSに電流が流れる。
投入直後は、初期化リセット信号Ｐがローレベルとなっ
て第３トランジスタ１３３がオンし、且つ、入力パッド
１１０にはハイレベルの信号が入力される（図２（Ａ）
参照）。したがって、第３トランジスタ１３３を介し
て、入力パッド１１０から電源ＶSSに電流が流れる。
【００６０】この実施の形態では、この電流を、抵抗素
子４０１を用いて抑制するので、半導体集積回路の消費
電流を低減させることができる。
子４０１を用いて抑制するので、半導体集積回路の消費
電流を低減させることができる。
【００６１】不使用入力パッドにボンディングを施す必
要がない点、および、初段入力ゲートの電位がＶCCに固
定されるように入力回路を構成することが可能である点
は、第１の実施の形態と同様である。
要がない点、および、初段入力ゲートの電位がＶCCに固
定されるように入力回路を構成することが可能である点
は、第１の実施の形態と同様である。
【００６２】
【発明の効果】以上詳細に説明したように、この発明に
係る半導体集積回路によれば、不使用入力パッドの電位
を外部からの供給電位で固定する必要がないので、ボン
ディングを施す必要がない。
係る半導体集積回路によれば、不使用入力パッドの電位
を外部からの供給電位で固定する必要がないので、ボン
ディングを施す必要がない。
【図１】第１の実施の形態に係る半導体集積回路の電子
回路図である。
回路図である。
【図２】（Ａ）、（Ｂ）ともに、図１に示した半導体集
積回路の動作を説明するためのタイミングチャートであ
る。
積回路の動作を説明するためのタイミングチャートであ
る。
【図３】第２の実施の形態に係る半導体集積回路の電子
回路図である。
回路図である。
【図４】第３の実施の形態に係る半導体集積回路の電子
回路図である。
回路図である。
１１０ 入力パッド
１２０ 初期化リセット信号用パッド
１３０ 判定部
１３１〜１３５，１４１〜１４４，３０１ トランジス
タ １３６，１３７，１４５ インバータ １４０ 切り換え部 ４０１ 抵抗素子
タ １３６，１３７，１４５ インバータ １４０ 切り換え部 ４０１ 抵抗素子
Claims (4)
- 【請求項１】 入力パッドと初段入力ゲートとの間に入
力回路が設けられ、この入力回路が、前記入力パッドの
電位によって、この入力パッドに対するボンディングの
有無を判定する判定部と、この判定部が「ボンディング
無し」と判断したときは前記初段入力ゲートに対して第
１レベルの電位を出力し、前記判定部が「ボンディング
有り」と判断したときは前記初段入力ゲートと前記入力
パッドとを接続する切り換え部とを備える半導体集積回
路であって、 前記判定部が、 制御電極が、電源投入直後は前記第１レベルの電位を入
力し且つ電源投入から所定時間を経過した後は第２レベ
ルの電位を入力する初期化リセット信号用パッドに接続
され、且つ、第１主電極が、前記第１レベルの電位を供
給する第１電源に接続された、第１導電型の第１トラン
ジスタと、 制御電極が、第２インバータを介して前記第１トランジ
スタの第２主電極に接続され、第１主電極が、前記第１
電源に接続され、且つ、第２主電極が、前記第１トラン
ジスタの前記第２主電極に接続された、第１導電型の第
２トランジスタと、 制御電極が、第１インバータを介して前記初期化リセッ
ト信号用パッドに接続され、第１主電極が、前記第２レ
ベルの電位を供給する第２電源に接続され、且つ、第２
主電極が、前記入力パッドに接続された、第２導電型の
第３トランジスタと、 制御電極が、前記入力パッドに接続され、第１主電極
が、前記第２電源に接続され、且つ、第２主電極が、前
記第１、第２トランジスタの前記第２主電極に接続され
た、第２導電型の第４トランジスタと、 制御電極が、前記第２インバータの出力端子に接続さ
れ、第１主電極が、前記第２電源に接続され、且つ、第
２主電極が、前記第１、第２トランジスタの前記第２主
電極に接続された、第２導電型の第５トランジスタと、 を備えることを特徴とする半導体集積回路。 - 【請求項２】 制御電極が第３のインバータに接続さ
れ、第１主電極が前記第２電源に接続され、且つ、第２
主電極が前記入力パッドに接続された、第２導電型の第
１０トランジスタを、さらに備えることを特徴とする請
求項１に記載の半導体集積回路。 - 【請求項３】 前記入力パッドと前記第３トランジスタ
の前記第２主電極との間に設けられた抵抗素子を、さら
に備えることを特徴とする請求項１に記載の半導体集積
回路。 - 【請求項４】 前記切り換え部が、 制御電極が、前記第２インバータの出力端子に接続さ
れ、第１主電極が、前記初段入力ゲートに接続され、且
つ、前記第２主電極が、前記入力パッドに接続された、
第２導電型の第６トランジスタと、 制御電極が、第３インバータを介して前記第２インバー
タの出力端子に接続され、第１主電極が、前記入力パッ
ドに接続され、且つ、第２主電極が、前記第６トランジ
スタの前記第２主電極に接続された、第１導電型の第７
トランジスタと、 制御電極が、前記第２インバータの出力端子に接続さ
れ、第１主電極が、前記初段入力ゲートに接続され、第
２主電極が、前記第２電源に接続された、第１導電型の
第８トランジスタと、 制御電極が、前記第３インバータの出力端子に接続さ
れ、第１主電極が、前記第２電源に接続され、且つ、第
２主電極が、前記第８トランジスタの前記第１主電極に
接続された、第２導電型の第９トランジスタと、 を備えることを特徴とする請求項１〜３のいずれかに記
載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28589899A JP3423904B2 (ja) | 1999-10-06 | 1999-10-06 | 半導体集積回路 |
| US09/576,997 US6380795B1 (en) | 1999-10-06 | 2000-05-24 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28589899A JP3423904B2 (ja) | 1999-10-06 | 1999-10-06 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001110992A JP2001110992A (ja) | 2001-04-20 |
| JP3423904B2 true JP3423904B2 (ja) | 2003-07-07 |
Family
ID=17697459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28589899A Expired - Fee Related JP3423904B2 (ja) | 1999-10-06 | 1999-10-06 | 半導体集積回路 |
Country Status (2)
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