JPH03123219A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03123219A JPH03123219A JP1261519A JP26151989A JPH03123219A JP H03123219 A JPH03123219 A JP H03123219A JP 1261519 A JP1261519 A JP 1261519A JP 26151989 A JP26151989 A JP 26151989A JP H03123219 A JPH03123219 A JP H03123219A
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- JP
- Japan
- Prior art keywords
- pull
- resistor
- type
- semiconductor integrated
- transistor
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にプルアップ抵抗又
はプルダウン抵抗付3ステート出力バッファに関する。
はプルダウン抵抗付3ステート出力バッファに関する。
従来、この種の半導体集積回路は、負荷トランジスタの
ゲート信号入力の入力電位を固定し、常に負荷トランジ
スタをオン状態にすることによって、そのオン抵抗を利
用し、プルアップ又はプルダウン機能を実現していた。
ゲート信号入力の入力電位を固定し、常に負荷トランジ
スタをオン状態にすることによって、そのオン抵抗を利
用し、プルアップ又はプルダウン機能を実現していた。
第4図は従来の半導体集積回路の一例の回路図である。
第4図に示すようにP型負荷トランジスタ11のゲート
信号入力をGNDレベルに接続し、常にP型負荷トラン
ジスタをオン状態にして抵抗を作っている。
信号入力をGNDレベルに接続し、常にP型負荷トラン
ジスタをオン状態にして抵抗を作っている。
上述した従来の半導体集積回路はN型トランジスタ7が
オン状態のとき、VDDからP型負荷トランジスタ11
及びN型トランジスタ7を介しGNDへ常に電流が流れ
てしまい、消費電流が増加してしまうという欠点がある
。
オン状態のとき、VDDからP型負荷トランジスタ11
及びN型トランジスタ7を介しGNDへ常に電流が流れ
てしまい、消費電流が増加してしまうという欠点がある
。
本発明の目的は、負荷トランジスタのオン・オフ状態を
制御し消費電流を抑えた半導体集積回路、特に電池駆動
用の半導体集積回路を提供することにある。
制御し消費電流を抑えた半導体集積回路、特に電池駆動
用の半導体集積回路を提供することにある。
本発明の半導体集積回路は、プルアップ抵抗又はプルダ
ウン抵抗付の3ステート出力バッファを備える半導体集
積回路において、前記プルアップ抵抗又はプルダウン抵
抗を構成する負荷トランジスタのゲート信号入力端子を
前記3ステート出力バッファの出力制御信号端子又は他
の制御回路の出力信号端子と接続することを有す゛る。
ウン抵抗付の3ステート出力バッファを備える半導体集
積回路において、前記プルアップ抵抗又はプルダウン抵
抗を構成する負荷トランジスタのゲート信号入力端子を
前記3ステート出力バッファの出力制御信号端子又は他
の制御回路の出力信号端子と接続することを有す゛る。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例の回路図である。
第1図に示すように、3ステートバッファを構成するI
NVERTER素子3.NAND素子4、NOR素子5
.P型MO3)ランジスタロ。
NVERTER素子3.NAND素子4、NOR素子5
.P型MO3)ランジスタロ。
N型MO3)ランジスタフとプルアップ抵抗を構成する
P型負荷トランジスタ11を備える。
P型負荷トランジスタ11を備える。
第1図においてP型負荷トランジスタ11のゲート信号
入力は出力制御信号1により与えており、P型MO3)
ランジスタロとN型トランジスタ7がオフ状態のときだ
けP型負荷トランジスタ11がオン状態になり、オン抵
抗でプルアップ機能が働く。
入力は出力制御信号1により与えており、P型MO3)
ランジスタロとN型トランジスタ7がオフ状態のときだ
けP型負荷トランジスタ11がオン状態になり、オン抵
抗でプルアップ機能が働く。
第2図は本発明の第2の実施例の回路図である。
第2図に示すように、3ステートバッファを構成するI
NVERTER素子3.NAND素子4、NOR素子5
.P型MO3)ランジスタロ。
NVERTER素子3.NAND素子4、NOR素子5
.P型MO3)ランジスタロ。
N型MO8)ランジスタフとプルダウン抵抗を構成する
N型負荷トランジスタ12を備える。
N型負荷トランジスタ12を備える。
第2図においてN型トランジスタ12のゲート信号入力
はINVERTER素子3より与えており、P型MOS
トランジスタ6とN型MOSトランジスタ7がオフのと
きだけN型負荷トランジスタ12がオン状態になり、オ
ン抵抗でプルダウン機能が働く。
はINVERTER素子3より与えており、P型MOS
トランジスタ6とN型MOSトランジスタ7がオフのと
きだけN型負荷トランジスタ12がオン状態になり、オ
ン抵抗でプルダウン機能が働く。
第3図は本発明の第3の実施例の回路図である。
第3図に示すように、3ステートバッファを構成するI
NVERTER素子3.NAND素子4、NOR素子5
.P型MO3)ランジスタロ。
NVERTER素子3.NAND素子4、NOR素子5
.P型MO3)ランジスタロ。
N型MOSトランジスタ7とプルアップ抵抗を構成する
P型負荷トランジスタ11を備える。
P型負荷トランジスタ11を備える。
第3図においてP型負荷トランジスタ11のゲート信号
入力は制御回路13により与えており、任意にP型負荷
トランジスタをオンまたはオフ状態にする事ができる。
入力は制御回路13により与えており、任意にP型負荷
トランジスタをオンまたはオフ状態にする事ができる。
制御回路13は、半導体集積回路内の任意の条件又は他
の半導体集積回路の任意の条件、又は両者の論理条件に
よって構成することにより、より適切なプルアップ条件
を設定できる。
の半導体集積回路の任意の条件、又は両者の論理条件に
よって構成することにより、より適切なプルアップ条件
を設定できる。
以上説明したように本発明は負荷トランジスタのゲート
信号入力端子を制御することにより、消費電流を抑える
ことができ、特に電池駆動用半導体集積回路に向いてい
るという効果がある。
信号入力端子を制御することにより、消費電流を抑える
ことができ、特に電池駆動用半導体集積回路に向いてい
るという効果がある。
1・・・・・・出力制御信号入力端子、2・・・・・・
データ信号入力端子、3・・・・・・INVERTER
素子、4・・・・・・NAND素子、5・・・・・・N
OR素子、6・・・・・・P型MO3)ランジスタ、7
・旧・・N型MO3)ランジスタ、8・・・・・・VD
D端子、9・・・・・・GND端子、10・・・・・・
出力端子、11・・・・・・P型負荷トランジスタ、1
2・・・・・・N型負荷トランジスタ、13・・・・・
・制御回路。
データ信号入力端子、3・・・・・・INVERTER
素子、4・・・・・・NAND素子、5・・・・・・N
OR素子、6・・・・・・P型MO3)ランジスタ、7
・旧・・N型MO3)ランジスタ、8・・・・・・VD
D端子、9・・・・・・GND端子、10・・・・・・
出力端子、11・・・・・・P型負荷トランジスタ、1
2・・・・・・N型負荷トランジスタ、13・・・・・
・制御回路。
Claims (1)
- プルアップ抵抗又はプルダウン抵抗付の3ステート出力
バッファを備える半導体集積回路において、前記プルア
ップ抵抗又はプルダウン抵抗を構成する負荷トランジス
タのゲート信号入力端子に前記3ステート出力バッファ
の出力制御信号端子又は他の制御回路の出力信号端子と
接続することを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1261519A JPH03123219A (ja) | 1989-10-06 | 1989-10-06 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1261519A JPH03123219A (ja) | 1989-10-06 | 1989-10-06 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03123219A true JPH03123219A (ja) | 1991-05-27 |
Family
ID=17363031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1261519A Pending JPH03123219A (ja) | 1989-10-06 | 1989-10-06 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03123219A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04229719A (ja) * | 1990-11-06 | 1992-08-19 | Mitsubishi Electric Corp | プルアップ抵抗コントロール入力回路及び出力回路 |
JP2009141396A (ja) * | 2007-12-03 | 2009-06-25 | Fujitsu Microelectronics Ltd | ハザード対策回路、出力回路および半導体装置 |
CN113411080A (zh) * | 2021-08-19 | 2021-09-17 | 深圳市微源半导体股份有限公司 | 数字控制信号生成电路及电子设备 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH025613A (ja) * | 1988-06-23 | 1990-01-10 | Nec Corp | スリーステート出力回路 |
-
1989
- 1989-10-06 JP JP1261519A patent/JPH03123219A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH025613A (ja) * | 1988-06-23 | 1990-01-10 | Nec Corp | スリーステート出力回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04229719A (ja) * | 1990-11-06 | 1992-08-19 | Mitsubishi Electric Corp | プルアップ抵抗コントロール入力回路及び出力回路 |
JP2009141396A (ja) * | 2007-12-03 | 2009-06-25 | Fujitsu Microelectronics Ltd | ハザード対策回路、出力回路および半導体装置 |
CN113411080A (zh) * | 2021-08-19 | 2021-09-17 | 深圳市微源半导体股份有限公司 | 数字控制信号生成电路及电子设备 |
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