JPH07221629A - Ｃｍｏｓ回路、及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、クロストークノイズの低
減、及び電源ノイズの低減を図ったＣＭＯＳ回路を提供
することにある。 【構成】 ＭＯＳトランジスタＰ１，Ｎ１のオフ状態か
らオン状態への切換えに要する時間を、オン状態からオ
フ状態への切換え時間よりも長くするための帰還制御回
路１１Ａ，１１Ｂを設け、互いに直列接続されたＭＯＳ
トランジスタＰ１，Ｎ１が同時にオン状態となるのを回
避し、貫通電流を阻止することによって、電源ノイズの
低減を達成する。また、出力信号の立上り時間（ｔ
ｒ），立下がり時間（ｔｆ）を増加させることによっ
て、クロストークノイズの低減を達成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、導電型が互いに異なる
ＭＯＳトランジスタを相補的に用いたＣＭＯＳ回路に関
し、ＥＣＬ（エミッタ結合論理）回路などのように比較
的小さい振幅の信号を取扱う回路とＣＭＯＳ回路とが混
在するＬＳＩに適用して有効な技術に関する。

【０００２】

【従来の技術】ＣＭＯＳ回路は、ｐチャンネル型ＭＯＳ
トランジスタとｎチャンネル型ＭＯＳトランジスタとを
相補的に用いた回路で、Ｎ型シリコンを用いたＰウェル
ＣＭＯＳと、Ｐ型シリコンを用いたＮウェルＣＭＯＳと
がある。そのようなＣＭＯＳ回路は、ｐチャンネル型Ｍ
ＯＳトランジスタやｎチャンネル型ＭＯＳトランジスタ
に比べて製造方法が複雑であるが、消費電力が少ないこ
とが利点とされる。

【０００３】尚、ＣＭＯＳ技術について記載された文献
の例としては、昭和６０年１２月２５日に株式会社オー
ム社から発行された「マイクロコンピュータハンドブッ
ク（第９５頁）」がある。

【０００４】

【発明が解決しようとする課題】ＣＭＯＳ回路は、論理
振幅が３．３〜５．０Ｖ以上と大きい点や、出力の変化
時に貫通電流が有ることから、比較的ノイズを発生し易
い。ＣＭＯＳゲートが発生するノイズとしては、貫通電
流によって電源電圧が揺れる電源ノイズと、出力信号線
の電圧変化が隣接する他の信号線に伝わるクロストーク
ノイズとが挙げられる。特にＥＣＬ回路などのように小
振幅（０．５〜１．０Ｖ）を扱う回路とＣＯＳ回路とが
混在する場合には、ＣＭＯＳ回路からのノイズがＥＣＬ
回路に悪影響を与え易く、その有効な解決策が必要にな
る。

【０００５】電源ノイズを削減するには貫通電流を削減
することが有効であり、クロストークノイズを削減する
には出力振幅の低減や出力信号の立上り時間（「ｔｒ」
で示される），立下がり時間（「ｔｆ」で示される）を
増加させることが有効である。本発明者の検討によれ
ば、ミラー積分回路の基本構造を利用することにより、
ＣＭＯＳゲートの出力信号の立上り時間，立下がり時間
を制御することが可能であるが、切換え時間の増大に伴
い、貫通電流の増加や、貫通電流による出力駆動能力の
減少などが起こることが見いだされた。

【０００６】本発明の目的は、クロストークノイズの低
減、及び電源ノイズの低減を図ったＣＭＯＳ回路を提供
することにある。

【０００７】本発明の別の目的は、小振幅回路と混在し
て使用するのに適したＣＭＯＳ回路を適用することにあ
る。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、ＭＯＳトランジスタのオフ状態
からオン状態への切換えに要する時間を、オン状態から
オフ状態への切換え時間よりも長くするための帰還制御
回路を設けてＣＭＯＳ回路を構成する。このとき、上記
帰還制御回路は、ＭＯＳトランジスタのオフ状態からオ
ン状態への切換え時における帰還回路の時定数を決定す
るための第１素子と、ＭＯＳトランジスタのオン状態か
らオフ状態への切換え時における時定数を、上記第１素
子で決定される値よりも小さくするための第２素子とを
含んで構成することができる。また、上記ＣＭＯＳ回路
をＥＣＬ回路とともに、一つの半導体基板に形成するこ
とができる。

【００１１】

【作用】上記した手段によれば、上記帰還制御回路は、
上記出力段を形成するＭＯＳトランジスタのオフ状態か
らオン状態への切換えに要する時間を、オン状態からオ
フ状態への切換え時間よりも長くする。このことが、互
いに直列接続されたＭＯＳトランジスタが同時にオン状
態となるのを回避し、貫通電流を阻止することによっ
て、電源ノイズの低減を達成する。また、出力信号の立
上り時間（ｔｒ），立下がり時間（ｔｆ）を増加させる
ことによって、クロストークノイズの低減を達成する。

【００１２】

【実施例】図１０には本発明の一実施例である演算用Ｌ
ＳＩが示される。

【００１３】図１０に示される演算用ＬＳＩ１００は、
ＥＣＬ回路とＣＭＯＳ回路とが混在するＬＳＩとされ、
特に制限されないが、公知の半導体集積回路製造技術に
より、単結晶シリコン基板などの一つの半導体基板に形
成される。

【００１４】論理回路１１３，１１４は、複数のノア
（ＮＯＲ）回路やオア（ＯＲ）回路などが結合されるこ
とによって、入力信号についての所定の論理演算を行う
ように構成されている。

【００１５】上記論理回路１１３と外部入力端子１１
５，１１６との間には、フリップフロップ（ＦＦ）１０
３，１０４が設けられ、また、論理回路１１３とそれの
後段の論理回路１１４との間にはフリップフロップ１０
５，１０６，１０７，１０８が設けられ、さらに論理回
路１１４と外部出力端子との間にはフリップフロップ１
０９，１１０，１１１が設けられている。この複数のフ
リップフロップ１０３〜１１１は、本実施例ＬＳＩ１０
０の通常動作時においては、それに入力される信号の出
力タイミングを揃えるために使用されるが、ＬＳＩの動
作診断モードにおいては、診断用信号のスキャンイン・
スキャンアウトを実現する。そのようなスキャンイン・
スキャンアウトにる動作診断の制御は診断制御回路１１
２によって行われる。つまり、診断用信号として所定の
パターンデータが外部端子１１７を介して入力され、そ
れが、診断制御回路１１２を介して各フリップフロップ
に伝達されるようになっている。また、各フリップフロ
ップ１０３〜１１１からのスキャンアウトデータは診断
制御回路１１２から、外部端子１１８を介して、外部出
力されるようになっており、図示されない診断装置によ
るデータ観測を可能とする。上記診断制御回路１１２は
ＣＭＯＳ回路によって形成されが、上記フリップフロッ
プ１０３〜１１１、及び論理回路１１３，１１４はＥＣ
Ｌによって形成される。尚、図１０において、太線によ
って示される信号伝達経路は、ＥＣＬレベル（０．５〜
１．０Ｖ振幅）の信号を伝達するための信号伝達経路と
され、それ以外の信号伝達経路はＣＭＯＳレベル（３．
３〜５．０Ｖ振幅）の信号の伝達経路とされる。

【００１６】図１１には上記診断制御用回路１１２とフ
リップフロップ１１１との構成例が代表的に示される。

【００１７】外部端子１１７（図１０参照）を介して診
断制御回路１１２へ入力される信号には、アドレス信号
Ａ０，Ａ１、セット信号Ｓ，リセット信号Ｒが挙げら
れ、また、この診断制御回路１１２から外部端子１１８
を介して外部出力される信号には、スキャンアウトデー
タＳＯが挙げられる。インバータ１３６，１３７及びそ
れの後段に配置された２入力ナンド（ＮＡＮＤ）回路１
３８，１３９，１４０や、インバータ１３０，１３１，
１３２，１３３の結合回路によってデコーダＤＥＣが形
成され、このデコーダＤＥＣにより、入力アドレスＡ
０，Ａ１がデコードされるようになっている。このデコ
ーダＤＥＣのデコード出力は、図１０に示される複数の
フリップフロップの選択信号として、各フリップフロッ
プに入力される。また、セット信号Ｓを反転するための
インバータ１３４が設けられ、さらに、リセット信号Ｒ
を反転するためのインバータ１３５が設けられている。
このインバータ１３４，１３５の出力信号は、図１に示
される複数のフリップフロップ１０３〜１１１へ伝達さ
れるようになっている。オア回路１４１が設けられ、上
記複数のフリップフロップ１０３〜１１１からの出力信
号の論理和が、図１０に示される外部出力端子１１８を
介して外部へ出力されるようになっている。

【００１８】上記フリップフロップ１０３〜１１１は、
そのうちの一つが図１１に代表的に示されるように、Ｅ
ＣＬによって形成されたＥＣＬフリップフロップ１５１
と、それに結合されたセレクタ１５２とを含む。上記Ｅ
ＣＬフリップフロップ１５１はデータ端子Ｄ、クロック
入力端子ＣＫ、出力端子Ｑとを有する。例えばフリップ
フロップ１１１では、上記データ端子Ｄは、図１に示さ
れる論理回路１１４の出力端子に結合され、出力端子Ｑ
は、図１に示される外部端子１２１に結合される。ま
た、上記診断制御回路１１２から伝達された選択信号Ｓ
ＥＬに応じて、セット信号Ｓ、リセット信号Ｒの取込み
制御や、スキャンアウトデータＳＯの出力制御を行う。
例えば、選択信号ＳＥＬによってフリップフロップ１５
１が選択された場合には、当該フリップフロップ１５１
の内部のセレクタ１５２の選択動作により、セット信号
Ｓ、リセット信号Ｒの当該フリップフロップ１５１内部
への取込み、及び上記診断制御回路１１２に対するスキ
ャンアウトデータ出力が可能とされる。

【００１９】このようにＥＣＬとＣＭＯＳ回路が混在す
るＬＳＩでは、ＣＭＯＳ回路によって発生されるノイズ
（電源ノイズやクロストークノイズ）がＥＣＬ回路に悪
影響を与え易い。そこで、本実施例では、特に制限され
ないが、診断制御回路１１２とセレクタ１５２間を結ぶ
インバータ１３３〜１３５のように、特に長い配線を駆
動するためのゲートとして、後述するように安定化され
たＣＭＯＳ回路を適用することによって、電源ノイズや
クロストークノイズを抑えている。

【００２０】図１には、診断制御回路１１２内のインバ
ータ１３０〜１３５のうちの一つが代表的に示される。

【００２１】図１には上記診断制御回路１１２に適用さ
れるインバータ１３６，１３７，１３０〜１３５の構成
例が示される。

【００２２】図１に示されるように、高電位側電源Ｖｄ
ｄに結合されたｐチャンネル型ＭＯＳトランジスタＰ１
と、低電位側電源Ｖｓｓに結合されたｎチャンネル型Ｍ
ＯＳトランジスタＮ１とが、互いに直列接続されること
によって、基本的なインバータが形成され、さらに、上
記ＭＯＳトランジスタＰ１，Ｎ１の動作を制御するため
の帰還制御回路１１Ａ，１１Ｂが結合されている。この
帰還制御回路１１Ａ，１１Ｂは、クロストークノイズの
低減、及び電源ノイズの低減を図るため、上記ＭＯＳト
ランジスタＰ１，Ｎ１のオフ状態からオン状態への切換
えに要する時間を、オン状態からオフ状態への切換え時
間よりも長くするように機能する。

【００２３】ｐチャンネル型ＭＯＳトランジスタＰ１に
結合された帰還制御回路１１Ａは、次のように構成され
る。

【００２４】入力端子ＩＮに結合された抵抗Ｒ１と、出
力端子ＯＵＴに結合されたキャパシタＣ１とがそれぞれ
互いに直列接続され、上記抵抗Ｒ１にｐチャンネル型Ｍ
ＯＳトランジスタＰ２が並列接続される。上記ｐチャン
ネル型ＭＯＳトランジスタＰ２のゲート電極はｐチャン
ネル型ＭＯＳトランジスタＰ１のゲート電極や抵抗Ｒ
１、及びキャパシタＣ１に結合される。

【００２５】また、ｎチャンネル型ＭＯＳトランジスタ
Ｎ１に結合された帰還制御回路１１Ｂは、次のように構
成される。

【００２６】入力端子ＩＮに結合された抵抗Ｒ２と、出
力端子ＯＵＴに結合されたキャパシタＣ２とがそれぞれ
互いに直列接続され、上記抵抗Ｒ２にｎチャンネル型Ｍ
ＯＳトランジスタＮ２が並列接続される。上記ｎチャン
ネル型ＭＯＳトランジスタＮ２のゲート電極はｎチャン
ネル型ＭＯＳトランジスタＮ１のゲート電極や抵抗Ｒ
２、及びキャパシタＣ２に結合される。

【００２７】本回路はインバータであるため、入力端子
ＩＮがハイレベルの場合、出力端子ＯＵＴはローレベル
とされ、それとは逆に入力端子ＩＮがローレベルの場
合、出力端子ＯＵＴはハイレベルとされる。つまり、入
力端子ＩＮがハイレベルの状態では、ｐチャンネル型Ｍ
ＯＳトランジスタＰ１，ｎチャンネル型ＭＯＳトランジ
スタＮ１のゲート電圧は、ほぼ高電位側電源Ｖｄｄレベ
ルであり、ｎチャンネル型ＭＯＳトランジスタＮ１はオ
ン状態、ｐチャンネル型ＭＯＳトランジスタＰ１はオフ
状態となっているため、出力端子ＯＵＴがローレベルと
なる。それに対して、入力端子ＩＮをローレベルの場
合、ｐチャンネル型ＭＯＳトランジスタＰ１がオンさ
れ、ｎチャンネル型ＭＯＳトランジスタＮ１がオフされ
ることにより、出力端子ＯＵＴはハイレベルとなる。そ
のような出力論理切換えにおいて、上記帰還制御回路１
１Ａ，１１Ｂは、以下のように動作する。

【００２８】ここで、入力端子ＩＮがハイレベルからロ
ーレベルに切換えられる場合を考えてみる。

【００２９】入力端子ＩＮがハイレベルの場合、ｐチャ
ンネル型ＭＯＳトランジスタＰ１，Ｐ２はオフ状態、ｎ
チャンネル型ＭＯＳトランジスタＮ１，Ｎ２はオン状態
とされる。ｐチャンネル型ＭＯＳトランジスタＰ１がオ
フ状態の場合、ｎチャンネル型ＭＯＳトランジスタＮ１
はオン状態で、出力端子ＯＵＴはローレベルとなってい
る。ｐチャンネル型ＭＯＳトランジスタＰ１，Ｐ２のゲ
ート電極はハイレベルとなっている。この状態で、入力
端子ＩＮがローレベルにされると、キャパシタＣ１の電
荷が抵抗Ｒ１を介して入力端子ＩＮ側に放電されるた
め、キャパシタＣ１，抵抗Ｒ１による時定数のため、ｐ
チャンネル型ＭＯＳトランジスタＰ１，Ｐ２のゲート電
極の電位レベルの低下は、比較的緩やかとなる。そのた
め、ｐチャンネル型ＭＯＳトランジスタＰ１のオフ状態
からオン状態への切換え時間は比較的長くなる。それに
対して、ｎチャンネル型ＭＯＳトランジスタＮ１のゲー
ト電圧がＶｓｓ＋Ｖｔｎ（Ｖｔｎはｎチャンネル型ＭＯ
Ｓトランジスタのスレッショルド電圧）より高い間は、
ｎチャンネル型ＭＯＳトランジスタＮ２がオン状態とさ
れ、キャパシタＣ２の電荷は、ｎチャンネル型ＭＯＳト
ランジスタＮ２がオフとなるまで（ｎチャンネル型ＭＯ
ＳトランジスタＮ１のゲート電圧がＶｓｓ＋Ｖｔｎとな
るまで）ｎチャンネル型ＭＯＳトランジスタＮ２を介し
て低電位側電源Ｖｓｓ側に急速に放電される。この場合
の帰還回路の時定数は、抵抗Ｒ２、キャパシタＣ２によ
る時定数よりも小さく、ｎチャンネル型ＭＯＳトランジ
スタＮ１，Ｎ２は急速にオフされる。

【００３０】つまり、キャパシタＣ１，抵抗Ｒ１の時定
数により、ｐチャンネル型ＭＯＳトランジスタＰ１が比
較的緩やかにオフ状態からオン状態へ切換えられるのに
対して、ｎチャンネル型ＭＯＳトランジスタＮ１は、ｎ
チャンネル型ＭＯＳトランジスタＮ２の急速放電作用に
より、速やかにオン状態からオフ状態に切換えられる。

【００３１】次に、入力端子ＩＮがローレベルからハイ
レベルに切換えられる場合を考えてみる。

【００３２】入力端子ＩＮがローレベルからハイレベル
になる場合、抵抗Ｒ２を介してキャパシタＣ２に充電さ
れる。このとき、キャパシタＣ２，抵抗Ｒ２の時定数に
より、ｎチャンネル型ＭＯＳトランジスタＮ１，Ｎ２の
ゲート電極の電位が比較的緩やかに上昇される。そのた
め、ｎチャンネル型ＭＯＳトランジスタＮ１，Ｎ２がオ
フ状態からオン状態への切換え時間は比較的長くなる。
このとき、ｐチャンネル型ＭＯＳトランジスタｐ２のゲ
ート電圧がローレベルとされるので、入力端子ＩＮがロ
ーレベルからハイレベルに切換えられた直後に、オン状
態のｐチャンネル型ＭＯＳトランジスタＰ２を介してキ
ャパシタＣ１に充電され、それによりｐチャンネル型Ｍ
ＯＳトランジスタＰ１，Ｐ２のゲート電極の電位が速や
かにハイレベルとされるため、このｐチャンネル型ＭＯ
ＳトランジスタＰ１，Ｐ２が速やかにオフされる。この
場合の帰還回路の時定数は、ＭＯＳトランジスタのオン
抵抗によって決定されるから、抵抗Ｒ２によって決定さ
れる場合よりも小さい。

【００３３】つまり、キャパシタＣ２，抵抗Ｒ２の時定
数により、ｎチャンネル型ＭＯＳトランジスタＮ１が比
較的緩やかにオフ状態からオン状態へ切換えられるのに
対して、ｐチャンネル型ＭＯＳトランジスタＰ１は、ｐ
チャンネル型ＭＯＳトランジスタＰ２の作用により、速
やかにオン状態からオフ状態に切換えられる。

【００３４】このように、ｐチャンネル型ＭＯＳトラン
ジスタＰ１，ｎチャンネル型ＭＯＳトランジスタＮ１に
それぞれ結合された帰還制御回路１１Ａ，１１Ｂは、Ｍ
ＯＳトランジスタのオフ状態からオン状態への切換えに
要する時間を、オン状態からオフ状態への切換え時間よ
りも長くするように作用するので、ｐチャンネル型ＭＯ
ＳトランジスタＰ１，ｎチャンネル型ＭＯＳトランジス
タＮ１の同時オン状態や、ｐチャンネル型ＭＯＳトラン
ジスタＰ１，ｎチャンネル型ＭＯＳトランジスタＮ１が
それぞれ急激にオンするような状態が阻止される。これ
により、出力信号波形の立上り時間（ｔｒ）、立下がり
時間（ｔｆ）を増加させることができ、しかも、ｐチャ
ンネル型ＭＯＳトランジスタＰ１，ｎチャンネル型ＭＯ
ＳトランジスタＮ１の貫通電流を阻止することができ
る。

【００３５】また、従来回路に従えば、ｐチャンネル型
ＭＯＳトランジスタＰ１，ｎチャンネル型ＭＯＳトラン
ジスタＮ１を共にオンしてしまうような場合、例えばｐ
チャンネル型ＭＯＳトランジスタＰ１のオン電流が３ｍ
Ａでｎチャンネル型ＭＯＳトランジスタＮ１のオン電流
が２ｍＡとすると、本来ｐチャンネル型ＭＯＳトランジ
スタＰ１だけなら３ｍＡの出力電流を供給できるところ
を、１ｍＡ（３−２＝１）の電流しか出力できないこと
になる。それに対して、本実施例回路では、ＭＯＳトラ
ンジスタのオフ状態からオン状態への切換えに要する時
間が、オン状態からオフ状態への切換え時間よりも長く
なるように制御されることにより、ｐチャンネル型ＭＯ
ＳトランジスタＰ１，ｎチャンネル型ＭＯＳトランジス
タＮ１が共にオンする状態が無いため、同じ出力電流を
得るために必要なＭＯＳトランジスタのサイズを小さく
することができる。このことは、半導体チップサイズの
縮小を図る上で有効とされる。

【００３６】上記実施例によれば、以下の作用効果を得
ることができる。

【００３７】（１）出力端子ＯＵＴからの出力信号がロ
ーレベルからハイレベルに切換えられる場合、従来技術
に従えば、ｐチャンネル型ＭＯＳトランジスタは、「オ
フ状態」、「浅いオン状態」、「深いオン状態」の順に
状態が変り、また、ｎチャンネル型ＭＯＳトランジスタ
は、「強いオン状態」、「浅いオン状態」、「深いオフ
状態」の順に状態が変るから、ｐチャンネル型ＭＯＳト
ランジスタとｎチャンネル型ＭＯＳトランジスタとの間
で「浅いオン状態」の期間が一致してしまい、両ＭＯＳ
トランジスタに貫通電流が流れる。出力端子ＯＵＴから
の出力信号がハイレベルからローレベルに切換えられる
場合においても上記の場合と同様に、「浅いオン状態」
の期間が存在し、それが両トランジスタ間で一致してし
まうため、同様に貫通電流が流れてしまう。それに対し
て、上記実施例では、ＭＯＳトランジスタのオン状態か
らオフ状態への切換を速く行い、それとは逆にオフ状態
からオン状態への切換えを遅くすることにより、両トラ
ンジスタが、同時に「浅いオン状態」となることを阻止
するようにしているため、ローレベル出力からハイレベ
ル出力への切換え時、及びハイレベル出力からローレベ
ル出力への切換え時のいずれにおいても、両ＭＯＳトラ
ンジスタＰ１，Ｐ２の貫通電流が抑えられる帰還制御回
路１１Ａ，１１Ｂにより、出力段のＭＯＳトランジスタ
Ｐ１，又はＮ１のオフ状態からオン状態への切換えに要
する時間が、オン状態からオフ状態への切換え時間より
も長くなるように制御されるので、ｐチャンネル型ＭＯ
ＳトランジスタＰ１，ｎチャンネル型ＭＯＳトランジス
タＮ１が共にオンするような状態や、ｐチャンネル型Ｍ
ＯＳトランジスタＰ１，ｎチャンネル型ＭＯＳトランジ
スタＮ１がそれぞれ急激にオンするような状態が阻止さ
れ、ｐチャンネル型ＭＯＳトランジスタＰ１，ｎチャン
ネル型ＭＯＳトランジスタＮ１の貫通電流が阻止され、
電源ノイズが低減される。また、このような制御によれ
ば、ＣＭＯＳインバータの出力振幅の低減や出力信号の
立上り時間（ｔｒ），立下がり時間（ｔｆ）を増加させ
ることができるので、クロストークノイズを低減するこ
とができる。上記のようにクロストークノイズや電源ノ
イズが低減されるので、上記実施例インバータは、信号
振幅の小さいＥＣＬ回路と混在するのに好適なものとさ
れる。

【００３８】（２）図１０、図１１に示されるＬＳＩで
は信号振幅が小さいＥＣＬ回路とともにＣＭＯＳ回路が
採用されており、ＣＭＯＳ回路からのノイズがＥＣＬ回
路に影響し易いが、上記のように、ＣＭＯＳ回路のノイ
ズ発生が抑えられるので、ＥＣＬ回路へのノイズの影響
が低減される。 （３）また、上記のように、ＭＯＳトランジスタのオフ
状態からオン状態への切換えに要する時間が、オン状態
からオフ状態への切換え時間よりも長くなるように制御
されることにより、ｐチャンネル型ＭＯＳトランジスタ
Ｐ１，ｎチャンネル型ＭＯＳトランジスタＮ１が共にオ
ンする状態が無いため、同じ出力電流を得るために必要
なＭＯＳトランジスタのサイズを小さくすることができ
る。そのため、図１１に示される診断制御回路１１２の
チップ占有面積の低減を図ることができ、そのような診
断制御回路１１２を含む演算用ＬＳＩ半導体チップサイ
ズの縮小を図る上で有利とされる。 （４）さらに、ＭＯＳトランジスタのオフ状態からオン
状態への切換え時における帰還回路の時定数を決定する
ための第１素子としての抵抗Ｒ１，Ｒ２と、ＭＯＳトラ
ンジスタのオン状態からオフ状態への切換え時における
時定数を、上記第１素子で決定される値よりも小さくす
るための第２素子としてのｐチャンネル型ＭＯＳトラン
ジスタＰ１，ｎチャンネル型ＭＯＳトランジスタＮ１と
を設けることにより、上記機能を有する帰還制御回路１
１Ａ，１１Ｂを容易に実現することができる。 （５）出力電圧変化がほぼ一定になるように、出力電圧
を、キャパシタＣ１，Ｃ２を通してＭＯＳトランジスタ
Ｎ１，Ｐ１のゲートに帰還しているので、負荷インピー
ダンスやＭＯＳ特性が変動しても、立上り時間ｔｒ，立
下り時間ｔｆをＲ１×Ｃ１，Ｒ２×Ｃ２のほぼ一定値の
ままで安定化できる。これにより、クロストークノイズ
対策のための立上り時間ｔｒ，立下り時間ｔｆの増加に
よる回路速度劣化を必要最低限に抑えることができる。 （６）キャパシタＣ１，Ｃ２が分離されているため、立
上り時間ｔｒ，立下り時間ｔｆを決定する容量の主たる
立上り，立下がり動作期間において印加電圧の符号が一
定である。そのため、キャパシタＣ１，Ｃ２には、有極
性のＭＯＳ容量等を利用しやすい。つまり、キャパシタ
Ｃ１は、立上り動作速度を決定し、クロストークノイズ
や次段ゲートへのディレイに大きく影響するのは立上り
動作の比較的初期であるので、ＭＯＳトランジスタＮ１
のゲート側を正極，ＯＵＴ側を負極にするとよい。キャ
パシタＣ２は、立下がり動作速度を決定し、立下がり動
作の比較的初期の特性が重要となるので、ＯＵＴ側を正
極，ＭＯＳトランジスタＰ１のゲート側を負極にすると
よい。

【００３９】次に、他の実施例について説明する。

【００４０】図２には上記診断制御回路１１２に適用さ
れるインバータ１３６，１３７，１３０〜１３５の他の
構成例が示される。

【００４１】図２に示されるインバータは、図１に示さ
れるｐチャンネル型ＭＯＳトランジスタＰ２，ｎチャン
ネル型ＭＯＳトランジスタＮ２に代えて、ダイオードＤ
１，Ｄ２を適用した点が、上記実施例と異なる。このよ
うにダイオードＤ１，Ｄ２を適用した場合においても、
帰還制御回路２１Ａ，２１Ａにより、出力段のＭＯＳト
ランジスタＰ１，又はＮ１のオフ状態からオン状態への
切換えに要する時間が、オン状態からオフ状態への切換
え時間よりも長くなるように制御されることによって、
ｐチャンネル型ＭＯＳトランジスタＰ１，ｎチャンネル
型ＭＯＳトランジスタＮ１が共にオンするような状態
や、ｐチャンネル型ＭＯＳトランジスタＰ１，ｎチャン
ネル型ＭＯＳトランジスタＮ１がそれぞれ急激にオンす
るような状態が阻止され、ｐチャンネル型ＭＯＳトラン
ジスタＰ１，ｎチャンネル型ＭＯＳトランジスタＮ１の
貫通電流が阻止されるので、上記実施例の場合と同様の
作用効果を得ることができる。

【００４２】図３〜図６には、ＣＭＯＳバッファとして
の構成例が示される。このＣＭＯＳバッファは、図１１
に示される診断制御回路１１２等において、入力信号を
取込むための回路として、あるいは各種制御信号又はア
ドレス信号の入力初段回路として、又は出力バッファな
どとして、配置することができる。

【００４３】図３に示されるＣＭＯＳバッファ回路で
は、入力端子ＩＮが、ｐチャンネル型ＭＯＳトランジス
タＰ３のゲート電極、及びｎチャンネル型ＭＯＳトラン
ジスタＮ３のゲート電極に接続され、ｐチャンネル型Ｍ
ＯＳトランジスタＰ３の後段にｐチャンネル型ＭＯＳト
ランジスタＰ１が配置され、ｎチャンネル型ＭＯＳトラ
ンジスタＮ３の後段にｎチャンネル型ＭＯＳトランジス
タＮ１が配置されることにより、入力端子ＩＮの論理レ
ベルと出力端子ＯＵＴの論理レベルとが等しくされる。

【００４４】入力端子ＩＮがハイレベルからローレベル
に切換えられる場合には、ｐチャンネル型ＭＯＳトラン
ジスタＰ３がオンされることによって、キャパシタＣ１
への充電が急速に行われるため、ｐチャンネル型ＭＯＳ
トランジスタＰ１のゲート電極は速やかにハイレベルに
なる。このため、ｐチャンネル型ＭＯＳトランジスタＰ
１は速やかにオフ状態とされる。それに対して、キャパ
シタＣ２へは抵抗Ｒを介して充電されるため、このキャ
パシタＣ２と抵抗Ｒとの時定数により、ｎチャンネル型
ＭＯＳトランジスタＮ１のゲート電極の電位上昇は比較
的緩やかとされる。そのため、ｎチャンネル型ＭＯＳト
ランジスタＮ１のオフ状態からオン状態への切換え時間
は、上記ｐチャンネル型ＭＯＳトランジスタＰ１のオン
状態からオフ状態への切換え時間に比べて長くなる。

【００４５】また、入力端子ＩＮがローレベルからハイ
レベルに切換えられる場合には、ｎチャンネル型ＭＯＳ
トランジスタＮ３がオンされることによって、キャパシ
タＣ２の電荷がｎチャンネル型ＭＯＳトランジスタＮ３
を介して低電位側電源Ｖｓｓ側に速やかに放出されるた
め、ｎチャンネル型ＭＯＳトランジスタＮ１のオン状態
からオフ状態への切換が速やかに行われる。それに対し
て、キャパシタＣ１の電荷放出が抵抗Ｒを介して行われ
るため、ｐチャンネル型ＭＯＳトランジスタＰ１のゲー
ト電極の電位レベル低下が比較的緩やかになる。そのた
め、ｐチャンネル型ＭＯＳトランジスタＰ１のオフ状態
からオン状態への切換え時間は、上記ｎチャンネル型Ｍ
ＯＳトランジスタＮ１のオン状態からオフ状態への切換
え時間に比べて長くなる。

【００４６】このように、ＭＯＳトランジスタのオフ状
態からオン状態への切換えに要する時間が、オン状態か
らオフ状態への切換え時間よりも長くなるように制御さ
れることによって、上記実施例の場合と同様の作用効果
を得ることができる。

【００４７】図３において、帰還制御回路３１Ａは、キ
ャパシタＣ１と抵抗Ｒとｐチャンネル型ＭＯＳトランジ
スタＰ３により、帰還制御回路３１Ｂは、キャパシタＣ
２と抵抗Ｒと、ｎチャンネル型ＭＯＳトランジスタＮ３
とにより、それぞれ形成される。つまり、この回路構成
では帰還制御回路３１Ａと帰還制御回路３１Ｂとで抵抗
Ｒが共有されている。

【００４８】また、図４に示される構成では、図３に示
される抵抗Ｒに代えて、互いに直列接続された抵抗Ｒ
３，Ｒ４を設け、さらに図３に示されるキャパシタＣ
１，Ｃ２に代えて、キャパシタＣを用いている。帰還制
御回路４１Ａは、抵抗Ｒ３とキャパシタＣ、ｐチャンネ
ル型ＭＯＳトランジスタＰ３とによって形成され、帰還
制御回路４１Ｂは、抵抗Ｒ４とキャパシタＣ、ｎチャン
ネル型ＭＯＳトランジスタＮ３とによって形成される。
この場合において、上記キャパシタＣは、帰還制御回路
４１Ａと帰還制御回路４１Ｂとで共有される。

【００４９】図４に示される構成において、入力端子Ｉ
Ｎがハイレベルからローレベルに切換えられる場合に
は、ｐチャンネル型ＭＯＳトランジスタＰ３がオンされ
ることによって、それに直接結合されたｐチャンネル型
ＭＯＳトランジスタＰ１のゲート電極が速やかにハイレ
ベルになる。このため、ｐチャンネル型ＭＯＳトランジ
スタＰ１は速やかにオフ状態とされる。それに対して、
キャパシタＣへは抵抗Ｒ４を介して充電されるため、こ
のキャパシタＣと抵抗Ｒ４との時定数により、ｎチャン
ネル型ＭＯＳトランジスタＮ１のゲート電極の電位上昇
は比較的緩やかとされる。そのため、ｎチャンネル型Ｍ
ＯＳトランジスタＮ１のオフ状態からオン状態への切換
え時間は、上記ｐチャンネル型ＭＯＳトランジスタＰ１
のオン状態からオフ状態への切換え時間に比べて長くな
る。

【００５０】また、入力端子ＩＮがローレベルからハイ
レベルに切換えられる場合には、ｎチャンネル型ＭＯＳ
トランジスタＮ３がオンされることによって、当該ＭＯ
Ｓトランジスタに直接結合されたｎチャンネル型ＭＯＳ
トランジスタＮ１がオン状態からオフ状態へ速やかに切
換えられる。それに対して、キャパシタＣの電荷放出が
抵抗Ｒ３を介して行われるため、ｐチャンネル型ＭＯＳ
トランジスタＰ１のゲート電極の電位レベル低下が比較
的緩やかになる。そのため、ｐチャンネル型ＭＯＳトラ
ンジスタＰ１のオフ状態からオン状態への切換え時間
は、上記ｎチャンネル型ＭＯＳトランジスタＮ１のオン
状態からオフ状態への切換え時間に比べて長くなる。こ
のように、ＭＯＳトランジスタのオフ状態からオン状態
への切換えに要する時間が、オン状態からオフ状態への
切換え時間よりも長くなるように制御されることによっ
て、上記実施例の場合と同様の作用効果を得ることがで
きる。

【００５１】図５に示されるＣＭＯＳバッファ回路は、
ｐチャンネル型ＭＯＳトランジスタＰ１側又はｎチャン
ネル型ＭＯＳトランジスタ側、並びに出力信号の立上り
又は立下で出力電流や出力インピーダンスの異なる前置
ゲート回路１２Ａ，１２Ｂが設けられている。帰還制御
回路５１Ａは、前置ゲート回路１２Ａと、キャパシタＣ
３とを含んで形成される。また、帰還制御回路５１Ｂ
は、前置ゲート回路１２Ｂと、キャパシタＣ４とを含ん
で形成される。

【００５２】上記前置ゲート回路１２Ａは、ｐチャンネ
ル型ＭＯＳトランジスタＰ３１とｎチャンネル型ＭＯＳ
トランジスタＮ３１とが、抵抗Ｒ５を介して直列接続さ
れている。ｐチャンネル型ＭＯＳトランジスタＰ３１
と、ｎチャンネル型ＭＯＳトランジスタＮ３１のゲート
電極は入力端子ＩＮに共通結合される。そのような前置
ゲート回路１２Ａの出力ノードがｐチャンネル型ＭＯＳ
トランジスタＰ１のゲート電極に結合される。同様に上
記前置ゲート回路１２Ｂは、ｐチャンネル型ＭＯＳトラ
ンジスタＰ３２とｎチャンネル型ＭＯＳトランジスタＮ
３２とが、抵抗Ｒ６を介して直列接続されている。ｐチ
ャンネル型ＭＯＳトランジスタＰ３２と、ｎチャンネル
型ＭＯＳトランジスタＮ３２のゲート電極は入力端子Ｉ
Ｎに共通結合される。そのような前置ゲート回路１２Ｂ
の出力ノードがｎチャンネル型ＭＯＳトランジスタＮ１
のゲート電極に結合される。

【００５３】ｐチャンネル型ＭＯＳトランジスタＰ１と
ｎチャンネル型ＭＯＳトランジスタとが直列接続される
ことによって、このＣＭＯＳバッファ回路の出力段が形
成され、上記ＭＯＳトランジスタの直列接続箇所が出力
端子ＯＵＴに結合される。ｐチャンネル型ＭＯＳトラン
ジスタＰ１のゲート電極と、ｎチャンネル型ＭＯＳトラ
ンジスタＮ１のゲート電極との間には、二つのキャパシ
タＣ３，Ｃ４が設けられる。この二つのキャパシタＣ
３，Ｃ４は互いに直列接続され、その直列接続箇所が、
上記出力端子ＯＵＴに結合される。

【００５４】出力端子ＯＵＴの電位が、ハイレベルから
ローレベルに切換えられる場合について説明する。

【００５５】入力端子ＩＮがハイレベルからローレベル
にされると、ｐチャンネル型ＭＯＳトランジスタＰ３
１，Ｐ３２がオンされ、ｎチャンネル型ＭＯＳトランジ
スタＮ３１，Ｎ３２がオフされる。ｐチャンネル型ＭＯ
ＳトランジスタＰ３１がオンされることによってキャパ
シタＣ３が急速に充電されるため、ｐチャンネル型ＭＯ
ＳトランジスタＰ１のゲート電極の電位は速やかにハイ
レベルとなり、それによりこのｐチャンネル型ＭＯＳト
ランジスタＰ１が速やかにオフ状態とされる。それに対
して、上記ｐチャンネル型ＭＯＳトランジスタＰ３２が
オンされた場合には、抵抗Ｒ６の存在により、キャパシ
タＣ４への充電が、それらの値によって決定される時定
数によって行われることから、ｎチャンネル型ＭＯＳト
ランジスタＮ１のゲート電極の電位上昇は比較的緩やか
とされ、当該ｎチャンネル型ＭＯＳトランジスタＮ１の
オフ状態からオン状態への切換え時間は、上記ｐチャン
ネル型ＭＯＳトランジスタＰ１のオン状態からオフ状態
への切換え時間よりも長くなる。

【００５６】次に、出力端子ＯＵＴの電位が、ローレベ
ルからハイレベルに切換えられる場合について説明す
る。

【００５７】入力端子ＩＮがローレベルからハイレベル
にされると、ｎチャンネル型ＭＯＳトランジスタＮ３
１，Ｎ３２がオンされ、ｐチャンネル型ＭＯＳトランジ
スタＰ３１，Ｐ３２がオフされる。ｎチャンネル型ＭＯ
ＳトランジスタＮ３１がオンされることによってキャパ
シタＣ３の電荷が抵抗Ｒ５を介して低電位側電源Ｖｓｓ
側に放出されるため、ｐチャンネル型ＭＯＳトランジス
タＰ１のゲート電極の電位は徐々に低下され、やがてこ
のｐチャンネル型ＭＯＳトランジスタＰ１がオンされ
る。それに対して、上記ｎチャンネル型ＭＯＳトランジ
スタＮ３２がオンされた場合には、このＭＯＳトランジ
スタＮ３２を介してキャパシタＣ４の電荷が低電位側電
源Ｖｓｓ側に速やかに放出されるため、ｎチャンネル型
ＭＯＳトランジスタＮ１のゲート電極の電位は速やかに
ローレベルに低下される。そのため、このｎチャンネル
型ＭＯＳトランジスタＮ１は速やかにオフされる。この
ように、上記ｐチャンネル型ＭＯＳトランジスタＰ１の
オフ状態からオン状態への切換え時間は、上記ｎチャン
ネル型ＭＯＳトランジスタＮ１のオン状態からオフ状態
への切換え時間よりも長くなる。

【００５８】このように、ＭＯＳトランジスタのオフ状
態からオン状態への切換えに要する時間が、オン状態か
らオフ状態への切換え時間よりも長くなるように制御さ
れることによって、上記実施例の場合と同様の作用効果
を得ることができる。

【００５９】図６に示されるＣＭＯＳバッファ回路で
は、前置ゲート回路１２Ａ，１２Ｂの構成が、図５に示
されるバッファ回路と異なる。

【００６０】図６において、前置ゲート回路１２Ａは、
ｐチャンネル型ＭＯＳトランジスタＰ３１とｎチャンネ
ル型ＭＯＳトランジスタＮ３１とが直列接続され、この
ｎチャンネル型ＭＯＳトランジスタＮ３１と低電位側電
源Ｖｓｓとの間に抵抗Ｒ５が設けられている。同様に、
前置ゲート回路１２Ｂは、ｐチャンネル型ＭＯＳトラン
ジスタＰ３２とｎチャンネル型ＭＯＳトランジスタＮ３
２とが直列接続され、このｐチャンネル型ＭＯＳトラン
ジスタＰ３２と高電位側電源Ｖｄｄとの間に抵抗Ｒ６が
設けられている。つまり、図５に示される構成に対し
て、図６に示される構成では、ｎチャンネル型ＭＯＳト
ランジスタＮ３１と抵抗Ｒ５との配置が入替えられ、ｐ
チャンネル型ＭＯＳトランジスタＰ３２と抵抗Ｒ６との
配置が入替えられている。このように構成しても、ＭＯ
Ｓトランジスタのオフ状態からオン状態への切換えに要
する時間が、オン状態からオフ状態への切換え時間より
も長くなるように制御されることによって、上記実施例
の場合と同様の作用効果を得ることができる。

【００６１】図７には、図１１に示される診断制御回路
１１２に含まれるインバータ１３６，１３７，１３０〜
１３５等に適用されるＣＭＯＳインバータの他の構成例
が示される。

【００６２】図７に示される回路は、実行的な充電容量
を変化されるようにしたもので、以下のように構成され
る。

【００６３】ｐチャンネル型ＭＯＳトランジスタＰ１と
ｎチャンネル型ＭＯＳトランジスタＮ１とが直列接続さ
れることによってインバータ形式の出力段が形成され、
それぞれゲート電極とドレイン電極とが短絡されたｐチ
ャンネル型ＭＯＳトランジスタＰ２，及びｎチャンネル
型ＭＯＳトランジスタＮ２が設けられている。ｐチャン
ネル型ＭＯＳトランジスタＰ２の基板電位は高電位側電
源Ｖｄｄとされ、ｎチャンネル型ＭＯＳトランジスタＮ
２の基板電位は低電位側電源Ｖｓｓとされる。上記ｐチ
ャンネル型ＭＯＳトランジスタＰ１，Ｐ２は抵抗Ｒ７を
介して入力端子ＩＮに結合され、上記ｎチャンネル型Ｍ
ＯＳトランジスタＮ１，Ｎ２は抵抗Ｒ８を介して入力端
子ＩＮに結合されている。

【００６４】入力端子ＩＮがハイレベルからローレベル
に切換えられる場合について、説明する。

【００６５】入力端子ＩＮがハイレベルからローレベル
になると、ｐチャンネル型ＭＯＳトランジスタＰ２がオ
ンされることによって、キャパシタＣの電荷が抵抗Ｒ７
を介して入力端子ＩＮ側に放出される。そのため、ｐチ
ャンネル型ＭＯＳトランジスタＰ１のゲート電極の電位
は比較的緩やかに低下され、やがてｐチャンネル型ＭＯ
ＳトランジスタＰ１がオンされる。このとき、ｎチャン
ネル型ＭＯＳトランジスタＮ２はオフ状態であるから、
キャパシタＣとｎチャンネル型ＭＯＳトランジスタＮ１
のゲート電極との間は高インピーダンス状態とされ、ｎ
チャンネル型ＭＯＳトランジスタＮ１は、上記入力端子
ＩＮのローレベルにより、速やかにオフされる。それに
よって、出力端子ＯＵＴは、ローレベルからハイレベル
に切換えられる。

【００６６】一方、入力端子ＩＮがローレベルからハイ
レベルに切換えられる場合には、ｐチャンネル型ＭＯＳ
トランジスタＰ２がオフされることによって、キャパシ
タＣとｐチャンネル型ＭＯＳトランジスタＰ１のゲート
電極との間が高インピーダンス状態とされるので、ｐチ
ャンネル型ＭＯＳトランジスタＰ１はキャパシタＣの電
位レベルにかかわらず、速やかにオン状態からオフ状態
へ切換えられる。このとき、ｎチャンネル型ＭＯＳトラ
ンジスタＮ２がオン状態とされるので、入力端子ＩＮの
ハイレベルによって、抵抗Ｒ８を介してキャパシタへＣ
の充電が行われるため、ｎチャンネル型ＭＯＳトランジ
スタＮ１のゲート電極の電位は徐々に上昇され、やがて
このｎチャンネル型ＭＯＳトランジスタＮ１がオンされ
る。このように、ｐチャンネル型ＭＯＳトランジスタＰ
２、Ｎ２のインピーダンスが変化されることによって、
ＭＯＳトランジスタのオフ状態からオン状態への切換え
に要する時間が、オン状態からオフ状態への切換え時間
よりも長くなるように制御されるので、上記実施例の場
合と同様の作用効果を得ることができる。

【００６７】尚、図７において、帰還制御回路７１Ａ
は、抵抗Ｒ７、ｐチャンネル型ＭＯＳトランジスタＰ
２、キャパシタＣによって形成され、帰還制御回路７１
Ｂは、抵抗Ｒ８、ｎチャンネル型ＭＯＳトランジスタＮ
２、キャパシタＣによって形成される。キャパシタＣは
帰還制御回路１１Ａ、１１Ｂで共有される。

【００６８】図８には、図１１に示される診断制御回路
１１２内のナンド回路１３８〜１４０等に適用されるＣ
ＭＯＳナンド回路の具体的な構成例が示される。

【００６９】ＣＭＯＳナンド回路は、基本的には、ｎチ
ャンネル型ＭＯＳトランジスタＮ４とｐチャンネル型Ｍ
ＯＳトランジスタＰ５とによる第１のＣＭＯＳインバー
タ、ｎチャンネル型ＭＯＳトランジスタＮ１とｐチャン
ネル型ＭＯＳトランジスタＰ１とによる第２のＣＭＯＳ
インバータとが組合わされた回路で、ｎチャンネル型Ｍ
ＯＳトランジスタＮ４がオン状態のときにｐチャンネル
型ＭＯＳトランジスタＰ５がオフ状態、ｎチャンネル型
ＭＯＳトランジスタＮ１がオン状態のときにｐチャンネ
ル型ＭＯＳトランジスタＰ１がオフ状態というように、
ｎチャンネル型ＭＯＳトランジスタＮ４とｐチャンネル
型ＭＯＳトランジスタＰ５、ｎチャンネル型ＭＯＳトラ
ンジスタＮ１とｐチャンネル型ＭＯＳトランジスタＰ１
とが、それぞれ相補的に動作されるスイッチとして機能
することにより、二つの入力端子ＩＮ１、ＩＮ２のナン
ド論理が、出力端子ＯＵＴから得られるようになってい
る。そして、本実施例回路では、上記基本回路に、ＭＯ
Ｓトランジスタのオフ状態からオン状態への切換えに要
する時間が、オン状態からオフ状態への切換え時間より
も長くなるように制御するための帰還制御回路１３Ａ，
１３Ｂ，１４Ａ，１４Ｂが設けられている。この帰還制
御回路は、次のように構成される。

【００７０】帰還制御回路１３Ａは、ｎチャンネル型Ｍ
ＯＳトランジスタＮ４とゲート電極同士が結合されたｎ
チャンネル型ＭＯＳトランジスタＮ５と、このｎチャン
ネル型ＭＯＳトランジスタＮ５に並列接続された抵抗Ｒ
７と、出力端子ＯＵＴから入力端子側に帰還するための
キャパシタＣ５とを含む。この帰還制御回路１３Ａは、
入力端子ＩＮ２が、ハイレベルからローレベルに切換え
られるとき、ｎチャンネル型ＭＯＳトランジスタＮ４の
オン状態によりキャパシタＣ５の電荷が、このｎチャン
ネル型ＭＯＳトランジスタＮ５を介して急速に入力端子
ＩＮ２側に放出されるため、ｎチャンネル型ＭＯＳトラ
ンジスタＮ４のオン状態からオフ状態への切換えが速や
かに行われる。また、入力端子ＩＮ２がローレベルから
ハイレベルに切換えられる場合には、抵抗Ｒ７を介して
キャパシタＣ５に充電され、ｎチャンネル型ＭＯＳトラ
ンジスタＮ４のゲート電極の電位が徐々に上昇されるこ
とから、ｎチャンネル型ＭＯＳトランジスタＮ４のオフ
状態からオン状態への切換え時間は、オン状態からオフ
状態への切換え時間よりも長くなる。

【００７１】帰還制御回路１３Ｂは、ｐチャンネル型Ｍ
ＯＳトランジスタＰ５とゲート電極同士が結合されたｐ
チャンネル型ＭＯＳトランジスタＰ６と、このｐチャン
ネル型ＭＯＳトランジスタＰ６に並列接続された抵抗Ｒ
８と、出力端子ＯＵＴから入力端子側に帰還するための
キャパシタＣ６とを含む。この帰還制御回路１３Ｂは、
入力端子ＩＮ２が、ハイレベルからローレベルに切換え
られるとき、ｐチャンネル型ＭＯＳトランジスタＰ６の
オフ状態によりキャパシタＣ５の電荷が、抵抗Ｒ８を介
して入力端子ＩＮ２側に徐々に放出されるため、ｐチャ
ンネル型ＭＯＳトランジスタＰ５のオフ状態からオン状
態への切換えが緩やかに行われる。また、入力端子ＩＮ
２がローレベルからハイレベルに切換えられる場合に
は、オン状態のｐチャンネル型ＭＯＳトランジスタＰ６
を介してキャパシタＣへの充電が速やかに行われるた
め、ｐチャンネル型ＭＯＳトランジスタＰ４のオン状態
からオフ状態への切換が緩やかに行われる。そのため、
ｐチャンネル型ＭＯＳトランジスタＰ５のオフ状態から
オン状態への切換え時間は、オン状態からオフ状態への
切換え時間よりも長くなる。

【００７２】帰還制御回路１４Ａは、ｎチャンネル型Ｍ
ＯＳトランジスタＮ１とゲート電極同士が結合されたｎ
チャンネル型ＭＯＳトランジスタＮ６と、このｎチャン
ネル型ＭＯＳトランジスタＮ６に並列接続された抵抗Ｒ
６と、出力端子ＯＵＴから入力端子側に帰還するための
キャパシタＣ４とを含む。この帰還制御回路１４Ａは、
入力端子ＩＮ１が、ハイレベルからローレベルに切換え
られる場合、及びそれとは逆に入力端子ＩＮ２がローレ
ベルからハイレベルに切換えられる場合において、上記
帰還制御回路１３Ａと同様に動作することによって、ｎ
チャンネル型ＭＯＳトランジスタＮ１のオフ状態からオ
ン状態への切換え時間は、オン状態からオフ状態への切
換え時間よりも長くなる。

【００７３】帰還制御回路１４Ｂは、ｐチャンネル型Ｍ
ＯＳトランジスタＰ１とゲート電極同士が結合されたｐ
チャンネル型ＭＯＳトランジスタＰ４と、このｐチャン
ネル型ＭＯＳトランジスタＰ４に並列接続された抵抗Ｒ
５と、出力端子ＯＵＴから入力端子側に帰還するための
キャパシタＣ３とを含む。この帰還制御回路１４Ｂは、
入力端子ＩＮ２が、ハイレベルからローレベルに切換え
られる場合、及びそれとは逆に入力端子ＩＮ２がローレ
ベルからハイレベルに切換えられる場合において、上記
帰還制御回路１３Ｂと同様に動作することによって、ｐ
チャンネル型ＭＯＳトランジスタＰ１のオフ状態からオ
ン状態への切換え時間は、オン状態からオフ状態への切
換え時間よりも長くなる。このようなＣＭＯＳナンド回
路においても、ＭＯＳトランジスタのオフ状態からオン
状態への切換えに要する時間が、オン状態からオフ状態
への切換え時間よりも長くなるように制御されることに
よって、上記実施例と同様の作用効果を得ることができ
る。

【００７４】図１１に示される診断制御回路１１２にお
いては、オア回路を設けていないが、オア回路を使用す
る場合には、そのようなオア回路として、図９に示され
るようなＣＭＯＳオア回路を適用することができる。

【００７５】オア回路は、基本的には、ｐチャンネル型
ＭＯＳトランジスタＰ８とｎチャンネル型ＭＯＳトラン
ジスタＮ７とが結合されてなるＣＭＯＳインバータと、
ｐチャンネル型ＭＯＳトランジスタＰ７とｎチャンネル
型ＭＯＳトランジスタＮ８とが結合されてなるＣＭＯＳ
インバータと、ｐチャンネル型ＭＯＳトランジスタＰ１
とｎチャンネル型ＭＯＳトランジスタＮ１とが結合され
てなるＣＭＯＳインバータとが組合わされて成る。そし
て、本実施例回路では、図９に示されるように、上記基
本回路にＭＯＳトランジスタのオフ状態からオン状態へ
の切換えに要する時間が、オン状態からオフ状態への切
換え時間よりも長くなるように制御するための帰還制御
回路９１Ａ，９１Ｂが設けられている。この帰還制御回
路は、図３に示される帰還制御回路３１Ａ，３１Ｂと同
一構成とされる。

【００７６】すなわち、ｐチャンネル型ＭＯＳトランジ
スタＰ７，Ｐ８がオンされると、キャパシタＣ１への充
電が急速に行われるため、ｐチャンネル型ＭＯＳトラン
ジスタＰ１のゲート電極は速やかにハイレベルになる。
このため、ｐチャンネル型ＭＯＳトランジスタＰ１は速
やかにオフ状態とされる。それに対して、キャパシタＣ
２へは抵抗Ｒを介して充電されるため、このキャパシタ
Ｃ２と抵抗Ｒとの時定数により、ｎチャンネル型ＭＯＳ
トランジスタＮ１のゲート電極の電位上昇は比較的緩や
かとされる。そのため、ｎチャンネル型ＭＯＳトランジ
スタＮ１のオフ状態からオン状態への切換え時間は、上
記ｐチャンネル型ＭＯＳトランジスタＰ１のオン状態か
らオフ状態への切換え時間に比べて長くなる。

【００７７】また、ｎチャンネル型ＭＯＳトランジスタ
Ｎ７又はＮ８がオンされると、キャパシタＣ２の電荷が
ｎチャンネル型ＭＯＳトランジスタＮ７又はＮ８を介し
て低電位側電源Ｖｓｓ側に速やかに放出されるため、ｎ
チャンネル型ＭＯＳトランジスタＮ１のオン状態からオ
フ状態への切換が速やかに行われる。それに対して、キ
ャパシタＣ１の電荷放出が抵抗Ｒを介して行われるた
め、ｐチャンネル型ＭＯＳトランジスタＰ１のゲート電
極の電位レベル低下が比較的緩やかになる。そのため、
ｐチャンネル型ＭＯＳトランジスタＰ１のオフ状態から
オン状態への切換え時間は、上記ｎチャンネル型ＭＯＳ
トランジスタＮ１のオン状態からオフ状態への切換え時
間に比べて長くなる。

【００７８】このように、ＭＯＳトランジスタのオフ状
態からオン状態への切換えに要する時間が、オン状態か
らオフ状態への切換え時間よりも長くなるように制御さ
れることによって、上記実施例の場合と同様の作用効果
を得ることができる。

【００７９】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００８０】例えば、上記実施例では、診断制御回路１
１２内の各論理回路について説明したが、他のＣＭＯＳ
回路内の論理回路に上記したようなＣＭＯＳゲートを適
用することができる。また、図１において、ｐチャンネ
ル型ＭＯＳトランジスタＰ１，Ｐ２、及びｎチャンネル
型ＭＯＳトランジスタＮ１，Ｎ２を、それぞれゲート電
極材を共通に使用しようすると、回路占有面積の縮小を
図ることができる。

【００８１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である演算用
ＬＳＩに適用した場合について説明したが、本発明はそ
れに限定されるものではなく、ＣＭＯＳ回路を含む各種
半導体集積回路に適用することができる。

【００８２】本発明は、少なくとも導電型が異なるＭＯ
Ｓトランジスタが互いに結合されることを条件に適用す
ることができる。

【００８３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８４】すなわち、帰還制御回路を有することによ
り、出力段を形成するＭＯＳトランジスタのオフ状態か
らオン状態への切換えに要する時間を、オン状態からオ
フ状態への切換え時間よりも長くすることができ、互い
に直列接続されたＭＯＳトランジスタが同時にオン状態
となるのを回避することによって、貫通電流を阻止し、
もって電源ノイズの低減を図ることができる。また、出
力信号の立上り時間（ｔｒ），立下がり時間（ｔｆ）を
増加させることによって、クロストークノイズの低減を
達成することができる。

【図面の簡単な説明】

【図１】本発明の一実施例である演算用ＬＳＩに適用さ
れるＣＭＯＳインバータの構成例回路図である。

【図２】上記演算用ＬＳＩに適用されるＣＭＯＳインバ
ータの構成例回路図である。

【図３】上記演算用ＬＳＩに適用されるＣＭＯＳバッフ
ァの構成例回路図である。

【図４】上記演算用ＬＳＩに適用されるＣＭＯＳバッフ
ァの構成例回路図である。

【図５】上記演算用ＬＳＩに適用されるＣＭＯＳバッフ
ァの構成例回路図である。

【図６】上記演算用ＬＳＩに適用されるＣＭＯＳバッフ
ァの構成例回路図である。

【図７】上記演算用ＬＳＩに適用されるＣＭＯＳインバ
ータの構成例回路図である。

【図８】上記演算用ＬＳＩに適用されるＣＭＯＳナンド
回路の構成例回路図である。

【図９】上記演算用ＬＳＩに適用されるＣＭＯＳオア回
路の構成例回路図である。

【図１０】本発明の一実施例である演算用ＬＳＩの全体
的な構成例ブロック図である。

【図１１】上記演算用ＬＳＩの主要部の構成例回路図で
ある。

【符号の説明】

ＩＮ 入力端子 ＩＮ１ 入力端子 ＩＮ２ 入力端子 ＯＵＴ 出力端子 １１Ａ 帰還制御回路 １１Ｂ 帰還制御回路 １２Ａ 前置ゲート回路 １２Ｂ 前置ゲート回路 １３Ａ 帰還制御回路 １３Ｂ 帰還制御回路 １４Ａ 帰還制御回路 １４Ｂ 帰還制御回路 ２１Ａ 帰還制御回路 ２１Ｂ 帰還制御回路 ３１Ａ 帰還制御回路 ３１Ｂ 帰還制御回路 ４１Ａ 帰還制御回路 ４１Ｂ 帰還制御回路 ５１Ａ 帰還制御回路 ５１Ｂ 帰還制御回路 ７１Ａ 帰還制御回路 ７１Ｂ 帰還制御回路 ９１Ａ 帰還制御回路 ９１Ｂ 帰還制御回路 Ｖｄｄ 高電位側電源 Ｖｓｓ 低電位側電源 １１２ 診断制御回路 １１３ 論理回路 １１４ 論理回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8238 27/092 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 導電型が異なるＭＯＳトランジスタを相
   補動作可能に結合して成るＣＭＯＳ回路において、ＭＯ
   Ｓトランジスタのオフ状態からオン状態への切換え時間
   を、オン状態からオフ状態への切換え時間よりも長くす
   るための帰還制御回路を含むことを特徴とするＣＭＯＳ
   回路。
2. 【請求項２】 上記帰還制御回路は、ＭＯＳトランジス
   タのオフ状態からオン状態への切換え時における帰還回
   路の時定数を決定するための第１素子と、ＭＯＳトラン
   ジスタのオン状態からオフ状態への切換え時における時
   定数を、上記第１素子で決定される値よりも小さくする
   ための第２素子とを含んで成る請求項１記載のＣＭＯＳ
   回路。
3. 【請求項３】 請求項１又は２項に記載のＣＭＯＳ回路
   と、このＣＭＯＳ回路に結合されたＥＣＬ回路とが、一
   つの半導体基板に形成された半導体集積回路。
4. 【請求項４】 ＥＣＬにより形成された論理回路と、こ
   の論理回路の動作試験のための診断制御回路とを含む半
   導体集積回路において、上記診断制御回路は、請求項１
   又は２記載のＣＭＯＳ回路を含んで成ることを特徴とす
   る半導体集積回路。