JP2020202494A - 半導体リレー - Google Patents

Abstract

【課題】安定して動作するＲＣ発振回路を備え、高速動作が可能な半導体リレーを提供する。【解決手段】容量絶縁方式の半導体リレー１００は、互いに位相が反転した第１及び第２の信号を生成するＲＣ発振回路１０と波形調整回路２０と昇圧回路５０と充放電回路６０と出力回路７０と、を備えている。波形調整回路２０は、第１及び第２の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする。昇圧回路５０に設けられ、互いに並列接続された第１及び第２の絶縁耐圧キャパシタ５１，５２にそれぞれ波形調整回路２０の出力信号が入力される。昇圧回路５０は、波形調整回路２０の出力信号を受信して所定の電圧を発生させ、所定の電圧に基づいて出力回路７０が駆動される。【選択図】図２

Description

本開示は、半導体リレーに係り、特に容量絶縁方式の半導体リレーに関する。

従来、入出力間の絶縁を保ったままで入力信号に応じて出力信号を出力する種々の半導体リレーが知られている（例えば、特許文献１〜３参照）。その中で、絶縁キャパシタを用いた容量絶縁方式の半導体リレーは、小型かつ高温で使用可能なため広く用いられている（例えば、特許文献１参照）。

特許文献１に開示される従来の半導体リレーは、入力端子に接続され入力信号に応答して発振し、信号を生成するＲＣ発振回路と、ＲＣ発振回路で生成された信号を受信して電圧を発生する昇圧回路と、昇圧回路によって発生した電圧を充放電する充放電回路と、充放電回路に接続された出力回路と、を備えている。

特開２０１２−１２４８０７号公報 特開昭６４−４１３１９号公報 米国特許第４２２７０９８号明細書

ところで、近年、半導体リレーの高速動作が求められており、この要請に応じて、半導体リレーの入力端子に流れる入力電流を増加させる必要がある。このため、入力信号が入力される場合と入力されない場合とで、入力電流の電流変化量が大きくなっていた。

しかし、入力端子に接続される電源の電流供給能力が低い場合、入力電流の電流変化量が大きくなると入力電圧が安定せず、例えば、特許文献１に開示された従来の半導体リレーでは、ＲＣ発振回路の動作が不安定になるおそれがあった。

本開示は、かかる点に鑑みてなされたもので、その目的は、安定して動作するＲＣ発振回路を備え、高速動作が可能な半導体リレーを提供することにある。

上記の目的を達成するために、本開示に係る半導体リレーは、入出力間がキャパシタにより絶縁された容量絶縁方式の半導体リレーであって、一対の入力端子に接続され、入力信号に応答して発振し、互いに位相が反転した第１の信号と第２の信号を生成するＲＣ発振回路と、前記第１の信号及び前記第２の信号を受信するとともに、前記第１の信号及び前記第２の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする波形調整回路と、前記波形調整回路から出力された信号を受信して所定の電圧を発生させる昇圧回路と、前記昇圧回路に接続された充放電回路と、前記充放電回路に接続された出力回路と、前記出力回路に接続された一対の出力端子と、を備え、前記昇圧回路は、互いに並列接続された第１の絶縁耐圧キャパシタ及び第２の絶縁耐圧キャパシタを有するチャージポンプ回路であり、前記ＲＣ発振回路は、直列接続された複数段のインバータと、該複数段のインバータに対して並列接続された帰還抵抗及び帰還キャパシタを有し、前記波形調整回路は、前記第１の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする第１の回路と、前記第２の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする第２の回路と、を有し、前記第１の回路から出力された信号が前記第１の絶縁耐圧キャパシタに入力され、前記第２の回路から出力された信号が前記第２の絶縁耐圧キャパシタに入力され、前記昇圧回路で発生した電圧に基づいて前記出力回路が駆動されることを特徴とする。

この構成によれば、入力端子に流れる入力電流の電流変化量を小さくでき、ＲＣ発振回路の安定動作、ひいては半導体リレーの高速動作が図れる。

本開示に係る半導体リレーによれば、ＲＣ発振回路の安定動作及び半導体リレーの高速動作が図れる。

実施形態１に係る半導体リレーの概略構成を示す図である。 半導体リレーの等価回路図である。 ＭＯＳドライバチップの回路ブロックの概略構成を示す図である。 半導体リレーにおける各チップの実装状態を示す図である。 図４のＶ−Ｖ線での断面模式図である。 図２の一部を拡大した等価回路図である。 波形調整回路の内部電位及び入力電流の時間変化を示すタイムチャートである。 比較のための半導体リレーの等価回路図である。 図８に示すＲＣ発振回路の出力電位及び入力電流の時間変化を示すタイムチャートである。 実施形態２に係る半導体リレーの等価回路図である。

以下、本開示の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物或いはその用途を制限することを意図するものでは全くない。

（実施形態）
［半導体リレーの構成］
図１は、本実施形態に係る半導体リレーの概略構成を、図２は、半導体リレーの等価回路図をそれぞれ示す。図３は、ＭＯＳドライバチップの回路ブロックの概略構成を、図４は、半導体リレーにおける各チップの実装状態を、図５は、図４のＶ−Ｖ線での断面模式図をそれぞれ示す。なお、説明の便宜上、図３〜５において、ボンディングワイヤが接続されるパッド電極の図示を省略している。

図１，２に示すように、半導体リレー１００は、一対の入力端子Ｔ_Ｉ１，Ｔ_Ｉ２と一対の出力端子Ｔ_Ｏ１，Ｔ_Ｏ２と複数の回路ブロックであるＲＣ発振回路１０と波形調整回路２０と昇圧回路５０と充放電回路６０と出力回路７０とを備えている。また、後で述べるように、昇圧回路５０に第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２を配置することで、入出力間が絶縁される。つまり、容量絶縁方式の半導体リレーが構成される。

図４に示すように、半導体リレー１００は、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ドライバチップ２００（以下、半導体集積回路チップ２００と呼ぶことがある。）と、図１，２に示す第１の出力用ＭＯＳ電界効果トランジスタ７１（以下、第１の出力用ＭＯＳＦＥＴ７１という）が形成された第１の出力用チップ３００と、図１，２に示す第２の出力用ＭＯＳ電界効果トランジスタ７２（以下、第２の出力用ＭＯＳＦＥＴ７２という）が形成された第２の出力用チップ４００とで構成される。また、図３に示すように、ＲＣ発振回路１０と波形調整回路２０と昇圧回路５０と充放電回路６０とは、素子分離領域２０１を有する１個のＭＯＳドライバチップ２００に集積化されている。そして各回路ブロック間は素子分離領域２０１で絶縁分離され、図示しない配線層あるいは拡散領域によって回路ブロック間の電気的接続がなされている。素子分離領域２０１としては、トレンチを形成し、トレンチ内壁を酸化したもの、酸素ドーピングなどにより、トレンチ内壁に形成した酸化膜など、適宜選択可能である。

また、図４，５に示すように、ＭＯＳドライバチップ２００と第１の出力用チップ３００と第２の出力用チップ４００とは、それぞれ互いに分離されたリードフレーム６００，６０１，６０２に実装され、絶縁性樹脂７００に封止されている。なお、ＭＯＳドライバチップ２００と第１の出力用チップ３００、また、ＭＯＳドライバチップ２００と第２の出力用チップ４００とはボンディングワイヤ５００によりそれぞれ電気的に接続されている。このように、半導体リレー１００は４つの端子、つまり、一対の入力端子Ｔ_Ｉ１，Ｔ_Ｉ２と一対の出力端子Ｔ_Ｏ１，Ｔ_Ｏ２とを有する半導体パッケージ８００として構成される。

また、図３，４に示すように、ＲＣ発振回路１０や波形調整回路２０や充放電回路６０は、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２が設けられた昇圧回路５０よりも出力回路７０を構成する第１の出力用チップ３００及び第２の出力用チップ４００から離れて配置されている。

次に、半導体リレー１００の各回路ブロックの構成について説明する。

図２に示すように、ＲＣ発振回路１０は、直列接続された第１〜第４のインバータ１１〜１４と帰還抵抗１５と帰還キャパシタ１６とを有している。帰還抵抗１５及び帰還キャパシタ１６は第３のインバータ１３に並列接続されている。具体的には、第１のインバータ１１の入力ノードと第３のインバータ１３の入力ノードとの間に帰還キャパシタ１６が接続され、第１のインバータ１１の入力ノードと第３のインバータ１３の出力ノードとの間に帰還抵抗１５が接続されている。なお、第１〜第４インバータ１１〜１４は、それぞれＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）インバータとして構成されている。

このようにすることで、帰還抵抗の抵抗値１５と帰還キャパシタ１６の容量値との積に応じた発振周波数を有するパルス信号が第３のインバータ１３から出力される。また、後で述べるように、第３のインバータ１３の出力信号と位相が反転したパルス信号が第４のインバータ１４から出力される。

また、第１〜第４のインバータ１１〜１４のそれぞれが入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に接続されており、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２から入力された入力信号により各インバータ１１〜１４を駆動するために必要な電力が供給される。また、各インバータ１１〜１４に対し個別に信号を入力する必要がなくなり、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２を単純な２端子構成とすることができる。

図２に示すように、第３のインバータ１３の出力ノードから信号線が２本に分岐されており、一方は波形調整回路２０の第１の回路３０に直接に接続され、他方は第４のインバータ１４を介して波形調整回路２０の第２の回路４０に接続される。なお、以降の説明において、第３のインバータ１３から第１の回路３０に入力される信号を第１の信号と、第４のインバータ１４から第２の回路４０に入力される信号を第２の信号とそれぞれ呼ぶことがある。第１の信号と第２の信号とは、同じ発振周波数を有する一方、互いに位相が反転したパルス信号であり、これらの信号がＲＣ発振回路１０の出力信号である。また、第１の信号の振幅の絶対値と第２の信号の振幅の絶対値とは略等しくなっている。なお、本実施形態における発振周波数は、数ＭＨｚ程度であるが特にこれに限定されない、半導体リレー１００に要求される性能や第１〜第４のインバータ１１〜１４を構成するトランジスタの性能等により適宜変更される。

また、本願明細書において、「略同一」または「略等しい」とは、半導体リレー内を伝搬する各信号の伝搬誤差等を同一または等しいという意味であり、比較対象となる複数の信号間で振幅や位相や周波数が厳密に同一または等しいということを意味するものではない。また、半導体リレーを構成する各要素の加工公差や組立公差を含んで同一または等しいという意味であり、比較対象となる複数の要素が厳密に同一または等しいということを意味するものではない。

波形調整回路２０は、第１の回路３０と第２の回路４０とを有しており、第１の回路３０は第１の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くするように動作し、第２の回路４０は第２の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くするように動作する。

第１の回路３０は、直列接続された２段のＣＭＯＳインバータ３１，３２と第１の抵抗（抵抗素子）３３とで構成されている。

初段のＣＭＯＳインバータ３１において、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳＦＥＴという）３１ａのドレインとｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳＦＥＴという）３１ｂのドレインとが第１の抵抗３３を介して電気的に接続されている。また、２段目、この場合は最終段のＣＭＯＳインバータ３２において、ｐＭＯＳＦＥＴ３２ａのゲートが第１の抵抗３３の一端に、ｎＭＯＳＦＥＴ３２ｂのゲートが第１の抵抗３３の他端にそれぞれ電気的に接続されている。

第２の回路４０も第１の回路３０と同様に、直列接続された２段のＣＭＯインバータ４１，４２と第２の抵抗（抵抗素子）４３とで構成されている。各部の接続関係も第１の回路３０と同様である。波形調整回路２０の動作については後で詳述する。

なお、第１の回路３０内及び第２の回路４０内の各ＣＭＯＳインバータ３１，３２，４１，４２もそれぞれ入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に接続されており、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２から入力された入力信号により各ＣＭＯＳインバータ３１，３２，４１，４２を駆動するために必要な電力が供給される。

また、第１の回路３０内及び第２の回路４０内の各ＣＭＯＳインバータ３１，３２，４１，４２を構成する各ｐＭＯＳＦＥＴ３１ａ，３２ａ，４１ａ，４２ａでは、ｐＭＯＳＦＥＴ３２ａ，４２ａの出力特性は、ｐＭＯＳＦＥＴ３１ａ，４１ａの出力特性と同等以上となるように構成されている。例えば、各ｐＭＯＳＦＥＴ３１ａ，３２ａ，４１ａ，４２ａではｐＭＯＳＦＥＴ３２ａ，４２ａの方がｐＭＯＳＦＥＴ３１ａ，４１ａより大きいサイズとなるように形成される。第１の回路３０内及び第２の回路４０内の各ＣＭＯＳインバータ３１，３２，４１，４２を構成する各ｎＭＯＳＦＥＴ３１ｂ，３２ｂ，４１ｂ，４２ｂも同様に、ｎＭＯＳＦＥＴ３２ｂ，４２ｂの出力特性は、ｎＭＯＳＦＥＴ３１ｂ，４１ｂの出力特性と同等以上となるように構成されている。例えば、各ｎＭＯＳＦＥＴ３１ｂ，３２ｂ，４１ｂ，４２ｂではｎＭＯＳＦＥＴ３２ｂ，４２ｂの方がｎＭＯＳＦＥＴ３１ｂ，４１ｂより大きいサイズとなるように形成される。なお、ＣＭＯＳインバータ３１，４１を構成するｐＭＯＳＦＥＴ３１ａ，４１ａ及びｎＭＯＳＦＥＴ３１ｂ，４１ｂは、第１〜第４インバータ１１〜１４を構成するｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴとそれぞれ同じサイズとなるように形成されていてもよい。また、第１の抵抗３３と第２の抵抗４３とはそれぞれの抵抗値が略等しくなるように形成されている。また、第１の抵抗３３及び第２の抵抗４３の抵抗値は、帰還抵抗１５の抵抗値よりも１桁程度小さい値である。

昇圧回路５０は、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２と第１〜第３のダイオード５３〜５５とで構成された倍電圧回路（ディクソン型チャージポンプ回路）である。

第１の絶縁耐圧キャパシタ５１と第１のダイオード５３とが直列接続され、第２の絶縁耐圧キャパシタ５２と第２のダイオード５４とが直列接続されている。また、第３のダイオード５５は、第１のダイオード５３と第２のダイオード５４とに並列接続されており、具体的には、第３のダイオード５５のカソードが第１のダイオード５３のアノードに、第３のダイオード５５のアノードが第２のダイオード５４のカソードにそれぞれ接続されている。

ＲＣ発振回路１０から出力され、波形調整回路２０を通過した第１の信号と第２の信号が、それぞれ第１の絶縁耐圧キャパシタ５１と第２の絶縁耐圧キャパシタ５２に入力される。また、第１の回路３０から出力された信号は、第１の絶縁耐圧キャパシタ５１を通過することで直流成分が遮断され、交流成分のみが第１のダイオード５３に入力される。同様に、第２の回路４０から出力された信号は、第２の絶縁耐圧キャパシタ５２を通過することで直流成分が遮断され、交流成分のみが第２のダイオード５４に入力される。このことにより、半導体リレー１００において入出力間を絶縁することができる。

なお、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２は、例えば、帰還キャパシタと１６同様の製造プロセスで形成されるが、帰還キャパシタ１６よりもシリコン酸化膜等の容量絶縁膜が厚くなるようにして、帰還キャパシタ１６よりも絶縁耐圧を１桁以上向上させている。本願明細書において、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２の絶縁耐圧は、それぞれ数十Ｖから数ｋＶとなるように設計されるが、特にこれに限定されず、半導体リレー１００の入出力特性の仕様によって適宜変更されうる。その場合、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２の形成時に、容量絶縁膜の厚さが調整される。

充放電回路６０は、デプレッション型ＭＯＳＦＥＴ６１（以下、Ｄ−ＭＯＳＦＥＴ６１という）と第３の抵抗６２とで構成され、後述する出力回路７０の第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のそれぞれのゲートを充放電する。Ｄ−ＭＯＳＦＥＴ６１のソースとドレインとがそれぞれ昇圧回路５０の出力ノードに接続され、Ｄ−ＭＯＳＦＥＴ６１のゲートとソースの間に第３の抵抗６２が接続されている。

出力回路７０は、ソースが互いに逆直列に接続された第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２で構成されており、第１の出力用ＭＯＳＦＥＴ７１のドレインが出力端子Ｔ_Ｏ１に、第２の出力用ＭＯＳＦＥＴ７２のドレインが出力端子Ｔ_Ｏ２にそれぞれ接続されている。

第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のそれぞれのゲートには、昇圧回路５０から信号が入力される。具体的には、第１の絶縁耐圧キャパシタ５１を通過した信号を受けて第１のダイオード５３が順方向にバイアスされたときにのみ、第２の絶縁耐圧キャパシタ５２への入力時の２倍の電圧を有した信号が、充放電回路６０を介して第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のゲートのそれぞれに入力される。そして、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２において、それぞれのゲート−ソース間に電荷が充電され、ドレイン−ソース間が高インピーダンス状態から低インピーダンス状態へと変化する。

次に、半導体リレー１００の動作について説明する。

入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に入力信号が入力されることにより、ＲＣ発振回路１０は、所定の発振周波数を有し、互いに位相が反転したパルス信号である第１の信号及び第２の信号を生成する。

第１の信号は、波形調整回路２０の第１の回路３０に入力され、第１の信号の立ち上がり時間及び立ち下がり時間がそれぞれ長くなるように調整された後、昇圧回路５０の第１の絶縁耐圧キャパシタ５１に入力される。

第２の信号は、波形調整回路２０の第２の回路４０に入力され、第２の信号の立ち上がり時間及び立ち下がり時間がそれぞれ長くなるように調整された後、昇圧回路５０の第２の絶縁耐圧キャパシタ５２に入力される。

昇圧回路５０では、第１の絶縁耐圧キャパシタ５１及び第１のダイオード５３を通過した信号に、第２の絶縁耐圧キャパシタ５２及び第２ダイオード５４を通過した信号が加算され、電圧が２倍となった信号が生成される。この信号は、充放電回路６０を介して、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のゲートのそれぞれに入力される。

また、昇圧回路５０で生成された信号を受けて、充放電回路６０のＤ−ＭＯＳＦＥＴ６１のドレインが高電位となる。このため、Ｄ−ＭＯＳＦＥＴ６１が一旦ＯＮして電流が流れるが、この電流が第３の抵抗６２に流れると、第３の抵抗６２の両端に電位差が発生し、その電位差によってＤ−ＭＯＳＦＥＴ６１はＯＦＦする。

さらに、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のそれぞれのゲートに印加された信号の電圧が各出力用ＭＯＳＦＥＴ７１，７２のしきい値電圧よりも高くなると、各出力用ＭＯＳＦＥＴ７１，７２がＯＮしてドレイン−ソース間が導通状態となる、その結果、出力端子Ｔ_Ｏ１，Ｔ_Ｏ２の間が導通して、半導体リレー１００が閉じられる（ＯＮ状態となる）。

一方、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に入力信号が入力されなくなると、ＲＣ発振回路１０が動作せず、昇圧回路５０から充放電回路６０に信号が入力されない。このため、第３の抵抗６２にも電流が流れなくなり、両端の電位差が所定値以下となる。このため、Ｄ−ＭＯＳＦＥＴ６１は導通状態となり、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のそれぞれのゲートに充電された電荷が引き抜かれて放電される。その結果、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のそれぞれのゲート−ソース間がＤ−ＭＯＳＦＥＴ６１によりショートされる。

このため、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のそれぞれのドレイン−ソース間が非導通状態となって、出力端子Ｔ_Ｏ１，Ｔ_Ｏ２の間が遮断され、半導体リレー１００が開放される（ＯＦＦ状態となる）。

［波形調整回路の内部電位及び入力電流の時間変化］
図６は、図２の一部を拡大した等価回路図を示し、図７は、波形調整回路の内部電位及び入力電流の時間変化を示す。図８は、比較のための半導体リレーの等価回路図を示し、図９は、図８に示すＲＣ発振回路の出力電位及び入力電流の時間変化を示す。なお、図６において、波形調整回路２０と第４のインバータ１４とを拡大して図示している。

図８に示す半導体リレー１１０は、図２に示す半導体リレー１００から波形調整回路２０が省略されたものであり、特許文献１に示された従来の容量絶縁式の半導体リレーと同じ構成である。

このような半導体リレー１１０を駆動するにあたって、図９に示すように、ＲＣ発振回路１０から出力される第１の信号及び第２の信号は、それぞれ急峻に立ち上がり、また、立ち下がる。入力端子Ｔ_Ｉ１，Ｔ_Ｉ２には、第１の信号及び第２の信号の立ち上がり期間及び立ち下がり期間のみに入力電流が流れ、その波形は、半値幅が狭くかつピーク値が高いパルス形状となる。つまり、入力電流の電流変化量が大きくなるため、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に接続される電源の電流供給能力が低いと、前述の問題を生じるおそれがあった。

一方、図７に示すように、本実施形態に係る半導体リレー１００では、入力電流の半値幅Ｔ１が図９に示す半値幅Ｔ２よりも広く、かつピーク値Ｉ_ｐ１が図９に示すピーク値Ｉ_ｐ２よりも低くなっている。このため、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に接続される電源の電流供給能力が低い場合でも、ＲＣ発振回路１０が安定して動作し、半導体リレー１００の開閉動作が安定的に行われる。このことについてさらに説明する。

前述したように、ＲＣ発振回路１０の第３のインバータ１３からは第１の信号が出力される。よって、図６に示す第１の回路３０のノードａの電位の時間変化は、第１の信号の振幅の時間変化に等しい。また、ＲＣ発振回路１０の第４のインバータ１４からは第２の信号が出力されるため、図６に示す第２の回路４０のノードｅの電位の時間変化は、第２の信号の振幅の時間変化に等しい。

図６を参照して、第１の回路３０の内部ノードの電位変化について見てみると、ノードａの電位がＬｏｗ電位（以下、Ｌ電位ともいう）からＨｉｇｈ電位（以下、Ｈ電位ともいう）になると、初段のＣＭＯＳインバータ３１が駆動されて、ｎＭＯＳＦＥＴ３１ｂのソース−ドレイン間が導通状態となり、ｐＭＯＳＦＥＴ３２ａ及びｎＭＯＳＦＥＴ３２ｂのそれぞれのゲートに蓄積された電荷はｎＭＯＳＦＥＴ３１ｂを介して放電される。

このとき、ｐＭＯＳＦＥＴ３１ａのドレインに相当するノードｂやｎＭＯＳＦＥＴ３１ｂのドレインに相当するノードｃは、Ｈ電位からＬ電位に遷移するが、ｐＭＯＳＦＥＴ３１ａのドレインとｎＭＯＳＦＥＴ３１ｂのドレインとに電気的に接続された第１の抵抗３３に電流が流れることで、ノードｂでは、ノードｃに比べて、電位の立ち下がりが遅くなる。また、ノードｂの電位の立ち下がりが遅くなることで、最終段のｐＭＯＳＦＥＴ３２ａが導通するまでの時間が長くなる。このため、最終段のＣＭＯＳインバータ３２の出力ノードであるノードｄの電位の立ち上がりもノードａやノードｃに比べて遅くなる。

また、ノードａの電位がＨ電位からＬ電位になると、初段のＣＭＯＳインバータ３１が駆動されて、ｐＭＯＳＦＥＴ３１ａのソース−ドレイン間が導通状態となり、ｐＭＯＳＦＥＴ３２ａ及びｎＭＯＳＦＥＴ３２ｂのそれぞれのゲートはｐＭＯＳＦＥＴ３１ａを介して充電される。

このとき、第１の抵抗３３の影響により、ノードｃでは、ノードｂに比べて、電位の立ち上がりが遅くなる。また、ノードｃの電位の立ち上がりが遅くなることで、最終段のｎＭＯＳＦＥＴ３２ｂが導通するまでの時間が長くなる。このため、最終段のＣＭＯＳインバータ３２の出力ノードであるノードｄの電位の立ち下がりもノードａやノードｃに比べて遅くなる。

以上の通り、第１の回路３０を通過した第１の信号の振幅に対応するノードｄの電位は、もとの第１の信号の振幅に対応するノードａの電位に比べて、立ち上がり時間及び立ち下がり時間がそれぞれ長くなる。

また、前述したように、第２の回路４０は第１の回路３０と同様の構成であるため、以上説明したのと同様に、第２の回路４０を通過した第２の信号の振幅に対応するノードｈの電位は、もとの第２の信号の振幅に対応するノードｅの電位に比べて、立ち上がり時間及び立ち下がり時間がそれぞれ長くなる。ただし、ノードｄの電位とノードｅの電位とは時間軸において互いに位相が反転している。

また、前述したように、第１の信号及び第２の信号の立ち上がり期間及び立ち下がり期間のみに入力電流が流れるため、図７に示す入力電流の半値幅Ｔ１は図９に示す半値幅Ｔ２よりも広くなる。

一方、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２からＲＣ発振回路１０に供給される電荷量は入力電流の時間積分に相当するが、この値は図２に示す半導体リレーと図８に示す半導体リレーとで同じである。よって、図７に示す入力電流のピーク値Ｉ_ｐ１は図９に示すピーク値Ｉ_ｐ２よりも低くなる。

なお、図９に示すように、従来の構成の半導体リレー１１０では、入力電流の半値幅Ｔ２は数ｎｓｅｃ程度であるのに対し、図７に示すように、本実施形態の半導体リレー１００では、入力電流の半値幅Ｔ１は数十ｎｓｅｃ程度であった。また、本実施形態の半導体リレー１００では、入力電流のピーク値Ｉ_ｐ１が図９に示すピーク値Ｉ_ｐ２の数分の１程度となった。但し、これらの値は、発振周波数やＲＣ発振回路１０の各インバータ１１〜１４を構成するｐＭＯＳＦＥＴやｎＭＯＳＦＥＴのサイズ、さらに第１の抵抗３３及び第２の抵抗４３の抵抗値等に応じて適宜変更される。

［効果等］
以上説明したように、本開示に係る半導体リレー１００は、入出力間がキャパシタにより絶縁された容量絶縁方式の半導体リレーであって、一対の入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に接続され、入力信号に応答して発振し、互いに位相が反転した第１の信号と第２の信号を生成するＲＣ発振回路１０と、第１の信号及び第２の信号を受信するとともに、第１の信号及び第２の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする波形調整回路２０と、を備えている。

半導体リレー１００は、さらに、波形調整回路２０から出力された信号を受信して所定の電圧を発生させる昇圧回路５０と、昇圧回路５０に接続された充放電回路６０と、充放電回路６０に接続された出力回路７０と、出力回路７０に接続された一対の出力端子Ｔ_Ｏ１，Ｔ_Ｏ２と、を備えている。

昇圧回路５０は、互いに並列接続された第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２を有するチャージポンプ回路であり、ＲＣ発振回路１０は、直列接続された第１〜第４のインバータ１１〜１４と、第１〜第４のインバータ１１〜１４に対して並列接続された帰還抵抗１５及び帰還キャパシタ１６を有している。

波形調整回路２０は、第１の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする第１の回路３０と、第２信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする第２回路４０と、を有している。

第１の回路３０から出力された信号が第１の絶縁耐圧キャパシタ５１に入力され、第２の回路４０から出力された信号が第２の絶縁耐圧キャパシタ５２に入力され、昇圧回路５０で発生した電圧に基づいて出力回路７０が駆動される。

半導体リレー１００をこのように構成することで、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に接続される電源の電流供給能力が低い場合にも、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に流れる入力電流の電流変化量を小さくすることができる。このことにより、ＲＣ発振回路１０が安定して動作する。また、半導体リレー１００の開閉動作を高速に行うことができる。

また、波形調整回路２０を介して昇圧回路５０に入力された第１の信号と第２の信号とをそれぞれ第１の絶縁耐圧キャパシタ５１と第２の絶縁耐圧キャパシタ５２に入力して、次段の充放電回路６０に伝送することで、半導体リレー１００における入出力間の絶縁を良好に維持できる。

なお、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２の容量値を大きくすることで、昇圧時に出力回路７０側に供給できる電流も大きくなるが、その分、各キャパシタ５１，５２の面積も大きくなり、半導体リレー１００の小型化には不利となる。第１の出力側ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のサイズにもよるが、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２の容量値は、数ｐＦから数１００ｐＦ程度であることが好ましい。

また、本実施形態に係る半導体リレー１００は、特許文献１，２に開示されるような、いわゆるフォトカプラタイプのリレーではないため、このタイプのリレーに比べて入力電流が１０分の１以下に低減される上、長期使用において特性変動もなく、信頼性が向上する。

また、ＬＥＤを用いないため、本実施形態に係る半導体リレー１００の高温側での使用可能範囲は、基本的に、ＭＯＳドライバチップ２００内の各回路ブロック１０，２０，５０，６０の使用可能範囲に対応しており、具体的には１２５℃以上の高温動作が可能となる。

出力回路７０は、ソースが互いに逆直列に接続された第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２で構成されおり、充放電回路６０は、Ｄ−ＭＯＳＦＥＴ（デプレッション型ＭＯＳＦＥＴ）６１とＤ−ＭＯＳＦＥＴのゲートとソースとを接続する第３の抵抗６２とで構成されている。

充放電回路６０は、昇圧回路５０で発生した電圧で第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のゲートをそれぞれ充電して、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２を導通状態にすることで、一対の出力端子Ｔ_Ｏ１，Ｔ_Ｏ２の間を導通させる一方、入力信号が供給されない場合は、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のゲートからそれぞれ電荷を放電させることで、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２を非導通状態にして、一対の出力端子Ｔ_Ｏ１，Ｔ_Ｏ２の間を開放状態にする。

充放電回路６０及び出力回路７０をこのようにすることで、半導体リレー１００を高速に開閉させることができる。

また、本実施形態に係る半導体リレー１００は、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２から出力端子Ｔ_Ｏ１，Ｔ_Ｏ２の間に配置される各回路ブロック１０，２０，５０，６０，７０間の電力伝送効率が高いため、このことも合わせて、半導体リレー１００を高速に開閉させることができる。

第１の回路３０は、直列接続された２段のＣＭＯＳインバータ３１，３２でそれぞれ構成されており、初段のＣＭＯＳインバータ３１において、ｐＭＯＳＦＥＴ３１ａのドレインとｎＭＯＳＦＥＴ３１ｂのドレインとが第１の抵抗（抵抗素子３３）を介して電気的に接続されている。最終段のＣＭＯＳインバータ３２において、ｐＭＯＳＦＥＴ３２ａのゲートが第１の抵抗３３の一端に、ｎＭＯＳＦＥＴ３２ｂのゲートが第１の抵抗３３の他端に、それぞれ電気的に接続されている。

また、第２の回路４０は、直列接続された２段のＣＭＯＳインバータ４１，４２でそれぞれ構成されており、初段のＣＭＯＳインバータ４１において、ｐＭＯＳＦＥＴ４１ａのドレインとｎＭＯＳＦＥＴ４１ｂのドレインとが第２の抵抗（抵抗素子）４３を介して電気的に接続されている。最終段のＣＭＯＳインバータ４２において、ｐＭＯＳＦＥＴ４２ａのゲートが第２の抵抗４３の一端に、ｎＭＯＳＦＥＴ４２ｂのゲートが第２の抵抗４３の他端に、それぞれ電気的に接続されている。

波形調整回路２０における第１の回路３０及び第２の回路４０をこのような簡便な構成することで、第１の信号及び第２の信号の立ち上がり時間と立ち下がり時間をそれぞれ容易に長くすることができる。また、回路の設計コストが上昇するのを抑制できる。

なお、第１の信号及び第２の信号がそれぞれＨ電位に達しない場合、後段の信号振幅が十分に取れず、半導体リレー１００の開閉動作がうまく行えない場合がある。このため、第１の抵抗３３及び第２の抵抗４３の抵抗値は、所定値以下にする必要がある。

ＲＣ発振回路１００は、一対の入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に入力される入力信号により複数段のインバータが駆動可能に構成されている。

このようにすることで、ＲＣ発振回路１００を駆動するための端子数を低減でき、半導体リレー１００の小型化が図れる。

ＲＣ発振回路１０や波形調整回路２０や充放電回路６０は、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２よりも出力回路７０から離れて配置されるのが好ましい。

このようにすることで、ＲＣ発振回路１０や波形調整回路２０や充放電回路６０に含まれる帰還抵抗１５や第１〜第３の抵抗３３，４３，６２の各抵抗値が出力回路７０で発生する熱の影響を受けて変化するのを抑制できる。また、各回路ブロック１０，２０，６０に含まれるｐＭＯＳＦＥＴやｎＭＯＳＦＥＴやＤ−ＭＯＳＦＥＴ６１の各入出力特性が出力回路７０で発生する熱の影響を受けて変化するのを抑制できる。このことにより、半導体リレー１００を設計したタイミングで動作させることができる。なお、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２は、抵抗や各ＭＯＳＦＥＴに比べて温度変化の影響を受けにくいため、出力回路７０の近くに配置してもよい。

また、ＲＣ発振回路１０と波形調整回路２０と昇圧回路５０と充放電回路６０が、素子分離領域２０１を有する１個のＭＯＳドライバチップ（半導体集積回路チップ）２００に集積化されるのが好ましい。

このようにすることで、半導体リレー１００を小型化でき、また、各回路ブロック１０，２０，５０，６０間での信号伝搬時間を短くできるため、半導体リレー１００の開閉動作を高速化できる。

（実施形態２）
図１０は、本実施形態に係る半導体リレーの等価回路図を示す。なお、図１０において、実施形態１と同様の箇所については同一の符号を付して詳細な説明を省略する。

図１０に示す本実施形態の構成は、以下に示す点で図２に示す実施形態１の構成と異なる。つまり、第１の回路において、最終段のＣＭＯＳインバータ３２のｐＭＯＳＦＥＴ３２ａのゲートに第１のキャパシタ３４が並列接続され、ｎＭＯＳＦＥＴ３２ｂのゲートに第２のキャパシタ３５が並列接続されている。また、第２の回路４０において、最終段のＣＭＯＳインバータ４２のｐＭＯＳＦＥＴ４２ａのゲートに第１のキャパシタ４４が並列接続され、ｎＭＯＳＦＥＴ４２ｂのゲートに第２のキャパシタ４５が並列接続されている。

本実施形態によれば、第１の抵抗３３と第１のキャパシタ３４とで、また、第１の抵抗３３と第２のキャパシタ３５とでそれぞれＲＣ回路が構成される。さらに、第２の抵抗４３と第１のキャパシタ４４とで、また、第２の抵抗４３と第２のキャパシタ４５とでそれぞれＲＣ回路が構成される。これらの回路の時定数は、実施形態１に示す第１の抵抗や第２の抵抗のみで構成される回路の時定数よりも大きくなる。よって、波形調整回路２０を通過する第１の信号及び第２の信号の立ち上がり時間及び立ち下がり時間を実施形態１に示す構成よりもそれぞれ長くすることができる。

このため、入力端子Ｔ_Ｉ１，Ｔ_Ｉ２に接続される電源の電流供給能力がより低い場合にも、実施形態１に示すのと同様の効果を奏することができる。

なお、第１のキャパシタ３４、４４及び第２のキャパシタ３５，４５の容量値は、それぞれ略等しくなっている。また、第１のキャパシタ３４，４４及び第２のキャパシタ３５，４５の容量値は、帰還キャパシタ１６の容量値よりも１桁程度小さい値である。

（その他の実施形態）
ＲＣ発振回路１０に含まれるインバータの段数は４段に限られず、３段であってもよいし、４段以上であってもよい。発振周波数等に応じて適宜変更される。最終段の１つ前と最終段とからそれぞれ第１の信号と第２の信号とが出力されるようにすればよい。

第１の回路３０及び第２の回路４０に含まれるＣＭＯＳインバータの段数も２段に限られず、これ以上であってもよい。

ＣＭＯＳインバータの段数が２段であれば、信号の立ち上がり時間及び立ち下がり時間をそれぞれ長くする目的は達成される。また、第１の回路３０及び第２の回路４０の面積を小さくできる。

また、昇圧回路５０は、図２に示す構成に特に限定されない。昇圧回路５０は、第１の絶縁耐圧キャパシタ５１及び第２の絶縁耐圧キャパシタ５２を介して出力回路７０を駆動するのに必要な分だけの電力を供給できればよく、これを実現できるのであれば、等倍圧回路やＮ（Ｎは３以上の整数）倍圧回路等であってもよい。

また、充放電回路６０を第３の抵抗６２のみで構成してもよい。このようにしても、第１の出力用ＭＯＳＦＥＴ７１及び第２の出力用ＭＯＳＦＥＴ７２のそれぞれのゲートを充放電できる。なお、実施形態１，２に示すように、充放電回路６０をＤ−ＭＯＳＦＥＴ６１と第３の抵抗６２で構成することにより、放電時間を短縮して、高速に放電できる。このことにより、半導体リレー１００の開閉動作を高速に行える。

また、実施形態１では第１及び第２の出力用チップ３００，４００をＭＯＳドライバチップ２００と別々に設け、パッケージ内でボンディングワイヤ５００により両者を接続する構成を示したが、第１及び第２の出力用チップ３００，４００をＭＯＳドライバチップ２００に集積させてもよい。

このようにすることで、半導体リレー１００のさらなる小型化が図れる。なお、出力回路７０の発熱の影響を小さくする目的であれば、実施形態１に示すように、出力回路７０以外を１チップ化し、第１及び第２の出力用ＭＯＳＦＥＴ７１，７２についてはそれぞれ別のチップ（第１の出力用チップ３００及び第２の出力用チップ４００）で構成し、一体的に樹脂封止して構成するのが好ましい。小型でかつ信頼性の高い半導体リレー１００を実現できる。

本開示の半導体リレーは、入力電流の電流変化量を抑制して、ＲＣ発振回路を安定動作できるため、半導体リレーの高速動作を実現する上で有用である。

１０ ＲＣ発振回路
１１〜１４ 第１〜第４のインバータ
１５ 帰還抵抗
１６ 帰還キャパシタ
２０ 波形調整回路
３０ 第１の回路
３１，３２ ＣＭＯＳインバータ
３１ａ，３２ａ ｐＭＯＳＦＥＴ
３１ｂ，３２ｂ ｎＭＯＳＦＥＴ
３３ 第１の抵抗（抵抗素子）
３４ 第１のキャパシタ
３５ 第２のキャパシタ
４０ 第２の回路
４１，４２ ＣＭＯＳインバータ
４１ａ，４２ａ ｐＭＯＳＦＥＴ
４１ｂ，４２ｂ ｎＭＯＳＦＥＴ
４３ 第２の抵抗（抵抗素子）
４４ 第１のキャパシタ
４５ 第２のキャパシタ
５０ 昇圧回路
５１ 第１の絶縁耐圧キャパシタ
５２ 第１の絶縁耐圧キャパシタ
５３〜５５ 第１〜第３のダイオード
６０ 充放電回路
６１ デプレッション型ＭＯＳＦＥＴ（Ｄ−ＭＯＳＦＥＴ）
６２ 第３の抵抗
７０ 出力回路
７１ 第１の出力用ＭＯＳＦＥＴ
７２ 第１の出力用ＭＯＳＦＥＴ
２００ ＭＯＳドライバチップ（半導体集積回路チップ）
２０１ 素子分離領域
３００ 第１の出力用チップ
４００ 第２の出力用チップ
５００ ボンディングワイヤ
６００〜６０２ リードフレーム
７００ 絶縁性樹脂
８００ 半導体パッケージ
Ｔ_Ｉ１，Ｔ_Ｉ２ 入力端子
Ｔ_Ｏ１，Ｔ_Ｏ２ 出力端子

Claims (7)

1. 入出力間がキャパシタにより絶縁された容量絶縁方式の半導体リレーであって、
   一対の入力端子に接続され、入力信号に応答して発振し、互いに位相が反転した第１の信号と第２の信号を生成するＲＣ発振回路と、
   前記第１の信号及び前記第２の信号を受信するとともに、前記第１の信号及び前記第２の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする波形調整回路と、
   前記波形調整回路から出力された信号を受信して所定の電圧を発生させる昇圧回路と、
   前記昇圧回路に接続された充放電回路と、
   前記充放電回路に接続された出力回路と、
   前記出力回路に接続された一対の出力端子と、を備え、
   前記昇圧回路は、互いに並列接続された第１の絶縁耐圧キャパシタ及び第２の絶縁耐圧キャパシタを有するチャージポンプ回路であり、
   前記ＲＣ発振回路は、直列接続された複数段のインバータと、該複数段のインバータに対して並列接続された帰還抵抗及び帰還キャパシタを有し、
   前記波形調整回路は、前記第１の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする第１の回路と、前記第２の信号の立ち上がり時間と立ち下がり時間とをそれぞれ長くする第２の回路と、を有し、
   前記第１の回路から出力された信号が前記第１の絶縁耐圧キャパシタに入力され、前記第２の回路から出力された信号が前記第２の絶縁耐圧キャパシタに入力され、
   前記昇圧回路で発生した電圧に基づいて前記出力回路が駆動されることを特徴とする半導体リレー。
2. 請求項１に記載の半導体リレーにおいて、
   前記出力回路は、ソースが互いに逆直列に接続された第１の出力用ＭＯＳＦＥＴ及び第２の出力用ＭＯＳＦＥＴで構成され、
   前記充放電回路は、デプレッション型ＭＯＳＦＥＴと該デプレッション型ＭＯＳＦＥＴのゲートとソースとを接続する第３の抵抗とで構成され、前記昇圧回路で発生した電圧で前記第１の出力用ＭＯＳＦＥＴ及び前記第２の出力用ＭＯＳＦＥＴのゲートをそれぞれ充電して、前記第１の出力用ＭＯＳＦＥＴ及び前記第２の出力用ＭＯＳＦＥＴを導通状態にすることで、前記一対の出力端子の間を導通させる一方、前記入力信号が供給されない場合は、前記第１の出力用ＭＯＳＦＥＴ及び前記第２の出力用ＭＯＳＦＥＴのゲートからそれぞれ電荷を放電させることで、前記第１の出力用ＭＯＳＦＥＴ及び前記第２の出力用ＭＯＳＦＥＴを非導通状態にして、前記一対の出力端子の間を開放状態にすることを特徴とする半導体リレー。
3. 請求項１または２に記載の半導体リレーにおいて、
   前記第１の回路及び前記第２の回路は、直列接続された複数段のＣＭＯＳインバータでそれぞれ構成されており、
   前記複数段のＣＭＯＳインバータのうち、最終段の１段前に位置するＣＭＯＳインバータにおいて、ｐチャネルＭＯＳＦＥＴのドレインとｎチャネルＭＯＳＦＥＴのドレインとが抵抗素子を介して電気的に接続され、
   最終段に位置するＣＭＯＳインバータにおいて、ｐチャネルＭＯＳＦＥＴのゲートが前記抵抗素子の一端に、ｎチャネルＭＯＳＦＥＴのゲートが前記抵抗素子の他端に、それぞれ電気的に接続されていることを特徴とする半導体リレー。
4. 請求項３に記載の半導体リレーにおいて、
   最終段に位置するＣＭＯＳインバータにおいて、ｐチャネルＭＯＳＦＥＴのゲートに第１のキャパシタが並列接続され、ｎチャネルＭＯＳＦＥＴのゲートに第２のキャパシタが並列接続されていることを特徴とする半導体リレー。
5. 請求項１ないし４のいずれか１項に記載の半導体リレーにおいて、
   前記ＲＣ発振回路と前記波形調整回路とは、前記一対の入力端子に入力される前記入力信号により前記複数段のインバータが駆動可能に構成されていることを特徴とする半導体リレー。
6. 請求項１ないし５のいずれか１項に記載の半導体リレーにおいて、
   前記ＲＣ発振回路と前記波形調整回路と前記充放電回路とは、前記第１の絶縁耐圧キャパシタ及び前記第２の絶縁耐圧キャパシタよりも前記出力回路から離れて配置され、
   前記ＲＣ発振回路と前記波形調整回路と前記昇圧回路と前記充放電回路とが、素子分離領域を有する半導体集積回路チップに集積化されたことを特徴とする半導体リレー。
7. 請求項６に記載の半導体リレーにおいて、
   前記出力回路が前記半導体集積回路チップに集積化されたことを特徴とする半導体リレー。

Images