JP5660492B2 - 絶縁キャパシタを用いた容量絶縁方式の半導体リレー - Google Patents

Description

本発明は、半導体リレーに係り、特に容量結合型の半導体リレーに関する。

入力信号に基づいて発光する発光素子と、発光素子からの光信号を受光して起電力を発生する受光素子を備え、この起電力によって出力用ＭＯＳＦＥＴをオン、オフする半導体リレーが知られている（例えば、特許文献１、２参照）。

図８は、従来の光結合方式による半導体リレーの構成を示す図である。図８における半導体リレー１７０は、入力端子１７１ａ、１７１ｂからの入力信号に応答して光信号を生成するＬＥＤ等の発光素子１７２と、光信号を受光して起電力を発生するフォトダイオードアレイ１７３と、発生した起電力を充放電する充放電回路１７４と、充放電回路１７４からの電圧に対応して導通・遮断する２つの出力用ＭＯＳＦＥＴ１７６ａ、１７６ｂとから構成されている。この半導体リレーの実装に際しては図１１に示すように、ＬＥＤ等の発光素子１７２を備えたＬＥＤチップＣ_Ｌ、フォトダイオードアレイ１７３を含む受信用チップＣ_Ｒ、充放電回路１７４、出力用ＭＯＳＦＥＴ１７６ａ、１７６ｂなどを備えた処理回路チップＣ_Ｔが、リードフレームＬに搭載され、樹脂パッケージＰ_０内に収納される。この構成によれば、従来例の光結合方式の半導体リレーに比べ極めて小型化を図ることが可能となる。

このような光結合方式による半導体リレーの場合、以下のような課題がある。
（１）ＬＥＤ駆動であるため比較的大きな電流が必要
ＬＥＤ等の発光素子１７２の駆動により動作させるため、入力電流としては５ｍＡ以上の電流が必要であり、消費電力は５ｍＷを超えるものとなるなど、比較的大きな電流が必要であった。
（２）高温側では使用が難しい
ＬＥＤは高温側で光出力が落ちるため、高温側での使用は８５℃までが一般的であった。
（３）ＬＥＤによりＭＯＳＦＥＴを駆動するため、電力効率（電力変換効率）が高くない
ＭＯＳＦＥＴを駆動するためには、ＬＥＤに電流を印加することで、ＬＥＤが発光し、フォトダイオードアレイがこの光を受けて、電圧/電流を出力することでＭＯＳＦＥＴを駆動する。つまり、入出力側を絶縁させるために、電気エネルギーから光エネルギーへ、そして電気エネルギーへとエネルギー変換を繰り返しながらエネルギー伝達を行うため、エネルギー伝達効率という観点では効率が高くない。
例えば、入力電流が５ｍＡの場合、通常のＬＥＤの電圧降下は１Ｖ程度であり、入力電力としては約５ｍＷ必要となる。そしてこのＬＥＤからの光を、フォトダイオードアレイで受光して、ＭＯＳＦＥＴを駆動する。このとき、ＭＯＳＦＥＴのゲートに印加される電力は、フォトダイオードアレイ出力電流=１μＡ前後、出力電圧=１０Ｖ前後とした場合、出力電力は約１０μＷとなる。よって、この場合、電力効率は１０μＷ／５ｍＷ＝０．２％と小さい。
（４）小型多チャンネル化が難しい
光絶縁型の半導体リレーにおいては、隣接する半導体リレーの、隣どうしのＬＥＤの光が、互いに干渉しないようにするための距離は離しておかなければならず、よって複数の半導体リレーを搭載して多チャンネル化をはかろうとすると、小型化には限界があった。

そこで本出願人は、高温下でも使用できるように、発光素子とフォトダイオードアレイとからなる光結合部に代えて、図９に示すように、インダクタを備えた電磁結合部２１０を用いた半導体リレーを提案している（特許文献３）。この半導体リレーは、入力信号により発振する発振回路２２０と、発振信号を電磁信号に変換するインダクタを備えた電磁結合部２１０と、この出力を整流する整流回路２３０と、整流信号を充放電する充放電回路２４０とを具備している。そして、発振回路２２０に基づく整流回路２３０を用いて充放電回路２４０により出力用のＭＯＳＦＥＴ２５０をオンオフする。
この構成によれば、使用可能な温度帯域を広げることはできるが、電磁結合するインダクタを離間して対向配置しなければならないため、小型化、薄型化に限界があった。

また、半導体スイッチとしては、種々の構成が提案されており、その一例を特許文献４に記載された図を図１０に示す。特許文献４では、第１及び第２のパルス信号生成回路３０１，３０２がそれぞれコンデンサ３０３，３０４を介して第１及び第２の制御回路３０５，３０６に接続され、この第１及び第２の制御回路３０５，３０６で出力トランジスタ３０７のゲートおよびソース電圧を制御するようにした半導体スイッチ制御回路が提案されている。この半導体スイッチ制御回路では第１及び第２のパルス信号生成回路３０１，３０２の一方が制御信号ＣＳに基づいて活性化される。そして出力トランジスタ３０７は第１の電源電圧Ｖ_２より高電圧の第２の電源電圧Ｖ_１がドレインに供給され、ソースが出力端子Ｔ_０に接続される。第１の制御回路３０５は第１のパルス信号生成回路３０１から出力されるパルス信号をコンデンサ３０３を介して入力し、出力端子Ｔ０から出力される出力電圧を容量結合により昇圧し、その昇圧電圧を出力トランジスタ３０７のゲートに出力して出力トランジスタ３０７をオンさせる。第２の制御回路３０６は第２のパルス信号生成回路３０２から出力されるパルス信号をコンデンサ３０４を介して入力し、容量結合による入力に基づいて、出力トランジスタ３０７のゲート端子を出力端子Ｔ_０に出力してゲート電圧を低下させることにより、出力トランジスタ３０７をオフさせる。

特開昭６４−４１３１９号公報 米国特許第４２２７０９８号明細書 特開２００７−１２４５１８号公報 特開平０９−２０００１５公報

前述したように、特許文献１，２の半導体リレーでは、光結合方式を用いているため、光結合効率が十分でない、高温側では使用できない、電力効率が高くないという問題があった。
また特許文献３のリレーでは、電磁結合方式を用いているため、対向する２つのインダクタを形成する必要があり、この形成プロセスはＩＣプロセスとのマッチングが難しく、製造コストが高いという課題があった。
また特許文献４は、容量結合型のＭＯＳ駆動回路であるが、グランド共通であるため、そもそもリレーとして最も大事な入出力間絶縁性能を要していない。

近年、高機能化が進むカーエレクトロニクス分野でも、車載用リレーとして半導体リレーが広く用いられてきており、１台の車に多数の半導体リレーが搭載されており、１つ１つの半導体リレーに対する消費電力の低減は極めて深刻な問題となっている。
また、大電流の流れる電力素子も搭載していることから、高温下での使用も免れえない。このため、１００℃を超える温度で正常に使用可能な半導体リレーが嘱望されていた。
本発明は、前記実情に鑑みてなされたもので、低電流下で使用可能であり、高温側での使用が可能で安全でかつ電力効率の高い半導体リレーを提供することを目的とする。

本発明の半導体リレーは、入力端子に接続され入力信号に応答して発振し、信号を生成する発振回路と、前記発振回路の前記信号を受信して電圧を発生する昇圧回路と、前記昇圧回路によって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴとを具備し、前記出力用ＭＯＳＦＥＴのドレイン端子を出力端子としたことを特徴とする。

また本発明は、上記半導体リレーであって、前記昇圧回路と前記充放電回路との間に平滑回路を備えたことを特徴とする。

また本発明は、上記半導体リレーであって、前記充放電回路と前記出力用ＭＯＳＦＥＴとの間に、定電圧化回路を備えたことを特徴とする。

また本発明は、上記半導体リレーであって、前記発振回路、前記昇圧回路、前記充放電回路は、１つのチップに集積化されたことを特徴とする。

また本発明は、上記半導体リレーであって、さらに前記出力ＭＯＳＦＥＴが前記チップ内に集積化されたことを特徴とする。

本発明によれば、ＬＥＤとフォトダイオードアレイとを用いた光絶縁方式による半導体リレーから、絶縁キャパシタを用いた容量絶縁方式にすることで、ＬＥＤを使用しない半導体リレーを構成することができる。このように、本発明の半導体リレーは、電気エネルギーから電気エネルギーへの電力伝送であるため、変換損失も小さく、電力効率を向上することができる。また、入力電流は内部回路すなわち、発振回路と昇圧回路とにおける消費電流分で済むため、従来の光結合方式の半導体リレーの１０分の１以下の消費電力で済む。また、ＬＥＤとフォトダイオードアレイの場合のように、光伝搬のために素子間隔を要するというような要件もないため、大幅な小型化が可能となり、１チップ化および多チャンネル化も可能である。また、磁気結合方式とは異なり、通常のＩＣプロセスによりキャパシタを形成することが可能なため、製造コストも安価である。

本発明の実施の形態１に係る半導体リレーの概略構成を示す図 本発明の実施の形態１に係る半導体リレーの等価回路図 （ａ）は本発明の実施の形態１に係る半導体リレーの断面概要図、（ｂ）は変形例を示す断面概要図 本発明の実施の形態２に係る半導体リレーの概略構成を示す図 本発明の実施の形態２に係る半導体リレーの等価回路図 本発明の実施の形態３に係る半導体リレーの概略構成を示す図 本発明の実施の形態３に係る半導体リレーの等価回路図 従来の半導体リレーの概略構成を示す図 従来の半導体リレーの概略構成を示す図 従来の半導体スイッチの概略構成を示す図 従来の半導体リレーの断面概要図

以下、本発明の実施の形態に係る半導体リレーについて、図面を用いて説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体リレーの概略構成を示す図、図２は本発明の実施の形態１に係る半導体リレーの等価回路図である。図３（ａ）は本発明の実施の形態１に係る半導体リレーの実装構造を示す断面概要図である。同図に示すように、本実施の形態の半導体リレーは、第１及び第２の入力端子Ｔ_ｉ１、Ｔ_ｉ２に接続され、入力信号に応答して発振し、信号を生成する発振回路１０と、この発振回路１０の信号を受信して電圧を発生する昇圧回路２０と、この昇圧回路２０によって発生した電圧を充放電する充放電回路３０と、充放電回路３０にゲート及びソースが接続された出力用ＭＯＳＦＥＴ４１ａ、４１ｂからなる出力部４０とを具備した構成である。そして、この出力用ＭＯＳＦＥＴ４１ａ、４１ｂのドレイン端子を第１及び第２の出力端子Ｔ_ｏ１、Ｔ_ｏ２とする。この半導体リレーは断面概要図を図３（ａ）に示すように、１個の半導体集積回路チップＣで構成され、リードフレームＬによって実装され樹脂パッケージＰ内に封止される。

発振回路１０は、ＲＣ発振回路であり、第１乃至第４のインバータ１１，１２，１３，１６が直列接続され、さらに第１のキャパシタ１４と第１の抵抗１５とが第３のインバータを介して並列接続され、これらが第１及び第２のインバータ１１，１２の直列接続体に並列接続されている。そしてこの発振回路１０からのパルス信号の片方は、そのまま次段の昇圧回路２０の第２の高絶縁耐圧キャパシタ２１ａに入力されるが、もう一方はインバータを介すことで位相を反転させて第３の高絶縁耐圧キャパシタ２１ｂに入力させている。
この構成により各インバータを駆動するために必要な電源は入力信号電圧により賄うことで、２端子での構成が可能となる。

また、昇圧回路２０は第２及び第３の高絶縁耐圧キャパシタ２１ａ、２１ｂと第１及び第２のダイオード２２ａ、２２ｂとをそれぞれ直列接続しこれらの間に第３のダイオード２３を接続した、典型的な倍電圧回路（ディクソン型チャージポンプ回路）である。これら第２及び第３の高絶縁耐圧キャパシタ２１ａ、２１ｂは、耐圧が数十Ｖから数ｋＶの絶縁耐圧キャパシタである。この昇圧回路では、発振回路１０から位相の異なる２つのパルス信号が入力されることで出力電圧が昇圧される。なお高絶縁耐圧キャパシタは他の半導体プロセスで作製するキャパシタと同様に形成されるが、電極間に形成する絶縁膜が厚く、絶縁耐圧を高くしたものである。昇圧回路中のキャパシタとしてこの高絶縁耐圧キャパシタを用いることにより、半導体リレーの入出力間の絶縁を維持することができる。通常絶縁膜として酸化シリコン膜が用いられるが、この膜厚は、耐圧が数十Ｖから数ｋＶとなるように設計される。

そしてこの昇圧回路２０においては、第２の高絶縁耐圧キャパシタ２１ａは、発振回路１０の一方の出力端子１０ａに接続され、この出力端子に入力された正位相の制御信号の交流成分のみを出力側へ伝えるために、直流成分を遮断する。

第３の高絶縁耐圧キャパシタ２１ｂは、インバータ１６を介して発振回路１０の他方の出力端子１０ｂ に接続されて後にインバータ１６により位相が変換された逆位相の制御信号の交流成分のみを出力側へ伝えるために、直流成分を遮断する。

この昇圧回路２０においては、第３のダイオード２３は、そのカソードが第２の高絶縁耐圧キャパシタ２１ａの出力側に、アノードが第３の高絶縁耐圧キャパシタ２１ｂの出力側に接続されることによって、第２の高絶縁耐圧キャパシタ２１ａと第３の高絶縁耐圧キャパシタ２１ｂとの間に接続されている。第１のダイオード２２ａは、そのアノードが第３のダイオード２３のカソード及び第２の高絶縁耐圧キャパシタ２１ａの出力側に接続されている。第２のダイオード２２ｂは、そのカソードが第３のダイオード２３のアノード及び第３の高絶縁耐圧キャパシタ２１ｂの出力側に接続されている。これらの第１乃至第３のダイオード２２ａ、２２ｂ、２３は、上述したように接続されることによって、第２及び第３の高絶縁耐圧キャパシタ２１ａ、２１ｂと共に、倍電圧整流回路を構成している。

充放電回路３０は、第２の抵抗３１とデプレッション型ＭＯＳＦＥＴ３２とで構成されている。第２の抵抗３１は、このデプレッション型ＭＯＳＦＥＴ３２のゲートとソース間に接続され、ゲートおよびドレイン端子が昇圧回路２０の出力端子間に接続される。またこのデプレッション型ＭＯＳＦＥＴ３２のソースおよびドレイン端子が出力部４０に接続される。

出力部４０を構成する第１及び第２の出力用ＭＯＳＦＥＴ４１ａ、４１ｂは、それぞれのゲートが充放電回路３０の一方の出力に接続され、それぞれのソースが互いに逆直列に接続された上で充放電回路３０の他方の出力に接続されている。また、出力用ＭＯＳＦＥＴ４１ａのドレインは第１の出力端子Ｔ_ｏ１に接続され、出力用ＭＯＳＦＥＴ４１ｂのドレインが第２の出力端子Ｔ_ｏ２に接続されている。

ここで、第１及び第２の出力用ＭＯＳＦＥＴ４１ａ、４１ｂは、昇圧回路２０を介して、制御信号が印加される。詳しくは、順位相の制御信号が第１のダイオード２２ａの順方向に入力されたときにのみ、第２の高絶縁耐圧キャパシタ２１ａへの入力時の２倍の印加電圧を有した制御信号が印加される。そして、それぞれのゲートソース間に電荷が充電され、ドレイン・ソース間が高インピーダンス状態から低インピーダンス状態へと変化する。

次に、このように構成された本発明の実施の形態１に係る半導体リレーの動作について説明する。
まず、発振回路１０は、第１及び第２の入力端子Ｔ_ｉ１、Ｔ_ｉ２から入力信号が入力されることによって、ＲＣ発振により発振し、パルス信号を生成する。

そして、発振回路１０から出力されたパルス信号が昇圧回路２０に入力される。

そして昇圧回路２０では一方のパルス信号は第２の高絶縁耐圧キャパシタ２１ａに入力され、第４のインバータ１６によって逆位相になったパルス信号が第３の高絶縁耐圧キャパシタ２１ｂに入力され、第２のダイオード２２ｂを介して２倍電圧の電圧が昇圧回路２０の出力側に出力される。

昇圧回路２０からの電流が充放電回路３０のデプレッション型ＭＯＳＦＥＴ３２に流れ、第２の抵抗３１を通った際、この第２の抵抗３１の両端に電位差が発生し、その電位差によってデプレッション型ＭＯＳＦＥＴ３２はＯＦＦする。そして、出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲートに印加された電圧がしきい値電圧Ｖｔｈよりも大きくなると、出力用ＭＯＳＦＥＴ４１ａ、４１ｂのドレイン・ソース間がオンになり、第１及び第２の出力端子Ｔ_ｏ１、Ｔ_ｏ２の間が導通して、リレーが閉じられる（ＯＮ状態となる）。

一方、入力信号がオフになると、第１及び第２の入力端子Ｔ_ｉ１、Ｔ_ｉ２に入力信号が入力されず、発振回路１０から発振出力がないと、昇圧回路２０からの電力供給がなくなる。するとこの第２の抵抗３１の両端に電位差は発生しなくなるため、デプレッション型ＭＯＳＦＥＴ３２はＯＮ状態となる。その結果、第１及び第２の出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲート・ソース間がこのデプレッション型ＭＯＳＦＥＴ３２でショートされ、ドレイン・ソース間がオフとなって、第１及び第２の出力端子Ｔ_ｏ１、Ｔ_ｏ２の間が遮断し、リレーが開放される。この充放電回路のオフ時間は１ｍｓ以下であり、抵抗のみの充放電回路より大幅に高速となる。ちなみに抵抗のみの充放電回路のオフ時間は１０ｍｓ以上であった。

以上説明したように、本発明の実施の形態１に係る半導体リレーによれば、ＬＥＤ駆動ではないため、入力電流が１０分の１以下に低減される上、長期使用において特性変動もなく、信頼性が向上する。また、本実施の形態によれば発振回路としてインバータを用いており、入力信号に応答してインバータを駆動し、昇圧回路を駆動するように構成している。
また、ＬＥＤを用いないため、高温側での使用可能範囲は、基本的に半導体集積回路の耐熱性に依存し、１２５℃以上の高温動作が可能となる。
さらにまた電力伝送効率が高いため、リレー動作をより速くすることができる。

なお、半導体リレーの入出力間絶縁耐圧は、この第２及び第３の高絶縁耐圧キャパシタの耐圧で決まる。
第２及び第３の高絶縁耐圧キャパシタの容量は大きければ，昇圧時に出力側に供給できる電流も大きくなるが、その分キャパシタ面積も大きくなる。このため、出力側ＭＯＳＦＥＴを駆動する目的からすると、数ｐＦから数１００ｐＦ程度が妥当と思われる。
なお、本実施の形態においては昇圧回路２０の目的は絶縁キャパシタにより出力側へＭＯＳＦＥＴ駆動分だけの電力を供給することであるため、その目的を満足する回路であれば、等倍圧回路やＮ倍圧回路など、いかなる回路を用いてもよい。

また、充放電回路３０として、第２の抵抗３１とデプレッション型ＭＯＳＦＥＴ３２とを用いているため、放電時間をより高速化することができる。なお、充放電回路３０としては、前記実施の形態で用いた第２の抵抗３１とデプレッション型ＭＯＳＦＥＴ３２に限定されることなく、抵抗のみでもよいことはいうまでもない。

さらにまたこの構成によれば、図２に等価回路を示す回路全体が誘電体分離などの素子分離基板により構成すれば１つの半導体集積回路チップＣに集積化され、１チップ化が可能となるため、大幅な小型化薄型化が可能となる。
また、前記実施の形態では、すべての回路を１チップ化した構成について説明したが、出力部４０を別のチップとするなど適宜変更可能である。別のチップとした場合、例えば図３（ｂ）に示すように、２つの出力用ＭＯＳＦＥＴチップＣ_１，それ以外の上記の諸回路を１チップ化した処理回路チップＣ_２を実装基板Ｓｕｂの両面に実装した構成も、有効である。この場合も両面実装により薄型化が可能となる。
これは図１１に示した比較例の半導体リレーのように、ＬＥＤチップＣ_Ｌ、フォトダイオードアレイを含む受信用チップＣ_Ｒ、処理回路チップＣ_Ｔが、リードフレームＬに実装され樹脂パッケージＰ_０内に収納された従来例の光結合方式の半導体リレーに比べ極めて小型化を図ることが可能となる。

（実施の形態２）
図４は、本発明の実施の形態２に係る半導体リレーの概略構成を示す図である。図５は本発明の実施の形態２に係る半導体リレーの等価回路図である。同図に示すように、本実施の形態の半導体リレーは、図１乃至３に示した実施の形態１に係る半導体リレー１において、昇圧回路２０と充放電回路３０との間に平滑回路５０を有する構成である。この平滑回路５０は図５に示すように第４のキャパシタ５１で構成されている。なお、図１および２と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。

次に、このように構成された本発明の実施の形態２に係る半導体リレーの動作について説明する。なお、リレー動作は実施の形態１と同様であるため説明を省略し、平滑回路５０の動作のみを説明する。

平滑回路５０によれば昇圧回路２０の出力変動を平坦化することができる。なお、この平滑回路５０を構成する第４のキャパシタ５１の容量は大きいほど、リプル電圧を平坦化することができるが、チップ面積も同時に大きくなるため、数ｐＦ〜数１００ｐＦ程度が現実的な値である。
この構成によれば、前記実施の形態１の効果に加えて、昇圧回路３０の出力側に平滑回路５０を設けることで、出力電圧の変動（リプル電圧）の平坦化が可能となり、より信頼性の高い動作が実現される。出力電圧が変動すると出力用ＭＯＳＦＥＴのゲートにかかる電圧が変動することになるため、出力用ＭＯＳＦＥＴのオン抵抗が変動するという問題が解決される。

（実施の形態３）
図６は、本発明の実施の形態３に係る半導体リレーの概略構成を示す図である。図７は本発明の実施の形態３に係る半導体リレーの等価回路図である。同図に示すように、本実施の形態の半導体リレーは、図４および５に示した実施の形態２に係る半導体リレー１において、充放電回路３０の後段にさらに定電圧化回路７０を有する構成である。この定電圧化回路７０は図７に示すようにツェナーダイオード７１，７２，７３を直列接続したものであり、出力用ＭＯＳＦＥＴ４１ａ、４１ｂのオン抵抗を、入力電圧に依存することなく一定にするという働きをする。なお、図４および５と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。

次に、このように構成された本発明の実施の形態３に係る半導体リレーの動作について説明する。なお、基本的なリレー動作は実施の形態１および２と同様であるが、ここでは全体フローを簡単に説明する。

＜リレーＯＮ動作＞
まず、入力電圧が印加されると、発振回路１０が発振し始める。
そして発振回路１０から出力されたパルス信号が昇圧回路２０に入力される。
ここで一方のパルス信号は昇圧回路２０の第２の高絶縁耐圧キャパシタ２１ａに入力され、発振回路１０の第４のインバータ１６によって逆位相になったパルス信号が第３の高絶縁耐圧キャパシタ２１ｂに入力され、第３のダイオード２３を介して２倍電圧の電圧が昇圧回路２０の出力側に出力される。
そして平滑用の第４のキャパシタ５１によって昇圧回路２０からの電圧が平滑化される。
平滑回路５０からの電流が充放電回路３０のデプレッション型ＭＯＳＦＥＴ３２に流れ、第２の抵抗３１を通った際、この第２の抵抗３１の両端に電位差が発生し、その電位差によってデプレッション型ＭＯＳＦＥＴ３２はＯＦＦする。
そして定電圧化回路７０では、ツェナーダイオード７１〜７３によって出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲートにかかる電圧が入力電圧によらず一定に保たれている。
そして出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲートに電圧が供給されると、出力用ＭＯＳＦＥＴのドレイン-ソース間がＯＦＦからＯＮに変わる。
このようにして半導体リレーがＯＮ状態になる。

＜リレーＯＦＦ動作＞
入力電圧がＯＦＦとなると、発振回路１０が停止し、昇圧回路２０からの電力供給がなくなる。するとこの第２の抵抗３１の両端に電位差が発生しなくなるため、デプレッション型ＭＯＳＦＥＴ３２はＯＮ状態となる。その結果出力用ＭＯＳＦＥＴ４１ａ、４１ｂのゲート・ソースは、このデプレッション型ＭＯＳＦＥＴ３２でショートされＯＦＦ状態となる。この回路のＯＦＦ時間は１ｍｓｅｃ以下である。
このようにして半導体リレーがＯＦＦ状態になる。

なお、この定電圧化回路７０は、上記構成に限定されることなく、定電圧化の可能な回路構成であればよい。
このように充放電回路３０と出力部４０との間に定電圧化回路７０を接続することで、入力電圧が使用範囲内であれば常に一定電圧を保つことができる。その結果リレーのオン抵抗も入力電圧が使用範囲内であれば常に一定に維持することができる。従って、ユーザ側で入力電圧に応じたオン抵抗の変動を意識することなく使用することが可能となる。

１０ 発振回路
１０ａ、１０ｂ （発振回路の）出力端子
１１，１２，１３、１６ インバータ
１４ 第１のキャパシタ
１５ 第１の抵抗
２０ 昇圧回路
２１ａ 第２の高絶縁耐圧キャパシタ
２１ｂ 第３の高絶縁耐圧キャパシタ
２２ａ 第１のダイオード
２２ｂ 第２のダイオード
２３ 第３のダイオード
３０ 充放電回路
３１ 第２の抵抗
３２ デプレッション型ＭＯＳＦＥＴ
４０ 出力部
４１ａ、４１ｂ 出力用ＭＯＳＦＥＴ
５０ 平滑回路
５１ 第４のキャパシタ
７０ 定電圧化回路
７１，７２，７３ ツェナーダイオード

Claims (1)

1. 入力端子に接続され入力信号に応答して発振し、信号を生成するＲＣ発振回路と、前記ＲＣ発振回路の前記信号を受信して電圧を発生する昇圧回路と、前記昇圧回路によって発生した電圧を充放電する充放電回路と、前記充放電回路にゲート及びソースが接続された出力用ＭＯＳＦＥＴとを具備し、
   前記昇圧回路は、絶縁耐圧キャパシタを有するチャージポンプ回路であり、
   前記ＲＣ発振回路は、直列接続された複数のインバータと、当該複数のインバータに対して並列接続されたキャパシタおよび抵抗を含むとともに、前記入力端子が二つの入力端子を含み、当該二つの入力端子に入力される前記入力信号により前記複数のインバータが駆動可能であり、
   前記昇圧回路の前記絶縁耐圧キャパシタは、互いに並列接続された二つの絶縁耐圧キャパシタを含み、
   前記ＲＣ発振回路からの前記信号が、前記二つの絶縁耐圧キャパシタのうちの一つの絶縁耐圧キャパシタにそのまま入力され、他の絶縁耐圧キャパシタに位相が反転されて入力され、
   前記出力用ＭＯＳＦＥＴのドレイン端子を出力端子とした絶縁キャパシタを用いた容量絶縁方式の半導体リレー。

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