JP5776011B2 - 絶縁キャパシタを用いた容量絶縁方式の半導体リレー - Google Patents
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(1)小型多チャンネル化が難しい
光絶縁型の半導体リレーにおいては、隣接する半導体リレーの、隣同士のLEDの光が、互いに干渉しないようにするための距離は離しておかなければならず、よって複数の半導体リレーを搭載して多チャンネル化をはかろうとすると、小型化には限界があった。
(2)LED駆動であるため比較的大きな電流が必要
LED等の発光素子172の駆動により動作させるため、入力電流としては5mA以上の電流が必要であり、消費電力は5mWを超えるものとなるなど、比較的大きな電流が必要であった。
(3)高温側では使用が難しい
LEDは高温側で光出力が落ちるため、高温側での使用は85℃までが一般的であった。
(4)LEDによりMOSFETを駆動するため、電力効率(電力変換効率)が高くない
MOSFETを駆動するためには、LEDに電流を印加することで、LEDが発光し、フォトダイオードアレイがこの光を受けて、電圧/電流を出力することでMOSFETを駆動する。つまり、入出力側を絶縁させるために、電気エネルギーから光エネルギーへ、そして電気エネルギーへとエネルギー変換を繰り返しながらエネルギー伝達を行うため、エネルギー伝達効率という観点では効率が高くない。
例えば、入力電流が5mAの場合、通常のLEDの電圧降下は1V程度であり、入力電力としては約5mW必要となる。そしてこのLEDからの光を、フォトダイオードアレイで受光して、MOSFETを駆動する。このとき、MOSFETのゲートに印加される電力は、フォトダイオードアレイ出力電流=1μA前後、出力電圧=10V前後とした場合、出力電力は約10μWとなる。よって、この場合、電力効率は10μW/5mW=0.2%と小さい。
この構成によれば、使用可能な温度帯域を広げることはできるが、電磁結合するインダクタを離間して対向配置しなければならないため、小型化、薄型化に限界があった。
また特許文献3のリレーでは、電磁結合方式を用いているため、対向する2つのインダクタを形成する必要があり、この形成プロセスはICプロセスとのマッチングが難しく、製造コストが高いという課題があった。
また特許文献4は、容量結合型のMOS駆動回路であるが、グランド共通であるため、そもそもリレーとして最も大事な入出力間絶縁性能を要していない。
さらにまた、大電流の流れる電力素子も搭載していることから、高温下での使用も免れえない。このため、100℃を超える温度で正常に使用可能な半導体リレーが嘱望されていた。
本発明は、前記実情に鑑みてなされたもので、専有面積が小さくかつ多数の半導体リレーを搭載可能な半導体リレーを提供することを目的とする。また低電流下で使用可能であり、高温側での使用が可能で安全でかつ電力効率の高い半導体リレーを提供することを目的とする。
図1は、本発明の実施の形態1に係る半導体リレーの概略構成を示す図、図2は本発明の実施の形態1に係る半導体リレーの等価回路図である。図3は本発明の実施の形態1に係る半導体リレーのMOSドライバチップを示す説明図、図4はその実装状態を示す図である。なお図4はパッケージ80を一部破断した状態で内部をみた図である。図5は断面図である。同図に示すように、本実施の形態の半導体リレーは、第1及び第2の入力端子Ti1、Ti2に接続され、入力信号に応答して発振し、信号を生成する発振回路10と、この発振回路10の信号を受信して電圧を発生する昇圧回路20と、この昇圧回路20によって発生した電圧を充放電する充放電回路30と、充放電回路30にゲート及びソースが接続された出力用MOSFET41a、41bからなる出力部40とを具備した構成である。そして、この出力用MOSFET41a、41bのドレイン端子を第1及び第2の出力端子To1、To2とする。この半導体リレーは図3に示すMOSドライバチップ100と第1および第2の出力用MOSFET41a、41bの2枚のチップとで構成される。このMOSドライバチップ100は、発振回路10と、昇圧回路20と、充放電回路30とが誘電体分離基板からなる1チップに集積化されている。そして各回路間は誘電体分離領域からなる素子分離領域90で絶縁分離され、図示しない配線層あるいは拡散領域によって回路間の電気的接続がなされている。誘電体分離基板の素子分離領域としては、トレンチを形成し、トレンチ内壁を酸化したもの、酸素ドーピングなどにより、トレンチ内壁に形成した酸化膜など、適宜選択可能である。
又出力端子To1、To2に相当する領域には、出力用MOSFET41a、41bのドレイン端子がリードフレームの第1及び第2の出力端子To1、To2に搭載される。
そして図4に示すように、発振回路10と、昇圧回路20と、充放電回路30とが、誘電体分離基板からなる1個の半導体集積回路チップ(MOSドライバチップ)100で構成され、第1および第2の出力用MOSFET41a、41bがそれぞれ1つのチップを構成して、リードフレームLによって実装され樹脂パッケージ80内に封止される。
この構成により各インバータを駆動するために必要な電源は入力信号電圧により賄うことで、2端子での構成が可能となる。
まず、発振回路10は、第1及び第2の入力端子Ti1、Ti2から入力信号が入力されることによって、RC発振により発振し、パルス信号を生成する。
また、LEDを用いないため、高温側での使用可能範囲は、基本的に半導体集積回路の耐熱性に依存し、125℃以上の高温動作が可能となる。
さらにまた電力伝送効率が高いため、リレー動作をより速くすることができる。
なお、本実施の形態においては昇圧回路20の目的は絶縁キャパシタにより出力側へMOSFET駆動分だけの電力を供給することであるため、その目的を満足する回路であれば、等倍圧回路やN倍圧回路など、いかなる回路を用いてもよい。
これは図17に示した比較例の半導体リレーのように、LEDチップCL、フォトダイオードアレイを含む受信用チップCR、処理回路チップCTが、リードフレームLに実装され樹脂パッケージP0内に収納された従来例の光結合方式の半導体リレーに比べ極めて小型化を図ることが可能となる。ちなみに、出力MOSFETは、ON/OFF動作による発熱が想定される。このため、温度の影響を受けやすい充放電回路や発振回路は、出力MOSFETからできるだけ離して配置し、比較的温度の影響を受けにくいキャパシタは、出力MOSのそばに配置させた方が良い。
また、前記実施の形態では、出力部40以外のすべての回路を1チップ化した構成について説明したが、出力部40も同一チップ内に集積化することも可能である。
図6は、本発明の実施の形態2に係る半導体リレーの概略構成を示す図であり、出力部40を含めて、発振回路10と、昇圧回路20と、充放電回路30とが1個の半導体集積回路チップ110で構成され、リードフレームLによって実装され樹脂パッケージ80内に封止される。図7はこの半導体リレーのパッケージを破断し、内部をみた状態を示す上面図、図8は断面図である。
回路構成としては前記実施の形態1で図1及び図2に示した回路構成と同様であるため、ここでは説明を省略する。
また、前記実施の形態2では、半導体リレーを1チップ化したことで、大幅な小型化が実現される。このため、1つのチップ内に複数のリレー部を集積化することも可能である。図9は本発明の実施の形態3の半導体リレーを示す図である。本実施の形態ではチップ120内に2つのリレー部120a、120bを集積化している。構成の主要部については前記実施の形態2と同様であり、実施の形態2の半導体リレーで用いられている各素子領域を素子分離領域90を介してチップ120内に集積化したことを特徴とするものである。
そして第1及び第2の入力端子T1i1、T1i2、第1及び第2の入力端子T2i1、T2i2に入力信号が入力される。また、第1及び第2の出力端子T1o1、T1o2、第1及び第2の出力端子T2o1、T2o2を備え,2つのリレー部を有する半導体リレーを極めて小型とすることが可能となる。
この構成によれば、前記実施の形態1に比べ更なる小型化が可能となる。
図10は、本発明の実施の形態4に係る半導体リレーの概略構成を示す図である。図11は本発明の実施の形態4に係る半導体リレーの等価回路図である。同図に示すように、本実施の形態の半導体リレーは、図1乃至3に示した実施の形態1に係る半導体リレー1において、昇圧回路20と充放電回路30との間に平滑回路50を有し、これを1チップ化した構成である。この平滑回路50は図5に示すように第4のキャパシタ51で構成されている。なお、図1および2と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。
図12は、本発明の実施の形態5に係る半導体リレーの概略構成を示す図である。図13は本発明の実施の形態5に係る半導体リレーの等価回路図である。同図に示すように、本実施の形態の半導体リレーは、図10および11に示した実施の形態4に係る半導体リレー1において、充放電回路30の後段にさらに定電圧化回路70を有し、これらを1チップ化した構成である。この定電圧化回路70は図7に示すようにツェナーダイオード71,72,73を直列接続したものであり、出力用MOSFET41a、41bのオン抵抗を、入力電圧に依存することなく一定にするという働きをする。なお、図10および11と同じ構成要素については、同一符号を付して説明を簡略にし、若しくは省略する。
まず、入力電圧が印加されると、発振回路10が発振し始める。
そして発振回路10から出力されたパルス信号が昇圧回路20に入力される。
ここで一方のパルス信号は昇圧回路20の第2の高絶縁耐圧キャパシタ21aに入力され、発振回路10の第4のインバータ16によって逆位相になったパルス信号が第3の高絶縁耐圧キャパシタ21bに入力され、第3のダイオード23を介して2倍電圧の電圧が昇圧回路20の出力側に出力される。
そして平滑用の第4のキャパシタ51によって昇圧回路20からの電圧が平滑化される。
平滑回路50からの電流が充放電回路30のデプレッション型MOSFET32に流れ、第2の抵抗31を通った際、この第2の抵抗31の両端に電位差が発生し、その電位差によってデプレッション型MOSFET32はOFFする。
そして定電圧化回路70では、ツェナーダイオード71〜73によって出力用MOSFET41a、41bのゲートにかかる電圧が入力電圧によらず一定に保たれている。
そして出力用MOSFET41a、41bのゲートに電圧が供給されると、出力用MOSFETのドレイン-ソース間がOFFからONに変わる。
このようにして半導体リレーがON状態になる。
入力電圧がOFFとなると、発振回路10が停止し、昇圧回路20からの電力供給がなくなる。するとこの第2の抵抗31の両端に電位差が発生しなくなるため、デプレッション型MOSFET32はON状態となる。その結果出力用MOSFET41a、41bのゲート・ソースは、このデプレッション型MOSFET32でショートされOFF状態となる。この回路のOFF時間は1msec以下である。
このようにして半導体リレーがOFF状態になる。
このように充放電回路30と出力部40との間に定電圧化回路70を接続することで、入力電圧が使用範囲内であれば常に一定電圧を保つことができる。その結果リレーのオン抵抗も入力電圧が使用範囲内であれば常に一定に維持することができる。従って、ユーザ側で入力電圧に応じたオン抵抗の変動を意識することなく使用することが可能となる。
10a、10b (発振回路の)出力端子
11、12、13、16 インバータ
14 第1のキャパシタ
15 第1の抵抗
20 昇圧回路
21a 第2の高絶縁耐圧キャパシタ
21b 第3の高絶縁耐圧キャパシタ
22a 第1のダイオード
22b 第2のダイオード
23 第3のダイオード
30 充放電回路
31 第2の抵抗
32 デプレッション型MOSFET
40 出力部
41a、41b 出力用MOSFET
50 平滑回路
51 第4のキャパシタ
70 定電圧化回路
71、72、73 ツェナーダイオード
80 パッケージ
81、82、83 パッド
90 素子分離領域
L リードフレーム
100、110、120 (MOSドライバ)チップ
Claims (2)
- 入力端子に接続され入力信号に応答して発振し、信号を生成するRC発振回路と、
前記RC発振回路の前記信号を受信して電圧を発生する昇圧回路と、
前記昇圧回路によって発生した電圧を充放電する充放電回路と、
前記充放電回路に接続された出力回路とを具備した絶縁キャパシタを用いた容量絶縁方式の半導体リレーであって、
前記昇圧回路は、絶縁耐圧キャパシタを有するチャージポンプ回路であり、
前記RC発振回路は、直列接続された複数のインバータと、当該複数のインバータに対して並列接続されたキャパシタおよび抵抗を含むとともに、前記入力端子が二つの入力端子を含み、当該二つの入力端子に入力される前記入力信号により前記複数のインバータが駆動可能であり、
前記昇圧回路の前記絶縁耐圧キャパシタは、互いに並列接続された二つの絶縁耐圧キャパシタを含み、
前記RC発振回路からの前記信号が、前記二つの絶縁耐圧キャパシタのうちの一つの絶縁耐圧キャパシタにそのまま入力され、他の絶縁耐圧キャパシタに位相が反転されて入力され、
前記RC発振回路や前記充放電回路は、前記絶縁耐圧キャパシタよりも前記出力回路から離れて配置され、
前記RC発振回路、前記昇圧回路、および前記充放電回路が、1枚の誘電体分離基板からなるチップに集積化された半導体リレー。 - 請求項1に記載の半導体リレーであって、
さらに前記出力回路が前記チップ内に集積化された半導体リレー。
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