JP2016225947A - 半導体装置および半導体リレー - Google Patents

Abstract

【課題】入出力間の電気的な絶縁性をより高めることができる半導体装置を提供する。
【解決手段】半導体装置１は、昇圧回路２１と半導体基板７とを備えている。昇圧回路２１は、第１端子（端子２１ａ，２１ｂ）と第２端子（端子２１ｃ，２１ｄ）と間に直列に電気的に接続された複数のキャパシタ（例えばキャパシタ２１５、２１６）を有し、入力される入力信号を昇圧して出力する回路である。半導体基板７には、昇圧回路２１が形成されている。これにより、半導体装置１は、入出力間の電気的な耐圧をより高くすることができる。
【選択図】図１

Description

本発明は、一般に半導体装置および半導体リレー、より詳細には入出力間を電気的に絶縁する半導体装置およびそれを用いた半導体リレーに関する。

従来、入出力間を電気的に絶縁する半導体リレーには、光結合方式を用いた半導体リレーと、容量結合方式を用いた半導体リレーとがある。容量結合方式を用いた半導体リレーは、例えば特許文献１に記載されている。容量結合方式を用いた半導体リレーでは、ＬＥＤを用いないため、光結合方式を用いた半導体リレーと比較して消費電流が少なく、高温環境でも動作可能といった利点がある。

特開平１１−１９５９７２号公報

容量結合方式の半導体リレーを用いる場合、信頼性の高いスイッチング動作を行うためには半導体リレーの入出力間の電気的な絶縁が重要な要素となっている。そこで、容量結合方式の半導体リレーでは、信頼性の高いスイッチング動作を行うために入出力間の電気的な絶縁性をより高めることが要望されている。

そこで、本発明は、上記事由に鑑みてなされており、その目的は、入出力間の電気的な絶縁性をより高めることができる半導体装置および半導体リレーを提供することにある。

本発明の一態様である半導体装置は、第１端子と第２端子と間に直列に電気的に接続された複数のキャパシタを有し、前記第１端子から入力される入力信号を昇圧して前記第２端子から出力する昇圧回路と、前記昇圧回路が形成される半導体基板とを備えることを特徴とする。

ここで、前記複数のキャパシタは、前記半導体基板の厚み方向の面上に横並びに配置されていることが好ましい。

ここで、前記複数のキャパシタは、前記半導体基板の厚み方向に積層されていることが好ましい。

ここで、前記半導体装置は、一対の第３端子間に入力される信号に応答して発振し、前記信号に応じた前記入力信号を生成し、前記昇圧回路に出力する発振回路を、さらに備えることが好ましい。

ここで、前記半導体装置は、前記昇圧回路から出力される信号に応じて駆動信号を出力する駆動回路を、さらに備えることが好ましい。

また、本発明の一態様である半導体リレーは、上述したいずれかの前記半導体装置と、スイッチング素子とを備え、前記半導体装置は、前記入力信号に応じた駆動信号を出力するように構成され、前記スイッチング素子は、前記駆動信号に応じて入／切するように構成されていること特徴とする。

上述した半導体装置および半導体リレーによると、複数のキャパシタを直列に電気的に接続しているので、入出力間の電気的な絶縁性をより高めることができる。

図１Ａは本実施形態に係る半導体装置の平面図であり、図１Ｂは図１Ａの第１キャパシタ群のＸ−Ｘ断面図であり，図１Ｃは図１Ａの第２キャパシタ群のＹ−Ｙ断面図である。 実施形態に係る半導体リレーを説明する回路概略図である。 実施形態に係る半導体リレーを説明する全体概略図である。 図４Ａは、実施形態における第１キャパシタ群を構成するキャパシタの別の配列例を説明する断面図であり、図４Ｂは、実施形態における第２キャパシタ群を構成するキャパシタの別の配列例を説明する断面図である。

（実施形態）
以下、本実施形態に係る半導体装置１および半導体装置１を用いた半導体リレー２について、図１〜３を用いて説明する。

半導体装置１は、図１および図２に示すように、発振回路２０、昇圧回路２１および充放電回路２２（駆動回路）を備える。発振回路２０と昇圧回路２１とは、図２に示すように、一対の端子２１ａ，２１ｂ（第１端子）で接続されている。また、昇圧回路２１と充放電回路２２とは、図２に示すように、一対の端子２１ｃ，２１ｄ（第２端子）で接続されている。なお、一対の端子２１ａ，２１ｂおよび一対の端子２１ｃ，２１ｄは、電線等を接続するための部品として実体を有していなくてもよく、例えば電子部品のリードや、回路基板に含まれる導体の一部であってもよい。

半導体リレー２は、図２に示すように、第１入力端子３０（第３端子）および第２入力端子３１（第３端子）と、半導体リレー２と、第１ＭＯＳＦＥＴ２３と、第２ＭＯＳＦＥＴ２４と、第１出力端子３２および第２出力端子３３とを備える。第１ＭＯＳＦＥＴ２３と、第２ＭＯＳＦＥＴ２４とは、それぞれ１枚の半導体基板上に構成されている。また、半導体装置１は、図１Ａに示すように、発振回路２０と、昇圧回路２１と、充放電回路２２とを１枚の半導体基板７に集積した半導体集積回路で構成されている。そして、図３に示すように、半導体装置１がダイパッド３４に、第１ＭＯＳＦＥＴ２３がダイパッド３５に、第２ＭＯＳＦＥＴ２４がダイパッド３６に、それぞれ実装されている。半導体リレー２は、ダイパッド３４，３５，３６をセラミック製やモールド樹脂製のパッケージ６で封止することで構成される。なお、「ＭＯＳＦＥＴ」は、“Metal-Oxide-Semiconductor Field-Effect Transistor”の略語である。

以下、各構成要素について説明する。

発振回路２０は、例えばＲＣ発振回路で構成される。発振回路２０は、第１入力端子３０と第２入力端子３１との間に電圧が印加される、つまり信号が入力されると、発振を開始する。そして、発振回路２０は、発振を開始することによりパルス信号を発生しており、入力された信号に応じた信号（入力信号）を出力する。具体的には、発振回路２０は、ＮＯＴゲートを有しており、パルス信号Ｓ１（入力信号）と、パルス信号Ｓ１をＮＯＴゲートで反転させたパルス信号Ｓ２（入力信号）とを出力する（図２参照）。ここで、パルス信号Ｓ１とパルス信号Ｓ２とは逆位相となる。発振回路２０は、パルス信号Ｓ１を第１キャパシタ群２１０に、パルス信号Ｓ２を第２キャパシタ群２１１に出力する。また、発振回路２０は、第１入力端子３０と第２入力端子３１との間に電圧が印加されなくなる、つまり信号が入力されなくなると、発振を停止する。発振回路２０は、発振を停止することにより交流電圧の発生を停止する。

昇圧回路２１は、第１キャパシタ群２１０と、第２キャパシタ群２１１と、第１ダイオード２１２と、第２ダイオード２１３と、第３ダイオード２１４とを備えている。第１キャパシタ群２１０および第２キャパシタ群２１１のそれぞれは、直列接続された複数のキャパシタで構成される。なお詳細な構成は後述する。第３ダイオード２１４は、そのカソードが第１キャパシタ群２１０の出力側に、アノードが第２キャパシタ群２１１の出力側に接続されている。第１ダイオード２１２は、そのアノードが、第１キャパシタ群２１０の出力側および第３ダイオード２１４のカソードに接続されている。第２ダイオード２１３は、そのカソードが、第２キャパシタ群２１１の出力側および第３ダイオード２１４のアノードに接続されている。

ここで、発振回路２０からのパルス信号Ｓ１は第１キャパシタ群２１０に、発振回路２０からのパルス信号Ｓ２は第２キャパシタ群２１１に入力される。第１キャパシタ群２１０は、入力されたパルス信号Ｓ１の交流成分のみを出力側へ伝え、直流成分を遮断する。第２キャパシタ群２１１は、入力されたパルス信号Ｓ２の交流成分のみを出力側へ伝え、直流成分を遮断する。そして、昇圧回路２１は、第１キャパシタ群２１０に発振回路２０からのパルス信号Ｓ１が、第２キャパシタ群２１１に発振回路２０からのパルス信号Ｓ２が入力されることで、パルス信号Ｓ１，Ｓ２を昇圧して出力する。本実施形態では、昇圧回路２１は、ディクソン型のチャージポンプ回路で構成されている。

充放電回路２２は、昇圧回路２１から出力される信号に応じて、電圧（駆動信号）を出力する。具体的には、充放電回路２２は、抵抗とデプレッション型ＭＯＳＦＥＴとで、第１ＭＯＳＦＥＴ２３および第２ＭＯＳＦＥＴ２４のそれぞれのゲート容量の充電および放電を制御するように構成されている。具体的には、充放電回路２２は、昇圧回路２１から電圧が印加されると、第１ＭＯＳＦＥＴ２３および第２ＭＯＳＦＥＴ２４のそれぞれのゲート容量を充電する。充放電回路２２は、昇圧回路２１から電圧が印加されなくなると、第１ＭＯＳＦＥＴ２３および第２ＭＯＳＦＥＴ２４のそれぞれのゲート容量に蓄積されている電荷を放電する。なお、「ゲート容量」とは、ＭＯＳＦＥＴのゲートとソースとの間に存在するキャパシタ（一般的に「ゲート入力容量」という。）およびゲートとドレインとの間に存在するキャパシタ（一般的に「ゲート出力容量」という。）である。

第１ＭＯＳＦＥＴ２３および第２ＭＯＳＦＥＴ２４は、それぞれのソース同士を接続することで直列に接続されている。第１ＭＯＳＦＥＴ２３のドレインは、ダイパッド３５と電気的に接続されている。このダイパッド３５の一部はパッケージ６の外部に露出しており、第１出力端子３２として用いられている（図３参照）。第１ＭＯＳＦＥＴ２３のゲートは、図３に示すように、第１ゲート用パッド４５と電気的に接続されている。第１ＭＯＳＦＥＴ２３のソースは、図３に示すように、第１ソース用パッド４６と電気的に接続されている。

第２ＭＯＳＦＥＴ２４のドレインは、ダイパッド３６と電気的に接続されている。このダイパッド３６の一部はパッケージ６の外部に露出しており、第２出力端子３３として用いられる（図３参照）。第２ＭＯＳＦＥＴ２４のゲートは、図３に示すように、第２ゲート用パッド４７と電気的に接続されている。第２ＭＯＳＦＥＴ２４のソースは、図３に示すように、第２ソース用パッド４８と電気的に接続されている。

半導体装置１は、上述したように、発振回路２０と、昇圧回路２１と、充放電回路２２とを半導体基板７の表面に形成して構成されている（図１Ａ参照）。各回路は、配線層や拡散領域により、互いに電気的に接続されている。ここで、半導体基板７の表面とは、半導体基板７の厚み方向における一面であって、発振回路２０等が形成されている面である。

半導体基板７は、単結晶シリコンで形成されるシリコン基板（Si基板）である。

半導体装置１は、発振回路２０の入力端子に接続される第１パッド４０及び第２パッド４１を半導体基板７の表面に形成して構成されている（図３参照）。また、半導体装置１は、充放電回路２２の出力端子に接続される第３パッド４２及び第４パッド４３、並びに第５パッド４４を半導体基板７の表面に形成して構成されている（図３参照）。

図３に示すように、第１パッド４０と第１入力端子３０との間、第２パッド４１と第２入力端子３１との間は、それぞれボンディングワイヤ５を介して電気的に接続されている。また、第３パッド４２と第１ゲート用パッド４５との間、第５パッド４４と第２ゲート用パッド４７との間は、それぞれボンディングワイヤ５を介して電気的に接続されている。更に、第４パッド４３はダイパッド３４とボンディングワイヤ５を介して電気的に接続されている。そして、ダイパッド３４と第１ソース用パッド４６との間、ダイパッド３４と第２ソース用パッド４８との間は、それぞれボンディングワイヤ５を介して電気的に接続されている。

昇圧回路２１の各ダイオード２１２〜２１４、および充放電回路２２は、図１Ａに示すように、半導体基板７の表面に形成されている。なお、各ダイオード２１２〜２１４は、充放電回路２２と纏めて半導体基板７の表面に形成されてもよい。そして、昇圧回路２１の第１キャパシタ群２１０および第２キャパシタ群２１１は、半導体基板７の表面における発振回路２０と、各ダイオード２１２〜２１４及び充放電回路２２との間の領域に形成されている。

第１キャパシタ群２１０および第２キャパシタ群２１１は、上述したように、直列接続された複数のキャパシタで構成されている。なお、本実施形態では、第１キャパシタ群２１０は、直列接続された２つのキャパシタ２１５，２１６で構成されている。また、第２キャパシタ群２１１は、直列接続された２つのキャパシタ２１７，２１８で構成されている。

図１Ｂは、図１Ａの第１キャパシタ群２１０のＸ−Ｘ断面図であり、図１Ｃは、図１Ａの第２キャパシタ群２１１のＹ−Ｙ断面図である。

半導体装置１では、図１Ｂ，１Ｃに示すように、半導体基板７の表面に、半導体リレー２の入出力間を電気的に絶縁する絶縁膜９が設けられている。ここで、絶縁膜９は、例えば二酸化ケイ素（シリカ：silica）や窒化ケイ素（シリコンナイトライド：silicon nitride）等の誘電体で形成されている。

キャパシタ２１５，２１６は、図１Ｂに示すように、半導体基板７の厚み方向における面上に横並びに配置されている。ここで、半導体基板７の厚み方向における面上に横並びに配置されるとは、半導体基板７の面に直接配置される場合だけでなく、半導体基板７の面より上位層の面に配置される場合も含んでいる。

キャパシタ２１５は、図１Ｂに示すように、第１電極８０と、第２電極８１と、第１電極８０と第２電極８１との間に形成された誘電体層８６とから構成されている。キャパシタ２１６は、図１Ｂに示すように、第２電極８１と、第３電極８２と、第２電極８１と第３電極８２との間に形成された誘電体層８７とから構成されている。各電極８０〜８２は、例えばアルミニウムやポリシリコン（高純度の多結晶シリコン）で形成され、誘電体層８６，８７は、例えば二酸化ケイ素や窒化ケイ素等の誘電体で形成される。第１電極８０は、図１Ｂに示すように、第３電極８２より下位層に位置している。第２電極８１は、第３電極８２と同位層に位置し、かつ第１電極８０と対向する位置に存在する電極部８１ａと、第１電極８０と同位層に位置し、かつ第３電極８２と対向する位置に存在する電極部８１ｂとを導電部８１ｃで電気的に接続することで形成されている。

換言すると、キャパシタ２１５は、第１電極８０と電極部８１ａとから構成され、キャパシタ２１６は、電極部８１ｂと第３電極８２とから構成されている。つまり、キャパシタ２１５とキャパシタ２１６とは、第２電極８１を共用することで、直列接続を実現し、第１キャパシタ群２１０を形成している。第１電極８０は発振回路２０と接続され、第３電極８２は、第３ダイオード２１４のカソードおよび第１ダイオード２１２のアノードと接続されている。

キャパシタ２１７，２１８は、図１Ｃに示すように、半導体基板７の厚み方向における面上に横並びに配置されている。キャパシタ２１７は、図１Ｃに示すように、第１電極８３と、第２電極８４と、第１電極８３と第２電極８４との間に形成された誘電体層８６とから構成されている。キャパシタ２１８は、図１Ｃに示すように、第２電極８４と、第３電極８５と、第２電極８４と第３電極８５との間に形成された誘電体層８７とから構成されている。各電極８０〜８２は、例えばアルミニウムやポリシリコン（高純度の多結晶シリコン）で形成される。第１電極８３は、図１Ｃに示すように、第３電極８５より下位層に位置している。第２電極８４は、第３電極８５と同位層に位置し、かつ第１電極８３と対向する位置に存在する電極部８４ａと、第１電極８３と同位層に位置し、かつ第３電極８５と対向する位置に存在する電極部８４ｂとを導電部８４ｃで電気的に接続することで形成されている。

換言すると、キャパシタ２１７は、第１電極８３と電極部８４ａとから構成され、キャパシタ２１８は、電極部８４ｂと第３電極８５とから構成されている。つまり、キャパシタ２１７とキャパシタ２１８とは、第２電極８４を共用することで、直列接続を実現し、第２キャパシタ群２１１を形成している。第１電極８３は発振回路２０と接続され、第３電極８５は、第３ダイオード２１４のアノードおよび第２ダイオード２１３のカソードと接続されている。

また、半導体基板７における発振回路２０の周囲には、図１Ａに示すように、発振回路２０を周囲の領域と電気的に絶縁する誘電体分離領域７３が形成されている。誘電体分離領域７３は、例えば半導体基板７を厚み方向に掘ってトレンチ（trench）を形成し、トレンチの内壁にシリコン酸化膜を形成し、このシリコン酸化膜で囲まれる空間に多結晶シリコンを埋め込んで形成される。誘電体分離領域７３は、各ダイオード２１２〜２１４及び充放電回路２２の周囲にも形成されている。その他、誘電体分離領域７３は、各パッド４０〜４４の周囲にも形成されている。

また、キャパシタ２１５，２１６のそれぞれの静電容量は、キャパシタ２１５，２１６を直列接続した場合の合成容量が半導体装置１の設計時に決められた第１キャパシタ群２１０の電気容量と等しくなるように設計される。同様に、キャパシタ２１７，２１８のそれぞれの電気容量は、キャパシタ２１７，２１８を直列接続した場合の合成容量が半導体装置１の設計時に決められた第２キャパシタ群２１１の電気容量と等しくなるように設計される。

次に、半導体リレー２の動作について説明する。第１入力端子３０と第２入力端子３１との間に電圧が印加されると、発振回路２０が発振を開始してパルスを生成する。昇圧回路２１は、発振回路２０からのパルスを昇圧して出力する。この昇圧回路２１の出力電圧が、充放電回路２２に印加されると、充放電回路２２は、第１ＭＯＳＦＥＴ２３および第２ＭＯＳＦＥＴ２４のそれぞれのゲート容量を充電する。すると、第１ＭＯＳＦＥＴ２３および第２ＭＯＳＦＥＴ２４がオンに切り替わり、第１出力端子３２と第２出力端子３３との間が導通する。すなわち、半導体リレー２がオンに切り替わる。

第１入力端子３０と第２入力端子３１との間に電圧が印加されなくなると、発振回路２０の発振が停止し、昇圧回路２１から電圧が出力されなくなる。このとき、第１ＭＯＳＦＥＴ２３および第２ＭＯＳＦＥＴ２４のゲート容量に蓄積されていた電荷が充放電回路２２を通して放電される。すると、第１ＭＯＳＦＥＴ２３および第２ＭＯＳＦＥＴ２４がオフに切り替わり、第１出力端子３２と第２出力端子３３との間が遮断される。すなわち、半導体リレー２がオフに切り替わる。

以上説明したように、本実施形態の半導体装置１では、第１キャパシタ群２１０を形成する２つのキャパシタ２１５，２１６を直列に接続することで、第１キャパシタ群２１０の高耐圧化を実現することができる。また、本実施形態の半導体装置１では、第２キャパシタ群２１１を形成する２つのキャパシタ２１７，２１８を直列に接続することで、第２キャパシタ群２１１の高耐圧化を実現することができる。

なお、本実施形態では、第１キャパシタ群２１０を構成する２つのキャパシタ２１５，２１６、および第２キャパシタ群２１１を構成する２つのキャパシタ２１７，２１８は、半導体基板７の厚み方向における面上に横並びに配置するとしたが、これに限定されない。キャパシタ２１５，２１６は、図４Ａに示すように、半導体基板７の厚み方向に積層して、直列に電気的に接続されてもよい。また、同様に、キャパシタ２１７，２１８は、図４Ｂに示すように、半導体基板７の厚み方向に積層して、直列に電気的に接続されてもよい。

なお、本実施形態の半導体装置１では、キャパシタ２１５の第１電極８０が発振回路２０と接続され、キャパシタ２１６の第３電極８２が第３ダイオード２１４のカソードおよび第１ダイオード２１２のアノードと接続されているとしたが、これに限定されない。キャパシタ２１５の第１電極８０が第３ダイオード２１４のカソードおよび第１ダイオード２１２のアノードと接続され、キャパシタ２１６の第３電極８２が発振回路２０と接続されてもよい。第２キャパシタ群２１１においても同様に、キャパシタ２１７の第１電極８３が第３ダイオード２１４のアノードおよび第２ダイオード２１３のカソードと接続され、第３電極８５が発振回路２０と接続されてもよい。

また、上述した半導体基板７は、ｎ型基板であってもよいし、ｐ型基板であってもよい。また、本実施形態の半導体リレー２では、スイッチング素子がＭＯＳＦＥＴであるが、ＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）等の他のスイッチング素子であってもよい。

また、本実施形態の半導体装置１において、絶縁膜９は必須の構成要素ではない。半導体装置１は、絶縁膜９を設けていなくてもよい。また、発振回路２０は、半導体基板７の内部に形成されてもよい。

実施形態では、第１キャパシタ群２１０および第２キャパシタ群２１１のそれぞれは、直列接続された２つのキャパシタから構成されるとしたが、直列接続された３つ以上のキャパシタから構成されていてもよい。この場合、３つ以上のキャパシタは、半導体基板７の厚み方向における面に配列することで直列接続を実現してもよいし、半導体基板７の厚み方向に積層することで直列接続を実現してもよい。

以上説明したように、本実施形態の半導体装置１は、入出力間（端子２１ａ―２１ｃ間、端子２１ｂ―２１ｄ間、）を電気的に絶縁し、入力される入力信号を昇圧して出力する昇圧回路２１を備えている。昇圧回路２１は、入出力間を絶縁する複数のキャパシタから構成されるキャパシタ群（第１キャパシタ群２１０、第２キャパシタ群２１１）を有している。第１キャパシタ群２１０は、端子２１ａ（第１端子）と端子２１ｃ（第２端子）との間に直列に電気的に接続されたキャパシタ２１５、２１６を有している。第２キャパシタ群２１１は、端子２１ｂ（第１端子）と端子２１ｄ（第２端子）との間に直列に電気的に接続されたキャパシタ２１７、２１８を有している。

この構成によると、半導体装置１の第１キャパシタ群２１０は、２つのキャパシタ２１５，２１６を直列に接続して構成されているので、高耐圧化を実現することができる。また、第２キャパシタ群２１１は、２つのキャパシタ２１７，２１８を直列に接続して構成されているので、高耐圧化を実現することができる。したがって、半導体装置１は、入出力間の電気的な耐圧をより高くすることができる。これにより、半導体装置１は、信頼性の高いスイッチング動作を行うことができる。

上述したように、本実施形態では、キャパシタ２１５、２１６が半導体基板７の厚み方向の面上に横並びに配置されて、直列に電気的に接続され、キャパシタ２１７、２１８が半導体基板７の厚み方向の面上に横並びに配置されて、直列に電気的に接続されている。この構成によると、半導体装置１は、２つのキャパシタ２１５，２１６を、半導体基板７の厚み方向の面上に横並びに配置して直列に電気的に接続することで、高耐圧化を実現することができる。また、半導体装置１は、２つのキャパシタ２１７，２１８を、半導体基板７の厚み方向の面上に横並びに配置して直列に電気的に接続することで、高耐圧化を実現することができる。また、通常、高耐圧化を実現するために、２つの電極間の距離を大きくする、つまり絶縁層を厚くすることがある。この場合、応力が大きくなり半導体装置を形成したウエハの反りを大きくする虞がある。しかしながら、複数のキャパシタを半導体基板７の厚み方向の面上に横並びに配置して直列に電気的に接続することで、キャパシタの厚みを薄くすることができるので、ウエハの反りが大きくなることを防ぐことができる。

また、上述したように、本実施形態では、キャパシタ２１５、２１６が半導体基板７の厚み方向に積層されて、直列に電気的に接続され、キャパシタ２１７、２１８が半導体基板７の厚み方向に積層されて、直列に電気的に接続されている。この構成によると、半導体装置１は、２つのキャパシタ２１５，２１６を、半導体基板７の厚み方向に対して積層して直列に電気的に接続することで、第１キャパシタ群２１０を構成することで、高耐圧化を実現することができる。また、半導体装置１は、２つのキャパシタ２１７，２１８を、半導体基板７の厚み方向に対して積層して直列に電気的に接続することで、第２キャパシタ群２１１を構成することで、高耐圧化を実現することができる。また、通常、２つの電極間の距離を大きくする、つまり絶縁層を厚くすることで、応力が大きくなり半導体装置を形成したウエハの反りを大きくする虞がある。しかしながら、本実施形態の半導体装置１では、中間の電極である第２電極８１，８４が応力緩和層としても働くため、絶縁層の応力が大きくなることを防ぐことができる。そのため、ウエハの反りが大きくなることを防ぐことができる。

また、半導体装置１は、一対の入力端子３０，３１（第３端子）間に入力される信号に応答して発振し、入力された信号に応じた入力信号を生成する発振回路２０を、さらに備える。この構成によると、半導体装置１は、発振回路２０で入力された信号に応じた入力信号に基づいて、スイッチング動作を行うことができる。

また、半導体装置１は、昇圧回路２１から出力される信号に応じて駆動信号を出力する充放電回路２２（駆動回路）を、さらに備える。この構成によると、半導体装置１は、昇圧回路で出力される電圧を充放電することができる。

また、本実施形態の半導体リレー２は、上述したいずれかの半導体装置１と、スイッチング素子（ＭＯＳＦＥＴ２３，２４）とを備える。半導体装置１は、入力信号に応じた駆動信号を出力するように構成され、スイッチング素子（ＭＯＳＦＥＴ２３，２４）は、駆動信号に応じて入／切するように構成されている。この構成によると、半導体リレー２は、半導体装置１を備えるので、半導体リレー２の入出力間の電気的な耐圧をより高くすることができる。これにより、半導体リレー２は、信頼性の高いスイッチング動作を行うことができる。

１ 半導体装置
２ 半導体リレー
７ 半導体基板
２０ 発振回路
２１ 昇圧回路
２２ 充放電回路（駆動回路）
２３ 第１ＭＯＳＦＥＴ（スイッチング素子）
２４ 第２ＭＯＳＦＥＴ（スイッチング素子）
２１ａ，２１ｂ 端子（第１端子）
２１ｃ，２１ｄ 端子（第２端子）
３０，３１ 入力端子（第３端子）
２１５，２１６，２１７，２１８ キャパシタ

Claims (6)

1. 第１端子と第２端子と間に直列に電気的に接続された複数のキャパシタを有し、前記第１端子から入力される入力信号を昇圧して前記第２端子から出力する昇圧回路と、
   前記昇圧回路が形成される半導体基板とを備える
   ことを特徴とする半導体装置。
2. 前記複数のキャパシタは、前記半導体基板の厚み方向の面上に横並びに配置されている
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記複数のキャパシタは、前記半導体基板の厚み方向に積層されている
   ことを特徴とする請求項１に記載の半導体装置。
4. 一対の第３端子間に入力される信号に応答して発振し、前記信号に応じた前記入力信号を生成し、前記昇圧回路に出力する発振回路を、さらに備える
   ことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記昇圧回路から出力される信号に応じて駆動信号を出力する駆動回路を、さらに備える
   ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
6. 請求項１〜５のいずれか一項に記載の前記半導体装置と、スイッチング素子とを備え、
   前記半導体装置は、前記入力信号に応じた駆動信号を出力するように構成され、
   前記スイッチング素子は、前記駆動信号に応じて入／切するように構成されている
   こと特徴とする半導体リレー。

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