JP4924685B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、絶縁分離トレンチによって半導体基板が複数の素子形成領域に区画され、各素子形成領域に少なくとも１つの電子素子が形成された半導体装置及びその製造方法に関するものである。
従来、例えば特許文献１には、半導体基板が、絶縁分離トレンチに取り囲まれて、複数のフィールド領域に分割された半導体装置が提案されている。上記したフィールド領域の少なくとも１つには、半導体基板の両表面それぞれに電極が配置された両面電極素子が形成され、両面電極素子が形成されたフィールド領域とは異なるフィールド領域の少なくとも１つに、半導体基板の一表面のみに１組の電極が配置された片面電極素子が形成されている。なお、上記した両面電極素子としては、半導体基板の厚さ方向に電流が流れる縦型トランジスタ素子があり、片面電極素子としては、半導体基板の厚さ方向に対して垂直な方向（半導体基板の表面に沿う方向）に電流が流れる横型トランジスタ素子がある。
特開２００８−１６６７０５号公報
ところで、特許文献１に示される半導体装置では、複数の縦型トランジスタ素子によって回路を構成するために、複数の縦型トランジスタ素子における、半導体基板の一表面側に形成された電極同士、及びその裏面側に形成された電極同士が、配線を介して電気的に接続されている（特許文献１の図６（ｂ）参照）。このような構成において、配線のパッドにワイヤをボンディングすることで、回路と外部とを電気的に接続する構成が考えられる。しかしながら、半導体基板の一面側の表層には、縦型トランジスタ素子と横型トランジスタ素子のＰＮ接合部が形成されているため、ボンディング時の応力がＰＮ接合部に印加され、これによってトランジスタ素子の電気的特性が変動する虞がある。
このような不具合が生じることを避けるために、ダイボンド材を介して配線にリードを接続する、という構成も考えられる。しかしながら、この場合、回路を構成するように配置された配線のパッドに応じて、リードの形状を加工しなくてはならず、その結果リードが分割されて、リードの放熱性が低下する、という問題が生じる。特に、縦型トランジスタ素子によって電力用途のパワー部が構成され、横型トランジスタ素子によってパワー部の駆動を制御する制御部が構成されている場合、上記したように放熱性が低下すると、パワー部で発生した熱が制御部に伝達され、これによって制御部が誤作動する虞がある。
そこで、本発明は上記問題点に鑑み、トランジスタ素子の電気的特性の変動と、放熱性の低下とが抑制された半導体装置及びその製造方法を提供することを目的とする。
上記した目的を達成するために、請求項１に記載の発明は、絶縁分離トレンチによって半導体基板が複数の素子形成領域に区画され、各素子形成領域に少なくとも１つの電子素子が形成された半導体装置であって、電子素子として、複数の電極が半導体基板の一面及その裏面に分けて配置され、複数の電極のうち対をなす電極間において半導体基板の厚さ方向に電流が流れる縦型トランジスタ素子と、複数の電極が半導体基板の一面側にまとめて配置され、複数の電極のうち対をなす電極間において半導体基板の一面に沿う方向に電流が流れる横型トランジスタ素子と、を含み、縦型トランジスタ素子及び横型トランジスタ素子それぞれのＰＮ接合部は、半導体基板の一面側表層に形成され、半導体基板の一面上に位置する電子素子の電極のうち、縦型トランジスタ素子の電極の一部は、半導体基板の一面全面を覆うように一面上に配置された１枚のリードと電気的に接続され、リードと接続された電極を除く半導体基板の一面上に位置する電子素子の電極は、半導体基板を厚さ方向に貫通する貫通電極を介して、半導体基板の裏面に配置された対応するワイヤボンディング用パッドと電気的に接続されていることを特徴する。
このように本発明によれば、半導体基板の一面側表層に、横型トランジスタ素子及び縦型トランジスタ素子それぞれのＰＮ接合部が形成され、半導体基板の一面上に位置する電子素子の電極の一部（リードと電気的に接続される電極を除く電極）が、貫通電極を介して、半導体基板の裏面に配置された対応するワイヤボンディング用パッドと電気的に接続されている。これによれば、ワイヤのボンディング時の応力（以下、ボンディング応力と示す）が、ＰＮ接合部に印加されることが抑制されるので、ボンディング応力によるトランジスタ素子の電気的特性の変動が抑制される。もちろん、ボンディング応力は、半導体基板の裏面に形成された縦型トランジスタ素子の電極に印加されるが、半導体基板の裏面側表層にはＰＮ接合部が形成されていないので、ボンディング応力による縦型トランジスタ素子の電気的特性の変動は生じ難い。
また、本発明では、半導体基板の一面全面を覆うように、１枚のリードが一面上に配置されている。これによれば、分割されたリードが半導体基板の一面上に配置された構成とは異なり、放熱性の低下が抑制される。更に言えば、リードの形状を加工する手間が省けるので、リードの加工費を省くことができる。
なお、請求項１に記載した電極は、例えば電子素子がＭＯＳＦＥＴの場合、ゲート電極、ソース電極、若しくはドレイン電極を示し、電子素子がＩＧＢＴの場合、ゲート電極、エミッタ電極、若しくはコレクタ電極を示す。したがって、対をなす電極は、電子素子がＭＯＳＦＥＴの場合、ソース電極とドレイン電極とを示し、電子素子がＩＧＢＴの場合、エミッタ電極とコレクタ電極とを示す。
請求項２に記載のように、半導体基板の一面全面を覆うように、一面上に配置された金属層と、縦型トランジスタ素子の電極の一部とが電気的に接続されており、金属層は、導電性接着剤を介してリードと機械的及び電気的に接続された構成が好ましい。これによれば、金属層が、半導体基板の一面の一部を覆うように、一面上に配置された構成と比べて、金属層とリードとの接続面積が広くなるので放熱性が向上される。
請求項３に記載のように、絶縁分離トレンチとして、半導体基板を厚さ方向に貫通するトレンチ内に、該トレンチの側壁に位置する絶縁膜を介して導電部材が配置された導電体内蔵トレンチを含み、貫通電極は、半導体基板を厚さ方向に貫通するトレンチ内に、該トレンチの側壁に位置する絶縁膜を介して導電部材が配置されたものであり、貫通電極として、導電体内蔵トレンチを含む構成が好ましい。
このように、絶縁分離トレンチの少なくとも一部（導電体内蔵トレンチ）が、貫通電極としての機能を果たすので、貫通電極の数を低減することができる。これにより、低減された貫通電極の数の分、半導体装置の体格が低減される。また、絶縁分離トレンチのトレンチと、貫通電極のトレンチとを同一の製造工程で形成することができるので、貫通電極のトレンチを形成するための製造工程を新たに実施しなくともよく、貫通電極の形成による製造コストの増大が抑制される。
請求項４に記載の発明によれば、半導体基板は、リードを搭載面として回路基板に搭載され、回路基板とともにモールド成形された構成を採用することもできる。
リードが分割される場合、分割されたリード間に隙間が生じるために、強度が局所的に低い部位が半導体装置に形成される。このような強度が低い部位（隙間が生じた部位）が形成されると、半導体基板を回路基板と共にモールド成形する際に、強度が低い部位に応力集中が生じる虞がある。この問題を解決する手段として、分割されたリード間に生じた隙間をアンダーフィルなどによって充填して、強度を補強する方法が考えられる。しかしながら、この場合、製造工程と部品点数が増加するので、製造コストが増加する、という問題が生じる。
これに対して、本発明に係る半導体装置は、請求項１で記したように、半導体基板の一面全面を覆うように一面上に１枚のリードが配置されている。このように、本発明に係る半導体装置では、強度が局所的に低い部位が形成されないので、請求項４に記載のように、半導体基板を回路基板と共にモールド成形する場合においても、アンダーフィルによって半導体装置を補強しなくともよい。したがって、リードが分割された構成と比べて、製造コストの増大が抑制される。
請求項５に記載のように、全ての縦型トランジスタ素子の対をなす電極における、半導体基板の一面に形成された電極は、リードと電気的に接続された構成が良い。これによれば、全ての縦型トランジスタ素子を、電気的に共通とすることができる。
縦型トランジスタ素子によって構成される回路としては、例えば請求項６に記載のように、同一チャネル型の、２つの縦型トランジスタ素子が直列接続されてなるハーフブリッジ回路を採用することができる。若しくは、請求項７に記載のように、異なるチャネル型の、２つの縦型トランジスタ素子が直列接続されてなるハーフブリッジ回路を採用することもできる。
また、請求項８に記載のように、請求項６若しくは請求項７に記載のハーフブリッジ回路を３組用意して、３層インバータ回路を構成してもよい。
請求項１〜８いずれかに記載の半導体装置は、請求項９又は請求項１０に記載の製造方法を経ることで形成される。なお、請求項９に記載の製造方法と、請求項１０に記載の製造方法とでは、トレンチ形成工程の順番が異なる。
請求項９に記載の半導体装置の製造方法では、第１素子形成工程の後に、トレンチ形成工程を実施している。これによれば、電子素子の構成要素が半導体基板の一面に既に形成されているので、トレンチ内に充填する導電部材の材料として、ドーピングされたポリシリコンではなく、より比抵抗が低い金属（例えば銅）を採用することができる。
これに対して、請求項１０に記載の半導体装置の製造方法では、薄厚工程の前に、トレンチ形成工程を実施している。これによれば、トレンチ形成工程において、半導体基板が十分な厚さを有しているので、容易にトレンチを形成することができる。
第１実施形態に係る半導体装置の概略構成を示す断面図である。 第１実施形態に係る半導体装置のパワー部によって構成される回路図である。 第１実施形態に係る半導体装置の製造工程を示す工程図であり、（ａ）は素子形成工程、（ｂ）は薄厚工程、（ｃ）はトレンチ形成工程、（ｄ）は不純物注入工程を示す。 第１実施形態に係る半導体装置の製造工程を示す工程図であり、（ａ）は絶縁膜形成工程、（ｂ）は除去工程、（ｃ）は金属膜形成工程、（ｄ）はパッド形成工程を示す。 第１実施形態に係る半導体装置の製造工程の変形例を示す工程図であり、（ａ）はトレンチ形成工程、（ｂ）は素子形成工程、（ｃ）は薄厚工程、（ｄ）は不純物注入工程を示す。 第２実施形態に係る半導体装置の概略構成を示す断面図である。 第２実施形態に係る半導体装置のパワー部によって構成される回路図である。 半導体装置の変形例を示す断面図である。 図８に示す半導体装置のパワー部によって構成される回路図である。 第３実施形態に係る半導体装置のパワー部の概略構成を示す断面図である。 第３実施形態に係る半導体装置のパワー部によって構成される回路図である。 半導体装置のパワー部の変形例を示す断面図である。 図１２に示す半導体装置のパワー部によって構成される回路図である。
以下、図に基づいて各実施形態を説明する。なお、本実施形態では、特許請求の範囲に記載の横型トランジスタ素子として横型ＭＯＳＦＥＴを採用し、特許請求の範囲に記載の縦型トランジスタ素子として、縦型ＭＯＳＦＥＴを採用している。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略構成を示す断面図である。図２は、第１実施形態に係る半導体装置のパワー部によって構成される回路図である。図３は、第１実施形態に係る半導体装置の製造工程を示す工程図であり、（ａ）は素子形成工程、（ｂ）は薄厚工程、（ｃ）はトレンチ形成工程、（ｄ）は不純物注入工程を示す。図４は、第１実施形態に係る半導体装置の製造工程を示す工程図であり、（ａ）は絶縁膜形成工程、（ｂ）は除去工程、（ｃ）は金属膜形成工程、（ｄ）はパッド形成工程を示す。なお、図１、図３、及び図４では、煩雑となることを避けるために、後述する縦型ＭＯＳＦＥＴ３１のゲート３２と電気的に接続される内部配線１７と、後述する横型ＭＯＳＦＥＴ５１のゲート５２と電気的に接続される内部配線１７と、該内部配線１７と電気的に接続される貫通電極１２と、を省略している。
図１に示すように、半導体装置１００は、要部として、半導体基板１０と、電力用途のパワー部３０と、該パワー部３０の駆動を制御する制御部５０と、を有する。半導体基板１０に、パワー部３０と制御部５０とが形成されており、パワー部３０は、主として複数の縦型ＭＯＳＦＥＴ３１によって構成され、制御部５０は、主として複数の横型ＭＯＳＦＥＴ５１によって構成されている。
半導体基板１０には、半導体基板１０を複数の素子形成領域に区画し、且つ素子形成領域を電気的に分離する絶縁分離トレンチ１１が形成されている。各素子形成領域には、縦型ＭＯＳＦＥＴ３１若しくは横型ＭＯＳＦＥＴ５１が形成されており、ＭＯＳＦＥＴ３１，５１それぞれが、後述する電流経路を介して、パッド１６若しくはリード２０と電気的に接続されている。なお、本実施形態に係る縦型ＭＯＳＦＥＴ３１はＮチャネル型ＭＯＳＦＥＴであり、本実施形態に係る横型ＭＯＳＦＥＴ５１は、Ｎチャネル型ＭＯＳＦＥＴ５１ａと、Ｐチャネル型ＭＯＳＦＥＴ５１ｂとによって構成される相補型ＭＯＳＦＥＴである。
半導体基板１０には、一面１０ａと裏面１０ｂとを電気的に接続する貫通電極１２が形成されており、半導体基板１０の一面１０ａには配線層１３と、配線層１３を介して一面１０ａの全面を覆うように形成された金属層１４とが順次積層され、半導体基板１０の裏面１０ｂには、絶縁膜１５と、パッド１６とが形成されている。そして、半導体基板１０の一面１０ａ側には、縦型ＭＯＳＦＥＴ３１のゲート３２とソース３３、横型ＭＯＳＦＥＴ５１のゲート５２と、ソース５３と、ドレイン５４とが形成され、半導体基板１０の裏面１０ｂ側には、縦型ＭＯＳＦＥＴ３１のドレイン３４が形成されている。すなわち、縦型ＭＯＳＦＥＴ３１、横型ＭＯＳＦＥＴ５１いずれのＰＮ接合部も、半導体基板１０の一面１０ａ側に形成されている。
貫通電極１２の一面１０ａ側の端部は、配線層１３の内部に形成された内部配線１７の一部と電気的に接続され、裏面１０ｂ側の端部は、パッド１６と電気的に接続されている。これにより、一面１０ａ側に形成された横型ＭＯＳＦＥＴ５１のゲート５２、ソース５３、ドレイン５４それぞれは、対応する内部配線１７と貫通電極１２とを介してパッド１６と電気的に接続されている。上記したパッド１６にはワイヤ１８が電気的に接続されており、横型ＭＯＳＦＥＴ５１は、ワイヤ１８を介して外部と電気的に接続可能となっている。
金属層１４は、ダイボンド材１９を介してリード２０と機械的及び電気的に接続されている。これにより、一面１０ａ側に形成された縦型ＭＯＳＦＥＴ３１のソース３３は、対応する内部配線１７と金属層１４とダイボンド材１９とを介してリード２０と電気的に接続されている。
絶縁分離トレンチ１１及び貫通電極１２それぞれは、半導体基板１０の裏面１０ｂから配線層１３に先端が突き出る態様で形成されたトレンチ２１を有する。絶縁分離トレンチ１１を構成するトレンチ２１は環状に形成され、貫通電極１２を構成するトレンチ２１は管状に形成されている。本実施形態に係る絶縁分離トレンチ１１は、トレンチ２１を構成する側壁に絶縁膜２２が形成され、該絶縁膜２２によって構成された中空内に導電部材２３が充填されてなる。貫通電極１２も同じく、トレンチ２１を構成する側壁に絶縁膜２２が形成され、該絶縁膜２２によって構成された中空内に導電部材２３が充填されてなる。
図１では示していないが、本実施形態では、絶縁分離トレンチ１１の一面１０ａ側の端部が、縦型ＭＯＳＦＥＴ３１のゲート３２と電気的に接続された内部配線１７と電気的に接続され、絶縁分離トレンチ１１の裏面１０ｂ側の端部が、対応するパッド１６と電気的に接続されている。そして、上記したパッド１６にワイヤ１８が電気的に接続されており、縦型ＭＯＳＦＥＴ３１は、ワイヤ１８を介して外部と電気的に接続可能となっている。
なお、図１に示すように、半導体基板１０の裏面１０ｂの表層に形成された縦型ＭＯＳＦＥＴ３１のドレイン３４は、パッド１６と直接機械的及び電気的に接続されている。
次に、図２に示す回路について説明する。縦型ＭＯＳＦＥＴ３１それぞれのソース３３は内部配線１７と金属層１４とダイボンド材１９とを介してリード２０と電気的に接続され、ドレイン３４はパッド１６を介してワイヤ１８と接続されている。そして、リード２０はグランドと接続され、ドレイン３４と電気的に接続されたワイヤ１８は負荷２４を介して電源電圧Ｖｃｃを有する電源２５と電気的に接続されている。以上の電気的な接続により、図３に示す回路が構成され、ローサイド側に配置された縦型ＭＯＳＦＥＴ３１によって負荷２４がローサイド駆動されるようになっている。
次に、本実施形態に係る半導体装置１００の製造方法を、図３及び図４に基づいて説明する。先ず、半導体基板１０を用意する。そして、一面１０ａ側に形成される各ＭＯＳＦＥＴ３１，５１の構成要素を形成して、一面１０ａに配線層１３と金属層１４とを積層する。以上が、素子形成工程である。なお、素子形成工程が、特許請求の範囲に記載の第１素子形成工程に相当する。
素子形成工程終了後、図３（ｂ）に示すように、半導体基板１０の裏面１０ｂ側から研削することで、半導体基板１０を所定の厚さに形成する。以上が、薄厚工程である。
薄厚工程終了後、図３（ｃ）に示すように、半導体基板１０に、先端が配線層１３に達する態様のトレンチ２１を複数形成し、該トレンチ２１を構成する側壁を熱酸化することで絶縁膜２２を形成する。そして、絶縁膜２２によって構成された中空内に導電部材２３を充填することで絶縁分離トレンチ１１と貫通電極１２とを形成する。以上が、トレンチ形成工程である。
トレンチ形成工程終了後、図３（ｄ）に示すように、縦型ＭＯＳＦＥＴ３１が形成される素子形成領域に、イオン注入法によって不純物を注入して、縦型ＭＯＳＦＥＴ３１のドレイン３４を形成する。以上が、不純物注入工程である。なお、不純物注入工程が、特許請求の範囲に記載の第２素子形成工程に相当する。
不純物注入工程終了後、図４（ａ）に示すように、ＣＶＤ法によって、半導体基板１０の裏面１０ｂに絶縁膜１５を形成する。以上が、絶縁膜形成工程である。
絶縁膜形成工程終了後、図４（ｂ）に示すように、ドレイン３４の直上と、電気的な接続が必要となる絶縁分離トレンチ１１と貫通電極１２の裏面１０ｂ側の端部の直上とに形成された絶縁膜１５を、ドライエッチング法によって除去する。以上が、除去工程である。なお、図４（ｂ）では、いずれの絶縁分離トレンチ１１の裏面１０ｂ側の端部の直上の絶縁膜１５が除去されていないが、それは、電気的な接続が必要となる絶縁分離トレンチ１１の裏面１０ｂ側の端部が、図４（ｂ）に示す断面図に示されていないだけであって、異なる領域にて、電気的な接続が必要となる絶縁分離トレンチ１１の裏面１０ｂ側の端部の直上に形成された絶縁膜１５が除去されている。
除去工程終了後、図４（ｃ）に示すように、絶縁膜１５と、絶縁膜１５から開口された裏面１０ｂの直上に、スパッタリング法によって金属膜を形成する。以上が、金属膜形成工程である。
金属膜形成工程終了後、図４（ｄ）に示すように、金属膜における電気的な接続に不要な部位を、ドライエッチング法によって除去することで、パッド１６を形成する。以上が、パッド形成工程である。
パッド形成工程終了後、金属層１４とリード２０とをダイボンド材１９を介して機械的及び電気的に接続し、パッド１６にワイヤ１８をボンディングする。以上が、接続工程である。上記各工程を経ることで、図１に示す半導体装置１００が形成される。
なお、半導体装置１００を製造する工程の順番としては上記例に限定されず、例えば図５に示す製造工程を経ることで、半導体装置１００を製造することができる。図５の（ａ）はトレンチ形成工程を示し、（ｂ）は素子形成工程を示し、（ｃ）は薄厚工程を示し、（ｄ）は不純物注入工程を示す。このように、図５に示す製造工程は、トレンチ形成工程を一番初めに行う点が、図３に示す製造工程と異なり、その他の点では同様である。図５に示す製造工程終了後、図４に示す製造工程を経て、接続工程を経ることで図１に示す半導体装置１００が形成される。なお、図５に示すトレンチ形成工程では、半導体基板１０に、半導体基板１０の一面１０ａから所定深さに達する未貫通のトレンチ２１を形成し、該トレンチ２１を構成する側壁に絶縁膜２２を形成し、該絶縁膜２２によって囲まれた空間の少なくとも１つに導電部材２３を充填する。
以下、図３及び図５に示す製造方法の利点について説明する。図３に示す製造方法の場合、図５に示す製造方法とは異なり、トレンチ形成工程において、半導体基板１０の一面１０ａにＭＯＳＦＥＴ３１，５１の構成要素が既に形成されている。したがって、導電部材２３の構成材料として、ドーピングされたポリシリコンよりも比抵抗が低い金属（例えば銅）を採用することができる。これにより、図３に示す製造方法を経て形成された半導体装置１００は、図５に示す製造方法を経て形成された半導体装置１００と比べて、絶縁分離トレンチ１１及び貫通電極１２の抵抗が低減されるので、半導体装置１００の発熱を抑制することができる。また、図３に示す製造方法の場合、図５に示す製造方法とは異なり、薄厚工程において、半導体基板１０に絶縁分離トレンチ１１と貫通電極１２が形成されていないので、半導体基板１０の厚さを容易に調整することができる。これに対して、図５に示す製造方法では、図３に示す製造方法とは異なり、トレンチ形成工程において、半導体基板１０が十分な厚さを有している。これにより、トレンチ２１を容易に形成することができる、という利点がある。
次に、本実施形態に係る半導体装置１００の作用効果を説明する。上記したように、半導体基板１０の一面１０ａ側の表層に、パワー部３０の主な構成要素である縦型ＭＯＳＦＥＴ３１と、制御部５０の主な構成要素である横型ＭＯＳＦＥＴ５１それぞれのＰＮ接合部が形成されている。そして、一面１０ａ側に形成された横型ＭＯＳＦＥＴ５１のゲート５２と、ソース５３と、ドレイン５４とが、それぞれに対応する内部配線１７と、貫通電極１２とを介して、半導体基板の裏面１０ｂに形成されたパッド１８と電気的に接続されている。同じく、一面１０ａ側に形成された縦型ＭＯＳＦＥＴ３１のゲート３２が、対応する内部配線１７と、絶縁分離トレンチ１１とを介して、半導体基板の裏面１０ｂに形成されたパッド１８と電気的に接続されている。これによれば、ワイヤ１８のボンディング時の応力（以下、ボンディング応力と示す）が、一面１０ａ側の表層に形成されたＭＯＳＦＥＴ３１，５１それぞれのＰＮ接合部へ印加されることが抑制されるので、ボンディング応力によるＭＯＳＦＥＴ３１，５１の電気的特性の変動が抑制される。もちろん、ボンディング応力は、裏面１０ｂ側の表層に形成された縦型ＭＯＳＦＥＴ３１のドレイン３４に印加されるが、裏面１０ｂ側の表層にはＰＮ接合部が形成されていないので、ボンディング応力による縦型ＭＯＳＦＥＴ３１の電気的特性の変動は生じ難い。
更に言えば、本実施形態では、ゲート３２，５２が一面１０ａ側に形成され、半導体基板１０とゲート３２，５２とを電気的に分離するゲート絶縁膜が一面１０ａ側に形成されている。通常、ゲート絶縁膜の厚さは薄いので、ゲート絶縁膜にボンディング応力が印加されると、ゲート３２，５２と半導体基板１０との電気的な絶縁性が低下し、ＭＯＳＦＥＴ３１，５１の電気的特性が変動する虞がある。これに対して、本実施形態では、裏面１０ｂ側にボンディング応力が印加されるようになっているので、ゲート絶縁膜の電気的な絶縁性の低下によるＭＯＳＦＥＴ３１，５１の電気的特性の変動が抑制される。
また、本実施形態では、半導体基板１０の一面１０ａの全面を覆うように、１枚のリード２０が一面１０ａ上に配置されている。これによれば、分割されたリードが半導体基板の一面上に配置された構成とは異なり、放熱性の低下が抑制される。更に言えば、リード２０の形状を加工する手間が省けるので、リード２０の加工費を省くことができる。
本実施形態では、絶縁分離トレンチ１１が、トレンチ２１を構成する側壁に絶縁膜２２が形成され、該絶縁膜２２によって構成された中空内に導電部材２３が充填されてなる。そして、絶縁分離トレンチ１１の一面１０ａ側の端部が、縦型ＭＯＳＦＥＴ３１のゲート３２と電気的に接続された内部配線１７と電気的に接続され、裏面１０ｂ側の端部が対応するパッド１６と電気的に接続されている。このように、絶縁分離トレンチ１１が、貫通電極１２としての機能を果たすので、貫通電極１２の数を低減することができる。これにより、低減された貫通電極１２の数の分、半導体装置１００の体格が低減される。
また、絶縁分離トレンチ１１とともに、貫通電極１２を同一の形成工程（トレンチ形成工程）にて形成することができるので、貫通電極１２を形成するための製造工程を新たに実施しなくともよく、貫通電極１２の形成による製造コストの増大が抑制される。
本実施形態では、縦型ＭＯＳＦＥＴ３１それぞれのソース３３は内部配線１７と金属層１４とダイボンド材１９とを介して、グランドと接続されたリード２０と電気的に接続されている。このように、全ての縦型ＭＯＳＦＥＴ３１が電気的に共通となるので、縦型ＭＯＳＦＥＴ３１それぞれが電気的に異なる構成と比べて、内部配線１７、貫通電極１２、及びパッド１６の数を低減することができる。
なお、本実施形態で示したパッド１６が、特許請求の範囲に記載のワイヤボンディング用パッドに相当し、本実施形態で示したダイボンド材１９が、特許請求の範囲に記載の導電性接着剤に相当し、本実施形態で示した絶縁分離トレンチ１１が特許請求の範囲に記載の導電体内蔵トレンチに相当する。また、本実施形態で示したゲート３２，５２、ソース３３，５３、及びドレイン３４，５４それぞれと直接接続された内部配線１７の一部、若しくはパッド１６が、特許請求の範囲に記載の電子素子の電極に相当する。
（第２実施形態）
次に、本発明の第２実施形態を、図６及び図７に基づいて説明する。図６は、第２実施形態に係る半導体装置の概略構成を示す断面図である。図７は、第２実施形態に係る半導体装置のパワー部によって構成される回路図である。
第２実施形態に係る半導体装置１００は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。また、本実施形態に係る制御部５０は、第１実施形態で示した構成と同様なので、煩雑となることを避けるために、その説明を省略する。
第１実施形態では、複数の縦型ＭＯＳＦＥＴ３１それぞれがＮチャネル型ＭＯＳＦＥＴである例を示した。これに対して、本実施形態では、縦型ＭＯＳＦＥＴ３１は、縦型のＮチャネル型ＭＯＳＦＥＴ３１ａ（以下、単にＮチャネル型ＭＯＳＦＥＴ３１ａと示す）と、縦型のＰチャネル型ＭＯＳＦＥＴ３１ｂ（以下、単にＰチャネル型ＭＯＳＦＥＴ３１ｂと示す）と、を有する相補型ＭＯＳＦＥＴである点を第１の特徴点とする。
第１実施形態では、図２に示す回路が、２つの縦型ＭＯＳＦＥＴ３１によって構成される例を示した。これに対して、本実施形態では、ハーフブリッジ回路が、Ｎチャネル型ＭＯＳＦＥＴ３１ａとＰチャネル型ＭＯＳＦＥＴ３１ｂとによって構成される点を第２の特徴点とする。
本実施形態では、図６に示すように、Ｎチャネル型ＭＯＳＦＥＴ３１ａと、Ｐチャネル型ＭＯＳＦＥＴ３１ｂとが半導体基板１０に形成されている。半導体基板１０の一面１０ａの表層に、Ｎチャネル型ＭＯＳＦＥＴ３１ａのゲート３２ａとソース３３ａ、及び、Ｐチャネル型ＭＯＳＦＥＴ３１ｂのゲート３２ｂとソース３３ｂが形成されている。そして、半導体基板１０の裏面１０ｂの表層に、Ｎチャネル型ＭＯＳＦＥＴ３１ａのドレイン３４ａと、Ｐチャネル型ＭＯＳＦＥＴ３１ｂのドレイン３４ｂとが形成されている。
図６に示すように、Ｎチャネル型ＭＯＳＦＥＴ３１ａのソース３３ａは、内部配線１７と金属層１４とダイボンド材１９とを介してリード２０と電気的に接続されている。そして、リード２０は、第１実施形態と同様に、グランドと接続されている。これにより、Ｎチャネル型ＭＯＳＦＥＴ３１ａのソース３３ａがグランドと接続されている。
また、Ｎチャネル型ＭＯＳＦＥＴ３１ａのドレイン３４ａと、Ｐチャネル型ＭＯＳＦＥＴ３１ｂのドレイン３４ｂとが、共通のパッド１６を介して電気的に接続されている。これにより、Ｎチャネル型ＭＯＳＦＥＴ３１ａとＰチャネル型ＭＯＳＦＥＴ３１ｂとが、直列に接続されている。
また、Ｐチャネル型ＭＯＳＦＥＴ３１ｂのソース３３ｂが、内部配線１７と貫通電極１２とパッド１６とを介してワイヤ１８と電気的に接続されている。そして、このワイヤ１８が電源２５と接続されている。これにより、Ｐチャネル型ＭＯＳＦＥＴ３１ｂのソース３３ｂが電源２５と接続されている。
以上の電気的な接続構成により、Ｎチャネル型ＭＯＳＦＥＴ３１ａとＰチャネル型ＭＯＳＦＥＴ３１ｂとが、電源２５とグランドとの間で直列接続されて、図７に示すハーフブリッジ回路が構成されている。
なお、本実施形態では、縦型ＭＯＳＦＥＴ３１は、Ｎチャネル型ＭＯＳＦＥＴ３１ａと、Ｐチャネル型ＭＯＳＦＥＴ３１ｂと、を有する相補型ＭＯＳＦＥＴである例を示した。しかしながら、例えば図８に示すように、縦型ＭＯＳＦＥＴ３１が、第１実施形態と同様にして、Ｎチャネル型ＭＯＳＦＥＴであってもハーフブリッジ回路を構成することもできる。図８では、一方の縦型ＭＯＳＦＥＴ３１のソース３３が、内部配線１７と金属層１４とダイボンド材１９とを介してリード２０と電気的に接続され、一方の縦型ＭＯＳＦＥＴ３１のドレイン３４が、パッド１６と貫通電極１２と内部配線１７とを介して、他方の縦型ＭＯＳＦＥＴ３１のソース３３と電気的に接続され、他方の縦型ＭＯＳＦＥＴ３１のドレイン３４がパッド１６を介してワイヤ１８と電気的に接続されている。そして、本実施形態と同様にして、リード２０がグランドと接続され、他方の縦型トランジスタ素子３１のドレイン３４と電気的に接続されたワイヤ１８が電源２５と接続されている。以上の電気的な接続構成により、２つのＮチャネル型ＭＯＳＦＥＴが、電源２５とグランドとの間で直列接続されて、図９に示すハーフブリッジ回路が構成される。なお、図８は、半導体装置の変形例を示す断面図であり、図９は、図８に示す半導体装置のパワー部によって構成される回路図である。
（第３実施形態）
次に、本発明の第３実施形態を、図１０及び図１１に基づいて説明する。図１０は、第３実施形態に係る半導体装置のパワー部の概略構成を示す断面図である。図１１は、第３実施形態に係る半導体装置のパワー部によって構成される回路図である。
第３実施形態に係る半導体装置は、上記した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記した各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。また、本実施形態に係る制御部５０は、第１実施形態で示した構成と同様なので、煩雑となることを避けるために、その説明を省略する。
第２実施形態では、Ｎチャネル型ＭＯＳＦＥＴ３１ａと、Ｐチャネル型ＭＯＳＦＥＴ３１ｂとによってハーフブリッジ回路が構成された例を示した。これに対して、本実施形態では、第２実施形態で示されたハーフブリッジ回路を構成するＮチャネル型ＭＯＳＦＥＴ３１ａと、Ｐチャネル型ＭＯＳＦＥＴ３１ｂとが、半導体基板１０にそれぞれ３つずつ形成され、これらハーフブリッジ回路を構成する３組のＭＯＳＦＥＴ３１ａ，３１ｂによって、３層インバータ回路が構成されている点を特徴とする。
以下、ハーフブリッジ回路を構成する各ＭＯＳＦＥＴ３１ａ，３１ｂ間の電気的な接続について説明する。ハーフブリッジ回路を構成するＮチャネル型ＭＯＳＦＥＴ３１ａそれぞれのソース３３ａは、グランドに接続されて共通となっており、ハーフブリッジ回路を構成するＰチャネル型ＭＯＳＦＥＴ３１ｂそれぞれのソース３３ｂは、電源２５と接続されて共通となっている。そして、各Ｎチャネル型ＭＯＳＦＥＴ３１ａのドレイン３４ａと各Ｐチャネル型ＭＯＳＦＥＴ３１ｂのドレイン３４ｂとが３相モータ２６に接続されている。
以上の電気的な接続構成により、ハーフブリッジ回路を構成する３組のＭＯＳＦＥＴ３１ａ，３１ｂによって、図１１に示す３相インバータ回路が構成される。
なお、本実施形態では、縦型ＭＯＳＦＥＴ３１が、Ｎチャネル型ＭＯＳＦＥＴ３１ａと、Ｐチャネル型ＭＯＳＦＥＴ３１ｂと、を有する例を示した。しかしながら、例えば図１２に示すように、縦型ＭＯＳＦＥＴ３１が、Ｎチャネル型ＭＯＳＦＥＴであっても３相インバータ回路を構成することができる。図１２では、図８に示したハーフブリッジ回路を構成する２つのＮチャネル型の縦型ＭＯＳＦＥＴ３１が、半導体基板１０に３組形成され、これらによって、図１３に示す３層インバータ回路が構成される。なお、図１２は、半導体装置のパワー部の変形例を示す断面図であり、図１３は、図１２に示す半導体装置のパワー部によって構成される回路図である。
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
第１〜第３実施形態では、絶縁分離トレンチ１１が、トレンチ２１と、絶縁膜２２と、導電部材２３とから構成される例を示した。しかしながら、絶縁分離トレンチ１１に求められる機能が、素子形成領域を電気的に分離する機能だけで十分の場合、絶縁分離トレンチ１１を、トレンチ２１、若しくは、トレンチ２１と絶縁膜２２とによって形成しても良い。また、もちろんではあるが、半導体基板１０に、トレンチ２１と、絶縁膜２２と、導電部材２３とから構成される絶縁分離トレンチ１１とともに、トレンチ２１から構成される絶縁分離トレンチ１１を形成しても良い。若しくは、半導体基板１０に、トレンチ２１と、絶縁膜２２と、導電部材２３とから構成される絶縁分離トレンチ１１とともに、トレンチ２１と絶縁膜２２とから構成される絶縁分離トレンチ１１を形成しても良い。
なお、第１〜第３実施形態で示した半導体基板１０を、リード２０を搭載面として回路基板（図示略）に搭載し、回路基板とともにモールド成形しても良い。例えば、半導体基板１０に接続されたリードが分割されている場合、分割されたリード間に隙間が生じるために、強度が局所的に低い部位が半導体装置に形成される。このような強度が低い部位（隙間が生じた部位）が形成されると、半導体基板を回路基板と共にモールド成形する際に、強度が低い部位に応力集中が生じる虞がある。この問題を解決する手段として、分割されたリード間に生じた隙間をアンダーフィルなどによって充填して、強度を補強する方法が考えられる。しかしながら、この場合、製造工程と部品点数が増加するので、製造コストが増加する、という問題が生じる。
これに対して、第１〜第３実施形態で示した半導体装置１００では、半導体基板１０の一面１０ａの全面を覆うように一面１０ａ上に１枚のリード２０が配置されている。このように、第１〜第３実施形態で示した半導体装置１００では、強度が局所的に低い部位が形成されないので、上記したように、半導体基板１０を回路基板と共にモールド成形する場合においても、アンダーフィルによって半導体装置１００を補強しなくともよい。したがって、リードが分割された構成と比べて、製造コストの増大が抑制される。
１０・・・半導体基板
１１・・・絶縁分離トレンチ
１２・・・貫通電極
２０・・・リード
３０・・・パワー部
３１・・・縦型ＭＯＳＦＥＴ
５０・・・制御部
５１・・・横型ＭＯＳＦＥＴ
１００・・・半導体装置

Claims (10)

  1. 絶縁分離トレンチによって半導体基板が複数の素子形成領域に区画され、各素子形成領域に少なくとも１つの電子素子が形成された半導体装置であって、
    前記電子素子として、複数の電極が前記半導体基板の一面及その裏面に分けて配置され、複数の前記電極のうち対をなす電極間において前記半導体基板の厚さ方向に電流が流れる縦型トランジスタ素子と、複数の電極が前記半導体基板の一面側にまとめて配置され、複数の前記電極のうち対をなす電極間において前記半導体基板の一面に沿う方向に電流が流れる横型トランジスタ素子と、を含み、
    前記縦型トランジスタ素子及び前記横型トランジスタ素子それぞれのＰＮ接合部は、前記半導体基板の一面側表層に形成され、
    前記半導体基板の一面上に位置する前記電子素子の電極のうち、前記縦型トランジスタ素子の電極の一部は、前記半導体基板の一面全面を覆うように前記一面上に配置された１枚のリードと電気的に接続され、
    前記リードと接続された電極を除く前記半導体基板の一面上に位置する前記電子素子の電極は、前記半導体基板を前記厚さ方向に貫通する貫通電極を介して、前記半導体基板の裏面に配置された対応するワイヤボンディング用パッドと電気的に接続されていることを特徴とする半導体装置。
  2. 前記半導体基板の一面全面を覆うように、前記一面上に配置された金属層と、前記縦型トランジスタ素子の電極の一部とが電気的に接続されており、
    前記金属層は、導電性接着剤を介して前記リードと機械的及び電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記絶縁分離トレンチとして、前記半導体基板を前記厚さ方向に貫通するトレンチ内に、該トレンチの側壁に位置する絶縁膜を介して導電部材が配置された導電体内蔵トレンチを含み、
    前記貫通電極は、前記半導体基板を前記厚さ方向に貫通するトレンチ内に、該トレンチの側壁に位置する絶縁膜を介して導電部材が配置されたものであり、
    前記貫通電極として、前記導電体内蔵トレンチを含むことを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記半導体基板は、前記リードを搭載面として回路基板に搭載され、前記回路基板とともにモールド成形されることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
  5. 全ての前記縦型トランジスタ素子の対をなす電極における、前記半導体基板の一面に形成された電極は、前記リードと電気的に接続されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
  6. 同一チャネル型の、２つの縦型トランジスタ素子が直列接続されてハーフブリッジ回路が構成されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
  7. 異なるチャネル型の、２つの縦型トランジスタ素子が直列接続されてハーフブリッジ回路が構成されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。
  8. ３組の前記ハーフブリッジ回路によって、３層インバータ回路が構成されていることを特徴とする請求項６又は請求項７に記載の半導体装置。
  9. 請求項１〜８いずれか１項に記載の半導体装置の製造方法であって、
    前記電子素子における前記半導体基板の一面側の構成要素を形成する第１素子形成工程と、
    前記半導体基板を前記半導体基板の裏面側から研削することで、前記半導体基板の厚さを薄くする薄厚工程と、
    該薄厚工程終了後、前記半導体基板の裏面から一面に達するトレンチを形成し、前記トレンチを構成する側壁に絶縁膜を形成し、該絶縁膜によって囲まれた空間の少なくとも１つに導電部材を充填するトレンチ形成工程と、
    該トレンチ形成工程終了後、前記電子素子における前記半導体基板の裏面側の構成要素を形成する第２素子形成工程と、を有することを特徴とする半導体装置の製造方法。
  10. 請求項１〜８いずれか１項に記載の半導体装置の製造方法であって、
    前記半導体基板に、前記半導体基板の一面から所定深さに達する未貫通のトレンチを形成し、該トレンチを構成する側壁に絶縁膜を形成し、該絶縁膜によって囲まれた空間の少なくとも１つに導電部材を充填するトレンチ形成工程と、
    該トレンチ形成工程終了後、前記電子素子における前記半導体基板の一面側の構成要素を形成する第１素子形成工程と、
    該第１素子形成工程終了後、前記トレンチが前記半導体基板の一面と裏面とを貫通するように、前記半導体基板を前記半導体基板の裏面側から研削することで、前記半導体基板の厚さを薄くする薄厚工程と、
    該薄厚工程終了後、前記電子素子における前記半導体基板の裏面側の構成要素を形成する第２素子形成工程と、を有することを特徴とする半導体装置の製造方法。
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