TWI520330B - 半導體裝置 - Google Patents

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TWI520330B
TWI520330B TW103113982A TW103113982A TWI520330B TW I520330 B TWI520330 B TW I520330B TW 103113982 A TW103113982 A TW 103113982A TW 103113982 A TW103113982 A TW 103113982A TW I520330 B TWI520330 B TW I520330B
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寺島知秀
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Description

半導體裝置
本發明係關於處理大電力的高耐壓半導體裝置。
專利文件1，揭示基板上埋入氧化膜(SiO2膜)介於其間形成SOI(絕緣層上的半導體)層的半導體裝置。SOI層中形成IGBT(絕緣柵雙極型電晶體)。形成IGBT的區域正下方，在埋入氧化膜與基板之間形成空隙(空洞區域)。
[先行技術文件]
[專利文件1]專利平成2年第168646號公開公報
藉由在埋入絕緣膜和基板之間形成空洞區域，可以提高半導體裝置的耐壓。不過，形成空洞區域的話，有半導體裝置的機械強度下降之問題。半導體裝置的機械強度下降的話，例如，對半導體裝置的電極連線接合時，或半導體裝置的樹脂密封時，半導體裝置有受損的問題。
因為本發明係用以解決上述的課題而形成，以提供半導體裝置為目的，埋入絕緣膜與基板之間形成空洞區域提高耐壓的同時，具有充分的機械強度。
本申請發明的半導體裝置，包括基板；埋入絕緣膜，在上述基板上形成；SOI層，在上述埋入絕緣膜上形成；絕緣膜，從上述SOI層的表面形成到上述埋入絕緣膜，區分上述SOI層為第1 SOI層以及與上述第1 SOI層絕緣的第2 SOI層；元件，在上述第1 SOI層中形成；以及電極，一端具有位於上述第2 SOI層的正上方之焊墊，另一端連接至上述第1 SOI層。上述第1 SOI層的正下方在上述埋入絕緣膜與上述基板之間具有空洞區域，且上述第2 SOI層的正下方上述埋入絕緣膜的至少一部分直接接觸上述基板。
根據本發明，可以製造半導體裝置，埋入絕緣膜與基板之間形成空洞區域提高耐壓的同時，具有充分的機械強度。
10‧‧‧半導體裝置
12‧‧‧基板
14‧‧‧埋入絕緣膜
16‧‧‧氧化膜
18‧‧‧空洞區域
20‧‧‧SOI層
20a‧‧‧第1 SOI層
20b‧‧‧第2 SOI層
20c‧‧‧第3 SOI層
22‧‧‧絕緣膜
22a‧‧‧絕緣膜
22b‧‧‧絕緣膜
30‧‧‧元件
32‧‧‧P擴散區域
34、36‧‧‧N擴散區域
38‧‧‧閘極絕緣膜
40‧‧‧閘極電極
50‧‧‧元件
52‧‧‧P擴散區域
54、56‧‧‧N擴散區域
58‧‧‧閘極絕緣膜
60‧‧‧閘極電極
61‧‧‧表面絕緣層
61a‧‧‧下部絕緣層
61b‧‧‧上部絕緣層
70‧‧‧電極
70a、72a、74a、76a、78a‧‧‧焊墊
70、72、74、76、78、80、82、84、86、88‧‧‧電極
150‧‧‧半導體裝置
152‧‧‧絕緣膜
154‧‧‧空洞區域
200‧‧‧半導體裝置
202a‧‧‧絕緣膜
202b‧‧‧絕緣膜
250‧‧‧半導體裝置
252‧‧‧埋入多晶矽
300‧‧‧半導體裝置
302‧‧‧埋入電極
350‧‧‧半導體裝置
352‧‧‧追加絕緣層
354‧‧‧追加埋入電極
[第1圖]係本發明第一實施例的半導體裝置剖面圖；[第2圖]係第1圖的半導體裝置平面圖；[第3圖]係比較例的半導體裝置剖面圖；[第4圖]係第3圖的半導體裝置平面圖；[第5圖]係本發明第二實施例的半導體裝置剖面圖；[第6圖]係本發明第三實施例的半導體裝置剖面圖；[第7圖]係本發明第四實施例的半導體裝置剖面圖；以及 [第8圖]係本發明第五實施例的半導體裝置剖面圖。
關於本發明實施例的半導體裝置，參照圖面說明。相同或對應的構成要素附上相同符號，有時省略重覆的說明。
第一實施例
第1圖係本發明第一實施例的半導體裝置10的剖面圖。半導體裝置10包括基板12。基板12例如是N型的矽材料，電性接地(連接至基準電位)。基板12上形成埋入絕緣膜14。埋入絕緣膜14例如以矽氧化膜形成，在此情況下的埋入絕緣膜有時也稱作BOX(埋植氧化層(buried oxide))。
埋入絕緣膜14上形成SOI層20。SOI層20係埋入絕緣膜14上的矽薄膜。從SOI層20的表面到埋入絕緣膜14形成絕緣膜22。絕緣膜22，例如是矽氧化膜，SOI層20中設置溝渠(trench)後，以此溝渠埋入矽氧化膜之眾所周知的製造方法形成。
藉由絕緣膜22，SOI層20被區分成高電位電路形成區域之第1 SOI層20a、與第1 SOI層20a絕緣的高電位電路接合(bonding)設置區域之第2 SOI層20b、以及與第1 SOI層20a絕緣且與第2 SOI層20b絕緣的低電位電路形成區域之第3 SOI層20c。根據第1圖很清楚地，絕緣膜22a在第1 SOI層20a與第2 SOI層20b之間形成。又，絕緣膜22b在第2 SOI層20b與第3 SOI層20c之間形成。
高電位電路形成區域的第1 SOI層20a中形成元件 30。說明關於元件30。元件30在第1 SOI層20a表面上具有成為井區的P擴散區域32。P擴散區域32的表面上形成N擴散區域34、36作為源極/汲極。位於N擴散區域34、36之間的P擴散區域32上形成閘極絕緣膜38。閘極絕緣膜38例如由矽氧化膜構成，其上形成多晶矽構成的閘極電極40。元件30係高電位電路側中的NMOS電晶體。
低電位電路形成區域的第3 SOI層20c中形成元件50。說明關於元件50。元件50在第3 SOI層20c表面上具有成為井區的P擴散區域52。P擴散區域52的表面上形成N擴散區域54、56作為源極/汲極。位於N擴散區域54、56之間的P擴散區域52上形成閘極絕緣膜58。閘極絕緣膜58例如由矽氧化膜構成，其上形成多晶矽構成的閘極電極60。元件50係低電位電路形成區域中的NMOS電晶體。
又，第1 SOI層20a或第3 SOI層20c中，也可以製作置入元件30、50以外的半導體元件，例如PMOS電晶體、雙極電晶體，或擴散電阻等。
SOI層20上形成表面絕緣層61。表面絕緣層61例如是矽氧化膜。因此，上述的第2 SOI層20b，由表面絕緣層61、絕緣膜22以及埋入絕緣膜14圍繞。表面絕緣層61的表面上，貫通表面絕緣層61設置電極70、72、74、76、78、80、82、84、86、88。這些電極例如以鋁等的金屬膜形成。
電極70，係用以施加電壓至高電位電路形成區域的第1 SOI層20a之電極。具體而言，電極70，一端具有位於高電位電路接合設置區域的第2 SOI層20b的正上方之焊墊 70a，另一端連接至第1 SOI層20a。
電極72，連接至P擴散區域32。電極74，連接至N擴散區域34。電極76，連接至N擴散區域36。電極78，連接至閘極電極40。電極80，連接至第3 SOI層20c。電極82，連接至P擴散區域52。電極84，連接至N擴散區域54。電極86，連接至N擴散區域56。電極88，連接至閘極電極60。又，因為電極不直接連接至高電位電路接合設置區域的第2 SOI層20b，第2 SOI層20b成為浮動(浮遊電位)區域。
對電極70施加高電壓。另一方面，基板12接地。因此，第1 SOI層20a的正下方必須提高耐壓。於是，本發明中為了抑制埋入絕緣膜14的厚度，第1 SOI層20a正下方的埋入絕緣膜14和基板12之間形成空洞區域18。空洞區域18係由埋入絕緣膜14與氧化膜16圍繞的區域。第2 SOI層20b正下方的埋入絕緣膜14直接接觸基板12。第3 SOI層20c正下方的埋入絕緣膜14直接接觸基板12。
第2圖係第1圖的半導體裝置平面圖。為了方便說明，第2圖中省略表面絕緣層61。絕緣膜22，圍繞第2 SOI層20b而形成。因此，第2 SOI層20b，與第1 SOI層20a及第3 SOI層20c絕緣。
電極72、74、76、78，分別具有焊墊72a、74a、76a、78a。焊墊70a、72a、74a、76a、78a，在第2 SOI層20b的正上方形成。金屬線分別以連線接合粘合至焊墊70a、72a、74a、76a、78a。
在此，說明本發明第一實施例的半導體裝置的意 義之前，說明關於比較例。第3圖係比較例的半導體裝置150的剖面圖。以絕緣膜152，形成高電位電路形成區域之第1 SOI層20a、與第1 SOI層20a絕緣的低電位電路形成區域之第3 SOI層20c。比較例的半導體裝置150中不形成本發明的高電位電路接合設置區域的第2 SOI層。電極70的焊墊70a的正下方形成空洞區域154。
第4圖係第3圖的半導體裝置150的平面圖。因為第1 SOI層20a的正下方形成空洞區域154，焊墊70a、72a、74a、76a、78a的正下方有空洞區域154。比較例的半導體裝置150的空洞區域154，因為比半導體裝置10的空洞區域18更廣範圍地形成，認為半導體裝置150的機械強度變得不夠。又，涉及到半導體裝置10、150的機械應力，例如有對半導體裝置的電極(焊墊)的連線接合時的機械應力，或半導體裝置樹脂密封在封裝內時的機械應力等。
本發明第一實施例的半導體裝置10中，焊墊70a、72a、74a、76a、78a正下方的埋入絕緣膜14直接接觸基板12。因此，對焊墊70a、72a、74a、76a、78a連線接合時，涉及到半導體裝置10的機械應力，由不包含空洞區域的構成吸收。因此，半導體裝置10不會受損。
又，本發明第一實施例的半導體裝置10，因為具有正下方不形成空洞的第2 SOI層20b，相較於不具有第2 SOI層的比較例的半導體裝置150，機械強度高。因此，收納半導體裝置10在封裝內，不易因樹脂密封時的機械應力而受損。
又，因為使第2 SOI層20b可以浮動，對第2 SOI 層20b不直接施加高電壓，從焊墊70a、72a、74a、76a、78a對這些焊墊正下方的第2 SOI層20b施加的電壓，由基板12、埋入絕緣膜14及第2 SOI層20b構成的電容器電容、與第2 SOI層20b、表面絕緣層61及焊墊70a、72a、74a、76a、78a構成的電容器電容分擔。
於是，因為焊墊70a、72a、74a、76a、78a的正下方可以緩和電場，所以不增厚埋入絕緣膜14而可以提高耐壓。迴避埋入絕緣膜14的厚膜化，使半導體裝置10降低成本的同時，防止製程階段中晶圓的彎曲。於是，根據本發明第一實施例的半導體裝置，在埋入絕緣膜14及基板12之間形成空洞區域18提供耐壓的同時，具有充分的機械強度。
第2 SOI層20b的正下方，埋入絕緣膜14不必全體與基板12直接接觸。即，第2 SOI層20b的正下方的一部分中，埋入絕緣膜14與基板12之間設置空洞區域也可以。此時，由空洞區域提高耐壓的同時，埋入絕緣膜14的一部分與基板12直接接觸，藉此可以確保機械強度。因此，第2 SOI層20b的正下方只要至少一部分的埋入絕緣膜14與基板12直接接觸，就可以得到上述的效果。
元件30、50不限於NMOS電晶體，例如PMOS電晶體、NPN電晶體、PNP電晶體、二極體、擴散電阻或電容器等也可以。又，上述的各變形，也可以應用於有關之後的實施例的半導體裝置。
第二實施例
第5圖係本發明第二實施例的半導體裝置200的剖面圖。 關於半導體裝置200，以相異於上述的半導體裝置10的點為中心說明。第1 SOI層20a與第2 SOI層20b之間的絕緣，形成複數的絕緣膜202a。絕緣膜202a例如以矽氧化膜構成。根據第5圖，很清楚地，形成3個絕緣膜202a。
由於3個絕緣膜202a分別作用為電容，可以緩和第1 SOI層20a與第2 SOI層20b之間的電場。因此，即使比第一實施例中的絕緣膜22更減薄各個絕緣膜202a，也可以得到與半導體裝置10相等的耐壓。藉由減薄埋入絕緣膜14，可以降低半導體裝置的製造成本。又，絕緣膜202a不限定為3個，只要是複數即可。
第三實施例
第6圖係本發明第三實施例的半導體裝置250的剖面圖。關於半導體裝置250，以相異於上述的半導體裝置10的點為中心說明。第1 SOI層20a與第2 SOI層20b之間的絕緣，複數形成絕緣膜202b與埋入多晶矽252構成的分離構造。此分離構造以眾所周知的製造方法形成，在SOI層中設置溝渠，氧化溝渠內壁後，溝渠內埋入多晶矽。
因此，不需要新的製程開發，用以形成此絕緣膜202b與埋入多晶矽252產生的分離構造。
藉由形成埋入多晶矽252，可以在1個絕緣膜202b中形成2個電容。因此，可以增加第1 SOI層20a與第2 SOI層20b之間的電容數。又，不特別限定絕緣膜202b與埋入多晶矽252的數量。
第四實施例
第7圖係本發明第四實施例的半導體裝置300的剖面圖。關於半導體裝置300，以相異於上述的半導體裝置10的點為中心說明。焊墊70a與第2 SOI層20b之間的表面絕緣層61中，形成埋入電極302。表面絕緣層61中，以埋入電極302的下方部分為下部絕緣層61a。表面絕緣層61中，以埋入電極302的上方部分為上部絕緣層61b。
從焊墊70a、72a、74a、76a、78a開始到這些焊墊的正下方的影響電壓，由以下3個電容分擔。即，基板12、埋入絕緣膜14及第2 SOI層20b構成的電容器電容，第2 SOI層20b、下部絕緣層61a及埋入電極302構成的電容器電容，以及埋入電極302、上部絕緣層61b及電極70構成的電容器電容。因為可以以3個電容器緩和電場，可以提高半導體裝置300耐壓。
又，埋入電極302，可以與閘極電極40、60同時形成。因此，不使製程成本上升而可以形成埋入電極302。
第五實施例
第8圖係本發明第五實施例的半導體裝置350的剖面圖。關於半導體裝置350，以相異於上述的半導體裝置300的點為中心說明。第2 SOI層20b上的絕緣膜22圍繞的部分形成追加絕緣層352。追加絕緣層352中形成追加埋入電極354。
藉由形成追加絕緣層352與追加埋入電極354，相較於半導體裝置300，可以追加追加埋入電極354、追加絕緣層352及下部絕緣層61a、以及埋入電極302構成的電容器。半導體裝置350，因為以4個電容器緩和電場，可以比半導體 裝置300更提高耐壓。
第8圖中，雖然顯示埋入電極302與追加埋入電極354形成的半導體裝置350，但省略埋入電極302也可以。又，適當組合到此為止的各實施例中說明的半導體裝置特徵也可以。
10‧‧‧半導體裝置
12‧‧‧基板
14‧‧‧埋入絕緣膜
16‧‧‧氧化膜
18‧‧‧空洞區域
20‧‧‧SOI層
20a‧‧‧第1 SOI層
20b‧‧‧第2 SOI層
20c‧‧‧第3 SOI層
22‧‧‧絕緣膜
22a‧‧‧絕緣膜
22b‧‧‧絕緣膜
30‧‧‧元件
32‧‧‧P擴散區域
34、36‧‧‧N擴散區域
38‧‧‧閘極絕緣膜
40‧‧‧閘極電極
50‧‧‧元件
52‧‧‧P擴散區域
54、56‧‧‧N擴散區域
58‧‧‧閘極絕緣膜
60‧‧‧閘極電極
61‧‧‧表面絕緣層
70、72、74、76、78、80、82、84、86、88‧‧‧電極
70a‧‧‧焊墊

Claims (5)

  1. 一種半導體裝置，包括：基板；埋入絕緣膜，在上述基板上形成；SOI層，在上述埋入絕緣膜上形成；絕緣膜，從上述SOI層的表面形成到上述埋入絕緣膜，區分上述SOI層為第1 SOI層以及與上述第1 SOI層絕緣的第2 SOI層；元件，在上述第1 SOI層中形成；以及電極，一端具有位於上述第2 SOI層的正上方之焊墊，另一端連接至上述第1 SOI層；其特徵在於：上述第1 SOI層的正下方在上述埋入絕緣膜與上述基板之間具有空洞區域，且上述第2 SOI層的正下方上述埋入絕緣膜的至少一部分直接接觸上述基板。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，複數形成上述第1 SOI層與上述第2 SOI層之間的上述絕緣膜。
  3. 如申請專利範圍第1或2項所述的半導體裝置，其中，具有在上述絕緣膜中形成的埋入多晶矽。
  4. 如申請專利範圍第1或2項所述的半導體裝置，包括：表面絕緣層，在上述焊墊與上述第2 SOI層之間形成；以及埋入電極，在上述表面絕緣層中形成。
  5. 如申請專利範圍第1或2項所述的半導體裝置，包括：追加絕緣層，在上述第2 SOI層上的上述絕緣膜圍繞的部分 中形成；以及追加埋入電極，在上述追加絕緣層中形成。
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