DE102014211904A1 - Halbleitervorrichtung - Google Patents

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Abstract

Eine Halbleitervorrichtung umfasst ein Substrat (12), einen vergrabenen Isolationsfilm (14), der auf dem Substrat ausgebildet ist, eine SOI-Schicht (20), die auf dem vergrabenen Isolationsfilm ausgebildet ist, einen Isolationsfilm (22), der so ausgebildet ist, dass er sich von einer oberen Oberfläche der SOI-Schicht zum vergrabenen Isolationsfilm erstreckt und die SOI-Schicht in eine erste SOI-Schicht und eine zweite SOI-Schicht, die von der ersten SOI-Schicht isoliert ist, unterteilt, ein Element (30), das in der ersten SOI-Schicht ausgebildet ist, und eine Elektrode (70), die an einem Ende davon eine Kontaktstelle aufweist, die direkt über der zweiten SOI-Schicht angeordnet ist, wobei das andere Ende der Elektrode mit der ersten SOI-Schicht verbunden ist. Ein Hohlraumbereich (18) ist zwischen dem vergrabenen Isolationsfilm und dem Substrat direkt unter der ersten SOI-Schicht ausgebildet. Der Abschnitt des vergrabenen Isolationsfilms direkt unter der zweiten SOI-Schicht steht zumindest teilweise mit dem Substrat in direktem Kontakt.

Description

  • Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung mit hoher Spannung für die Verwendung in Anwendungen mit höherer Leistung.
  • JP H02-168646-A offenbart eine Halbleitervorrichtung, in der eine SOI-Schicht (Schicht mit Halbleiter auf Isolator) auf einem Substrat ausgebildet ist, wobei ein vergrabener Oxidfilm (SiO2-Film) dazwischen eingefügt ist. IGBTs sind in der SOI-Schicht ausgebildet. Eine Leerstelle (oder ein Hohlraumbereich) ist zwischen dem vergrabenen Oxidfilm und dem Substrat direkt unter dem Bereich ausgebildet, in dem die IGBTs ausgebildet sind.
  • Der Hohlraumbereich, der zwischen dem vergrabenen Isolationsfilm (oder Oxidfilm) und dem Substrat ausgebildet ist, dient zum Verbessern der Durchschlagspannung der Halbleitervorrichtung. Es wurde jedoch festgestellt, dass die Ausbildung des Hohlraumbereichs die mechanische Festigkeit der Halbleitervorrichtung verringert. Eine Verringerung der mechanischen Festigkeit der Halbleitervorrichtung kann dazu führen, dass die Halbleitervorrichtung beschädigt wird, z. B. wenn Drähte an ihre Elektroden drahtgebondet werden oder wenn sie mit einem Harz versiegelt wird.
  • Die vorliegende Erfindung wurde durchgeführt, um die obigen Probleme zu lösen. Daher ist es eine Aufgabe der vorliegenden Erfindung, eine Halbleitervorrichtung zu schaffen, in der ein Hohlraumbereich zwischen dem Substrat und dem darüber liegenden vergrabenen Isolationsfilm in einer solchen Weise ausgebildet ist, dass die Halbleitervorrichtung eine erhöhte Durchschlagspannung aufweist, während sie dennoch eine angemessene mechanische Festigkeit aufweist.
  • Erfindungsgemäß wird diese Aufgabe durch eine Halbleitervorrichtung nach Anspruch 1 gelöst.
  • Die Merkmale und Vorteile der vorliegenden Erfindung können wie folgt zusammengefasst werden.
  • Gemäß einem Aspekt der vorliegenden Erfindung umfasst eine Halbleitervorrichtung ein Substrat, einen vergrabenen Isolationsfilm, der auf dem Substrat ausgebildet ist, eine SOI-Schicht, die auf dem vergrabenen Isolationsfilm ausgebildet ist, einen Isolationsfilm, der so ausgebildet ist, dass er sich von einer oberen Oberfläche der SOI-Schicht zum vergrabenen Isolationsfilm erstreckt und die SOI-Schicht in eine erste SOI-Schicht und eine zweite SOI-Schicht, die von der ersten SOI-Schicht isoliert ist, unterteilt, ein Element, das in der ersten SOI-Schicht ausgebildet ist, und eine Elektrode, die an einem Ende davon eine Kontaktstelle aufweist, die direkt über der zweiten SOI-Schicht angeordnet ist, wobei das andere Ende der Elektrode mit der ersten SOI-Schicht verbunden ist, wobei ein Hohlraumbereich zwischen dem vergrabenen Isolationsfilm und dem Substrat direkt unter der ersten SOI-Schicht ausgebildet ist, und wobei der Abschnitt des vergrabenen Isolationsfilms direkt unter der zweiten SOI-Schicht zumindest teilweise mit dem Substrat in direktem Kontakt steht.
  • Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
  • Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:
  • 1 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 2 eine Draufsicht der in 1 gezeigten Halbleitervorrichtung;
  • 3 eine Querschnittsansicht einer Vergleichshalbleitervorrichtung;
  • 4 eine Draufsicht der in 3 gezeigten Halbleitervorrichtung;
  • 5 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 6 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
  • 7 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung; und
  • 8 eine Querschnittsansicht einer Halbleitervorrichtung gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
  • Halbleitervorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung werden mit Bezug auf die begleitenden Zeichnungen beschrieben. In der ganzen Patentbeschreibung werden dieselben oder entsprechende Komponenten mit denselben Bezugszeichen bezeichnet und können nur einmal beschrieben werden.
  • Erste Ausführungsform
  • 1 ist eine Querschnittsansicht einer Halbleitervorrichtung 10 gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Die Halbleitervorrichtung 10 umfasst ein Substrat 12, Das Substrat 12 besteht aus einem Siliziummaterial vom N-Typ und ist elektrisch geerdet (d. h. mit einem Referenzpotential verbunden). Ein vergrabener Isolationsfilm 14 ist auf dem Substrat 12 ausgebildet. Der vergrabene Isolationsfilm 14 ist z. B. ein Siliziumoxidfilm, in welchem Fall er als ”vergrabenes Oxid” oder ”BOX” bezeichnet werden kann.
  • Eine SOI-Schicht 20 ist auf dem vergrabenen Isolationsfilm 14 ausgebildet. Die SOI-Schicht 20 ist ein Siliziumdünnfilm auf dem vergrabenen Isolationsfilm 14. Ein Isolationsfilm 22 ist so ausgebildet, dass er sich von der oberen Oberfläche der SOI-Schicht 20 zum vergrabenen Isolationsfilm 14 erstreckt. Der Isolationsfilm 22 ist z. B. ein Siliziumoxidfilm und wird durch Ausbilden von Gräben in der SOI-Schicht 20 und dann Füllen dieser Gräben mit Siliziumoxid ausgebildet (ein bekanntes Herstellungsverfahren).
  • Die SOI-Schicht 20 ist durch den Isolationsfilm 22 in drei kleinere SOI-Schichten unterteilt: eine erste SOI-Schicht 20a, die als Schaltungsbereich mit hohem Potential dient, in dem eine Schaltung mit hohem Potential ausgebildet ist; eine zweite SOI-Schicht 20b, die von der ersten SOI-Schicht 20a isoliert ist und als Schaltungs-Bondkontaktstellenbereich mit hohem Potential dient, in dem die Bondkontaktstellen für die Schaltung mit hohem Potential in der ersten SOI-Schicht 20a angeordnet sind; und eine dritte SOI-Schicht 20c, die von sowohl der ersten SOI-Schicht 20a als auch der zweiten SOI-Schicht 20b isoliert ist und als Schaltungsbereich mit niedrigem Potential dient, in dem eine Schaltung mit niedrigem Potential ausgebildet ist. Wie in 1 gezeigt, umfasst der Isolationsfilm 22 einen Isolationsfilm 22a, der zwischen der ersten SOI-Schicht 20a und der zweiten SOI-Schicht 20b ausgebildet ist, und einen Isolationsfilm 22b, der zwischen der zweiten SOI-Schicht 20b und der dritten SOI-Schicht 20c ausgebildet ist.
  • Ein Element 30 ist in der ersten SOI-Schicht 20a ausgebildet (die als Schaltungsbereich mit hohem Potential dient). Das Element 30 wird beschrieben. Das Element 30 weist einen P-Diffusionsbereich 32 auf, der in der oberen Oberfläche der ersten SOI-Schicht 20a ausgebildet ist und als Potentialmulde dient. Ein N-Diffusionsbereich 34 und ein N-Diffusionsbereich 36 sind in der Oberfläche des P-Diffusionsbereichs 32 ausgebildet und dienen als Source und als Drain (oder Drain und Source). Ein Gateisolationsfilm 38 ist auf dem P-Diffusionsbereich 32 zwischen den N-Diffusionsbereichen 34 und 36 ausgebildet. Der Gateisolationsfilm 38 ist z. B. ein Siliziumoxidfilm und eine Gateelektrode 40 aus Polysilizium ist auf dem Gateisolationsfilm 38 ausgebildet. Das Element 30 ist ein NMOS-Transistor auf der Schaltungsseite mit hohem Potential der Vorrichtung.
  • Ein Element 50 ist in der dritten SOI-Schicht 20c ausgebildet (die als Schaltungsbereich mit niedrigem Potential dient). Das Element 50 wird beschrieben. Das Element 50 weist einen P-Diffusionsbereich 52 auf, der in der oberen Oberfläche der dritten SOI-Schicht 20c ausgebildet ist und als Potentialmulde dient. Ein N-Diffusionsbereich 54 und ein N-Diffusionsbereich 56 sind in der Oberfläche des P-Diffusionsbereichs 52 ausgebildet und dienen als Source und als Drain (oder Drain und Source). Ein Gateisolationsfilm 58 ist auf dem P-Diffusionsbereich 52 zwischen den N-Diffusionsbereichen 54 und 56 ausgebildet. Der Gateisolationsfilm 58 ist z. B. ein Siliziumoxidfilm und eine Gateelektrode 60 aus Polysilizium ist auf dem Gateisolationsfilm 58 ausgebildet. Das Element 50 ist ein NMOS-Transistor im Schaltungsbereich mit niedrigem Potential.
  • Es sollte beachtet werden, dass in der ersten SOI-Schicht 20a und der dritten SOI-Schicht 20c Halbleiterelemente wie z. B. PMOS-Transistoren, Bipolartransistoren oder diffundierte Widerstände anstelle von oder zusätzlich zu den Elementen 30 und 50 ausgebildet sein können.
  • Eine Isolationsschicht 61 der oberen Oberfläche ist auf der SOI-Schicht 20 ausgebildet. Die Isolationsschicht 61 der oberen Oberfläche ist z. B. ein Siliziumoxidfilm. Folglich ist die vorstehend beschriebene zweite SOI-Schicht 20b von der Isolationsschicht 61 der oberen Oberfläche, dem Isolationsfilm 22 und dem vergrabenen Oxidfilm 14 umgeben. Elektroden 70, 72, 74, 76, 78, 80, 82, 84, 86 und 88 sind auf der Oberfläche der Isolationsschicht 61 der oberen Oberfläche vorgesehen und durchdringen die Isolationsschicht 61 der oberen Oberfläche. Diese Elektroden sind aus einem Metallfilm aus z. B. Aluminium ausgebildet.
  • Die Elektrode 70 wird verwendet, um eine Spannung an die erste SOI-Schicht 20a anzulegen, die als Schaltungsbereich mit hohem Potential dient. Insbesondere weist ein Ende der Elektrode 70 eine Kontaktstelle 70a auf und das andere Ende der Elektrode 70 ist mit der ersten SOI-Schicht 20a verbunden, wobei die Kontaktstelle 70a direkt über der zweiten SOI-Schicht 20b angeordnet ist, die als Schaltungs-Bondkontaktstellenbereich mit hohem Potential dient.
  • Die Elektrode 72 ist mit dem P-Diffusionsbereich 32 verbunden. Die Elektrode 74 ist mit dem N-Diffusionsbereich 34 verbunden. Die Elektrode 76 ist mit dem N-Diffusionsbereich 36 verbunden. Die Elektrode 78 ist mit der Gateelektrode 40 verbunden. Die Elektrode 80 ist mit der dritten SOI-Schicht 20c verbunden. Die Elektrode 82 ist mit dem P-Diffusionsbereich 52 verbunden. Die Elektrode 84 ist mit dem N-Diffusionsbereich 54 verbunden. Die Elektrode 86 ist mit dem N-Diffusionsbereich 56 verbunden. Die Elektrode 88 ist mit dem leitfähigen Gatefilm 60 verbunden. Es sollte beachtet werden, dass die zweite SOI-Schicht 20b, die als Schaltungs-Bondkontaktstellenbereich mit hohem Potential dient, ein potentialfreier Bereich (oder Bereich mit schwebendem Potential) ist, da keine Elektrode direkt mit der zweiten SOI-Schicht 20b verbunden ist.
  • Eine hohe Spannung wird an die Elektrode 70 (und daher an die erste SOI-Schicht 20a) angelegt und das Substrat 12 wird geerdet. Dies bedeutet, dass die Halbleitervorrichtung 10 eine hohe Durchschlagspannung zwischen der ersten SOI-Schicht 20a und dem Substrat 12 aufweisen muss. Um dies ohne Erhöhen der Dicke des vergrabenen Isolationsfilms 14 zu erreichen, ist ein Hohlraumbereich 18 zwischen dem vergrabenen Isolationsfilm 14 und dem Substrat 12 direkt unter der ersten SOI-Schicht 20a in der Halbleitervorrichtung 10 der vorliegenden Ausführungsform ausgebildet, wodurch die Durchschlagspannung zwischen der ersten SOI-Schicht 20a und dem Substrat 12 erhöht ist. Insbesondere ist der Hohlraumbereich 18 von dem vergrabenen Isolationsfilm 14 und einem Oxidfilm 16 umgeben, der zwischen dem Hohlraumbereich 18 und dem Substrat 12 ausgebildet ist. Der Abschnitt des Isolationsfilms 14 direkt unter der zweiten SOI-Schicht 20b erstreckt sich über dem Substrat 12 und steht mit diesem in Kontakt. Der Abschnitt des Isolationsfilms 14 direkt unter der dritten SOI-Schicht 20c erstreckt sich auch über dem Substrat 12 und steht mit diesem in Kontakt.
  • 2 ist eine Draufsicht der in 1 gezeigten Halbleitervorrichtung. Die Isolationsschicht 61 der oberen Oberfläche ist aus 2 wegen der Bequemlichkeit der Darstellung weggelassen. Der Isolationsfilm 22 ist so ausgebildet, dass er die zweite SOI-Schicht 20b umgibt. Folglich ist die zweite SOI-Schicht 20b von der ersten SOI-Schicht 20a und der dritten SOI-Schicht 20c isoliert.
  • Die Elektroden 72, 74, 76 und 78 weisen Kontaktstellen 72a, 74a, 76a bzw. 78a auf. Die Kontaktstellen 70a, 72a, 74a, 76a und 78a sind direkt über der zweiten SOI-Schicht 20b ausgebildet. Ein Draht ist an jede dieser Kontaktstellen drahtgebondet.
  • Vor dem Beschreiben der Vorteile der Halbleitervorrichtung der ersten Ausführungsform wird eine Vergleichshalbleitervorrichtung 150 beschrieben. 3 ist eine Querschnittsansicht der Vergleichshalbleitervorrichtung 150. Die Vergleichshalbleitervorrichtung 150 unterscheidet sich von der Halbleitervorrichtung 10 der ersten Ausführungsform hauptsächlich darin, dass die zweite SOI-Schicht 20b, die als Schaltungs-Bondkontaktstellenbereich mit hohem Potential dient, weggelassen ist und die dritte SOI-Schicht 20c, die als Schaltungsbereich mit niedrigem Potential dient, durch einen Isolationsfilm 152 von der ersten SOI-Schicht 20a isoliert ist, die als Schaltungsbereich mit hohem Potential dient. Folglich ist die zweite SOI-Schicht 20b, die ein neues Merkmal der ersten Ausführungsform ist, in der Vergleichshalbleitervorrichtung 150 nicht ausgebildet. Die Vergleichshalbleitervorrichtung 150 weist einen Hohlraumbereich 154 auf, der direkt unter der Kontaktstelle 70a der Elektrode 70 ausgebildet ist.
  • 4 ist eine Draufsicht der in 3 gezeigten Halbleitervorrichtung 150. Obwohl in 4 nicht gezeigt, ist der Hohlraumbereich 154 direkt unter der ersten SOI-Schicht 20a angeordnet, das heißt direkt unter den Kontaktstellen 70a, 72a, 74a, 76a und 78a. Da der Hohlraumbereich 154 der Vergleichshalbleitervorrichtung 150 so ausgebildet ist, dass er sich weiter erstreckt als der Hohlraumbereich 18 der Halbleitervorrichtung 10 der ersten Ausführungsform, wird in Erwägung gezogen, dass die Halbleitervorrichtung 150 eine unangemessene mechanische Festigkeit aufweist. Es sollte beachtet werden, dass Beispiele der mechanischen Spannung, die auf die Halbleitervorrichtungen 10 und 150 aufgebracht wird, eine mechanische Spannung, die sich aus dem Drahtbonden an die Elektroden (oder Kontaktstellen) der Halbleitervorrichtung ergibt, und eine mechanische Spannung, die sich aus dem Abdichten der Halbleitervorrichtung in einem Gehäuse mit einem Harz ergibt, umfassen.
  • In der Halbleitervorrichtung 10 der ersten Ausführungsform steht der Abschnitt des Isolationsfilms 14 direkt unter den Kontaktstellen 70a, 72a, 74a, 76a und 78a in direktem Kontakt mit dem Substrat 12. Dies bedeutet, dass die unter diesen Kontaktstellen liegende Struktur, die die mechanische Spannung empfängt und absorbiert, die auf die Halbleitervorrichtung 10 aufgebracht wird, die sich aus dem Drahtbonden an die Kontaktstellen ergibt, keinen Hohlraumbereich aufweist, wodurch eine Beschädigung an der Halbleitervorrichtung 10 vermieden wird, die ansonsten auftreten könnte, wenn das Drahtbonden an die Kontaktstellen stattfindet.
  • Ferner sollte beachtet werden, dass, da die Halbleitervorrichtung 10 der ersten Ausführungsform die zweite SOI-Schicht 20b aufweist, und die Vergleichshalbleitervorrichtung 150 dies nicht tut, die erste SOI-Schicht 20a der Halbleitervorrichtung 10 eine kleinere Fläche aufweist als die erste SOI-Schicht 20a der Vergleichshalbleitervorrichtung 150. Folglich ist der Hohlraumbereich 18, der unter der ersten SOI-Schicht 20a der Halbleitervorrichtung 10 liegt, auch kleiner als der Hohlraumbereich 154, der unter der ersten SOI-Schicht 20a der Vergleichshalbleitervorrichtung 150 liegt (wie vorstehend beschrieben). Dies führt dazu, dass die Halbleitervorrichtung 10 eine größere mechanische Festigkeit aufweist als die Vergleichshalbleitervorrichtung 150, was bedeutet, dass die mechanische Spannung, die sich aus dem Montieren der Halbleitervorrichtung 10 in einem Gehäuse und Abdichten des Gehäuses ergibt, im Vergleich zur Vergleichshalbleitervorrichtung 150 weniger wahrscheinlich die Halbleitervorrichtung 10 beschädigt.
  • Da die zweite SOI-Schicht 20b sich in einem ”potentialfreien” Zustand befindet (das heißt, sie ist nicht mit irgendeiner Potentialquelle verbunden), wird keine hohe Spannung direkt an sie angelegt. Die zwischen dem Substrat 12 und den Kontaktstellen 70a, 72a, 74a, 76a und 78a angelegte Spannung wird über zwei Kapazitäten aufgeteilt: die Kapazität, die durch das Substrat 12, den vergrabenen Isolationsfilm 14 und die zweite SOI-Schicht 20b gebildet ist, und die Kapazität, die durch die zweite SOI-Schicht 20b, die Isolationsschicht 61 der oberen Oberfläche und die Kontaktstellen 70a, 72a, 74a, 76a und 78a gebildet ist.
  • Folglich ist die elektrische Feldstärke direkt unter den Kontaktstellen 70a, 72a, 74a, 76a und 78a relativ schwach, was es möglich macht, die Durchschlagspannung der Halbleitervorrichtung 10 zu erhöhen, ohne die Dicke des vergrabenen Isolationsfilms 14 zu erhöhen. Eine Verringerung der Dicke des vergrabenen Isolationsfilms 14 führt zu verringerten Kosten der Halbleitervorrichtung 10 und macht es auch möglich, die Verzerrung des Wafers während des Herstellungsprozesses zu verringern. Folglich ist in der Halbleitervorrichtung 10 der ersten Ausführungsform der Hohlraumbereich 18 zwischen dem vergrabenen Isolationsfilm 14 und dem Substrat 12 in einer solchen Weise ausgebildet, dass die Halbleitervorrichtung 10 eine erhöhte Durchschlagspannung aufweist, während sie dennoch eine angemessene mechanische Festigkeit aufweist.
  • Der Abschnitt des vergrabenen Isolationsfilms 14 direkt unter der zweiten SOI-Schicht 20b muss nicht mit dem Substrat 12 über die ganze untere Oberfläche des Abschnitts in direktem Kontakt stehen. Das heißt, ein Hohlraumbereich, der sich entlang eines Teils der unteren Oberfläche dieses Abschnitts des vergrabenen Isolationsfilms 14 erstreckt, kann zwischen dem vergrabenen Isolationsfilm 14 und dem Substrat 12 vorgesehen sein. Ein solcher Hohlraumbereich dient auch zum Verbessern der Durchschlagspannung der Halbleitervorrichtung und die Halbleitervorrichtung weist dennoch eine angemessene mechanische Festigkeit auf, da der Abschnitt des vergrabenen Isolationsfilms 14 direkt unter der zweiten SOI-Schicht 20b teilweise mit dem Substrat 12 in direktem Kontakt steht. Folglich können die vorstehend in Verbindung mit der ersten Ausführungsform beschriebenen Vorteile erhalten werden, solange der Abschnitt des vergrabenen Isolationsfilms 14 direkt unter der zweiten SOI-Schicht 20b zumindest teilweise mit dem Substrat 12 in direktem Kontakt steht.
  • Die Elemente 30 und 50 können keine NMOS-Transistoren sein. Stattdessen können sie z. B. PMOS-Transistoren, NPN-Transistoren, PNP-Transistoren, Dioden, diffundierte Widerstände oder Kondensatoren sein. Es sollte beachtet werden, dass die obigen Änderungen an der Halbleitervorrichtung der ersten Ausführungsform auch an den Halbleitervorrichtungen der anschließend beschriebenen Ausführungsformen durchgeführt werden können.
  • Zweite Ausführungsform
  • 5 ist eine Querschnittsansicht einer Halbleitervorrichtung 200 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die folgende Beschreibung der Halbleitervorrichtung 200 wird hauptsächlich auf die Unterschiede zur vorstehend beschriebenen Halbleitervorrichtung 10 begrenzt. Wie gezeigt, sind mehrere Isolationsfilms 202a zwischen der ersten SOI-Schicht 20a und der zweiten SOI-Schicht 20b ausgebildet. Die Isolationsfilme 202a sind z. B. Siliziumoxidfilme. Wie aus 5 zu sehen ist, sind tatsächlich drei Isolationsfilme 202a vorhanden.
  • Jeder der drei Isolationsfilme 202a bildet eine Kapazität, die zu einem verringerten elektrischen Feld zwischen der ersten SOI-Schicht 20a und der zweiten SOI-Schicht 20b führt. Selbst wenn jeder Isolationsfilm 202a dünner ist als der Isolationsfilm 22 der ersten Ausführungsform, kann die Halbleitervorrichtung 200 daher so konfiguriert sein, dass sie eine Durchschlagspannung aufweist, die im Wesentlichen gleich jener der Halbleitervorrichtung 10 ist. Die Dicke des vergrabenen Isolationsfilms 14 kann verringert werden, um die Herstellungskosten der Halbleitervorrichtung zu verringern. Es sollte auch beachtet werden, dass, obwohl im obigen Beispiel die Halbleitervorrichtung 200 drei Isolationsfilme 202a aufweist, sie selbstverständlich eine beliebige Vielzahl von Isolationsfilmen 202a aufweisen kann.
  • Dritte Ausführungsform
  • 6 ist eine Querschnittsansicht einer Halbleitervorrichtung 250 gemäß einer dritten Ausführungsform der vorliegenden Erfindung. Die folgende Beschreibung der Halbleitervorrichtung 250 wird hauptsächlich auf die Unterschiede zur vorstehend beschriebenen Halbleitervorrichtung 10 begrenzt. Mehrere Isolationsstrukturen jeweils mit einem Isolationsfilm 202b und einem mit Polysilizium gefüllten Graben 252 sind zwischen der ersten SOI-Schicht 20a und der zweiten SOI-Schicht 20b ausgebildet, wodurch diese SOI-Schichten voneinander isoliert sind. Die Isolationsstrukturen werden durch ein bekanntes Herstellungsverfahren ausgebildet, das das Ausbilden von Gräben in einer SOI-Schicht, das Oxidieren der Innenwände der Gräben und das Füllen der Gräben mit Polysilizium umfasst.
  • Dies bedeutet, dass kein Bedarf besteht, einen neuen Prozess zum Ausbilden dieser Isolationsstrukturen zu entwickeln, die jeweils aus einem Isolationsfilm 202b und einem mit Polysilizium gefüllten Graben 252 bestehen.
  • Die Ausbildung jedes mit Polysilizium gefüllten Grabens 252, der von einem Isolationsfilm 202b umgeben ist, führt zur Ausbildung von zwei Kapazitäten. In dieser Weise ist es möglich, die Anzahl von Kapazitäten zu erhöhen, die zwischen der ersten SOI-Schicht 20a und der zweiten SOI-Schicht 20b ausgebildet sind. Es sollte beachtet werden, dass eine beliebige Anzahl von Isolationsfilmen 202b und eine beliebige Anzahl von mit Polysilizium gefüllten Gräben 252 vorhanden sein können.
  • Vierte Ausführungsform
  • 7 ist eine Querschnittsansicht einer Halbleitervorrichtung 300 gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Die folgende Beschreibung der Halbleitervorrichtung 300 wird hauptsächlich auf die Unterschiede zur vorstehend beschriebenen Halbleitervorrichtung 10 begrenzt. Eine vergrabene Elektrode 302 ist in der Isolationsschicht 61 der oberen Oberfläche zwischen der Kontaktstelle 70a und der zweiten SOI-Schicht 20b ausgebildet. Der Abschnitt der Isolationsschicht 61 der oberen Oberfläche, der unter der vergrabenen Elektrode 302 liegt, wird hier als untere Isolationsschicht 61a bezeichnet. Der Abschnitt der Isolationsschicht 61 der oberen Oberfläche, der über der vergrabenen Elektrode 302 liegt, wird hier als obere Isolationsschicht 61b bezeichnet.
  • Die zwischen dem Substrat 12 und den Kontaktstellen 70a, 72a, 74a, 76a und 78a angelegte Spannung wird über drei Kapazitäten aufgeteilt: die Kapazität, die durch das Substrat 12, den vergrabenen Isolationsfilm 14 und die zweite SOI-Schicht 20b gebildet ist, die Kapazität, die durch die zweite SOI-Schicht 20b, die untere Isolationsschicht 61a und die vergrabene Elektrode 302 gebildet ist, und die Kapazität, die durch die vergrabene Elektrode 302, die obere Isolationsschicht 61b und die Kontaktstellen 70a, 72a, 74a, 76a und 78a gebildet ist. Diese drei Kapazitäten dienen zum Verringern der elektrischen Feldstärke, was es möglich macht, die Durchschlagspannung der Halbleitervorrichtung 300 zu erhöhen.
  • Es sollte beachtet werden, dass die vergrabene Elektrode 302 zur gleichen Zeit wie die Gateelektroden 40 und 46 ausgebildet werden kann, was bedeutet, dass die vergrabene Elektrode 302 ohne Erhöhen der Bearbeitungskosten ausgebildet werden kann.
  • Fünfte Ausführungsform
  • 8 ist eine Querschnittsansicht einer Halbleitervorrichtung 350 gemäß einer fünften Ausführungsform der vorliegenden Erfindung. Die folgende Beschreibung der Halbleitervorrichtung 350 wird hauptsächlich auf die Unterschiede zur vorstehend beschriebenen Halbleitervorrichtung 300 begrenzt. Eine zusätzliche Isolationsschicht 352 ist auf der zweiten SOI-Schicht 20b ausgebildet und vom Isolationsfilm 22 umgeben, wie in 8 gezeigt. In der zusätzlichen Isolationsschicht 352 ist eine zusätzliche vergrabene Elektrode 354 ausgebildet.
  • Die Ausbildung der zusätzlichen Isolationsschicht 352 und der zusätzlichen vergrabenen Elektrode 354 führt zur Ausbildung einer Kapazität, die durch die zusätzliche vergrabene Elektrode 354, die zusätzliche Isolationsschicht 352, die untere Isolationsschicht 61a und die vergrabene Elektrode 302 gebildet ist. Folglich weist die Halbleitervorrichtung 350 vier Kapazitäten auf, die zum Verringern der elektrischen Feldstärke dienen (wohingegen die Halbleitervorrichtung 300 der vierten Ausführungsform nur drei derartige Kapazitäten aufweist), was dazu führt, dass die Halbleitervorrichtung 350 eine größere Durchschlagspannung als die Halbleitervorrichtung 300 aufweist.
  • Obwohl in dem in 8 gezeigten Beispiel die Halbleitervorrichtung 350 sowohl die vergrabene Elektrode 302 als auch die zusätzliche vergrabene Elektrode 354 aufweist, kann die vergrabene Elektrode 302 selbstverständlich aus der Halbleitervorrichtung 350 weggelassen werden. Es sollte beachtet werden, dass Merkmale der Halbleitervorrichtungen der vorstehend beschriebenen Ausführungsformen gegebenenfalls kombiniert werden können.
  • Folglich ermöglicht die vorliegende Erfindung die Herstellung einer Halbleitervorrichtung, in der ein Hohlraumbereich zwischen dem Substrat und dem darüber liegenden vergrabenen Isolationsfilm in einer solchen Weise ausgebildet ist, dass die Halbleitervorrichtung eine erhöhte Durchschlagspannung aufweist, während sie dennoch eine angemessene mechanische Festigkeit aufweist.
  • Offensichtlich sind viele Modifikationen und Veränderungen der vorliegenden Erfindung angesichts der obigen Lehren möglich. Daher kann die Erfindung selbstverständlich innerhalb des Schutzbereichs der beigefügten Ansprüche anders als spezifisch beschrieben ausgeführt werden.
  • Die gesamte Offenbarung von JP 2013-140639-A , eingereicht am 4. Juli 2013, einschließlich der Patentbeschreibung, der Ansprüche, der Zeichnungen und der Zusammenfassung, auf der die Unionspriorität der vorliegenden Anmeldung beruht, wird hier durch Bezugnahme vollständig mit aufgenommen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • HP 02-168646 A [0002]
    • JP 2013-140639- A [0052]

Claims (5)

  1. Halbleitervorrichtung, die Folgendes umfasst: ein Substrat (12); einen vergrabenen Isolationsfilm (14), der auf dem Substrat (12) ausgebildet ist; eine SOI-Schicht (20), die auf dem vergrabenen Isolationsfilm (14) ausgebildet ist; einen Isolationsfilm (22), der so ausgebildet ist, dass er sich von einer oberen Oberfläche der SOI-Schicht (20) zum vergrabenen Isolationsfilm (14) erstreckt und die SOI-Schicht (20) in eine erste SOI-Schicht (20a) und eine zweite SOI-Schicht (20b), die von der ersten SOI-Schicht (20a) isoliert ist, unterteilt; ein Element (30), das in der ersten SOI-Schicht (20a) ausgebildet ist; und eine Elektrode (70), die an einem Ende davon eine Kontaktstelle (70a) aufweist, die direkt über der zweiten SOI-Schicht (20b) angeordnet ist, wobei das andere Ende der Elektrode (70) mit der ersten SOI-Schicht (20a) verbunden ist; wobei ein Hohlraumbereich (18) zwischen dem vergrabenen Isolationsfilm (14) und dem Substrat (12) direkt unter der ersten SOI-Schicht (20a) ausgebildet ist; und wobei der Abschnitt des vergrabenen Isolationsfilms (14) direkt unter der zweiten SOI-Schicht (20b) zumindest teilweise mit dem Substrat (12) in direktem Kontakt steht.
  2. Halbleitervorrichtung nach Anspruch 1, die ferner mehrere Isolationsfilme (202a) umfasst, die zwischen der ersten und der zweiten SOI-Schicht (20a, 20b) ausgebildet sind.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, die ferner einen mit Polysilizium gefüllten Graben (252) umfasst, der im Isolationsfilm (202b) ausgebildet ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, die ferner Folgendes umfasst: eine Isolationsschicht (61) der oberen Oberfläche, die zwischen der Kontaktstelle (70a) und der zweiten SOI-Schicht (20b) ausgebildet ist; und eine vergrabene Elektrode (302), die in der Isolationsschicht (61) der oberen Oberfläche ausgebildet ist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, die ferner Folgendes umfasst: eine zusätzliche Isolationsschicht (352), die auf der zweiten SOI-Schicht (20b) ausgebildet ist und vom Isolationsfilm (22) umgeben ist; und eine zusätzliche vergrabene Elektrode (354), die in der zusätzlichen Isolationsschicht (352) ausgebildet ist.
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