DE10343132B4 - Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen - Google Patents
Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen Download PDFInfo
- Publication number
- DE10343132B4 DE10343132B4 DE2003143132 DE10343132A DE10343132B4 DE 10343132 B4 DE10343132 B4 DE 10343132B4 DE 2003143132 DE2003143132 DE 2003143132 DE 10343132 A DE10343132 A DE 10343132A DE 10343132 B4 DE10343132 B4 DE 10343132B4
- Authority
- DE
- Germany
- Prior art keywords
- layer
- region
- transistor
- tub
- character
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 238000005516 engineering process Methods 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract 3
- 229910052710 silicon Inorganic materials 0.000 claims abstract 3
- 239000010703 silicon Substances 0.000 claims abstract 3
- 230000015556 catabolic process Effects 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000010276 construction Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
- H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
- H01L29/78624—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile the source and the drain regions being asymmetrical
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
In SOI-Technologie integrierte MOS-Transistoren mit Source (2), Body-Kontakt (3), Drain (4), Gate (7) und ausgedehntem Drain-Gebiet (15) für höhere Spannungen, wobei jeder einzelne Transistor in der aktiven Halbleiterschicht (12) allseitig von dielektrisch isolierenden Schichten umgeben ist, die aus einen im wesentlichen vertikal gerichteten Isolationsgräben (13) und einer durchgehend horizontal verlaufenden vergrabenen Oxidschicht (14) gebildet werden, wobei die NMOS- und PMOS-Transistoren unter Verwendung einer n-dotierten aktiven Siliziumschicht (12) nur ein p-Dotierungsgebiet mit Wannencharakter (8) haben, das nur zu einem Teil die Tiefe der aktiven Schicht in Anspruch nimmt, d. h. die horizontale Isolierschicht (14) nicht berührt, wobei im Fall des NMOS-Transistors das p-Dotierungsgebiet mit Wannencharakter den Kanalbereich bildet und im Fall des PMOS-Transistors das erweiterte Draingebiet (15), d. h. die Driftzone unter dem Oxid (9).
Description
- Die Erfindung geht aus von gegen andere Schaltungsteile elektrisch isolierten MOS-Transistoren mit ausgedehntem Draingebiet für höhere Spannungen als Bestandteil einer integrierten Schaltung gemäß dem Oberbegriff des Anspruchs 1.
- Solche sind aus der Schrift: „Smart Power Ics, Technologies and Applications", Murari et al., Springer Verlag, 1995,
2.8 , Seite 65) bekannt. - Zum Erreichen höherer Durchbruchspannungen können n-Kanal MOS Transistoren (NMOS-Transistoren) und p-Kanal MOS-Transistoren (PMOS-Transistoren) mit ausgedehntem Draingebiet verwendet werden. Aus o. g. Druckschrift wurden die
1 bis4 entlehnt, in denen die ausgedehnten Draingebiete (15 ) für PMOS- und NMOS-Transistoren dargestellt sind. Diese Beispiele beziehen sich auf n-dotiertes aktives Halbleitermaterial (1 ). Für p-dotiertes Halbleitermaterial würden sich die Dotierungsverhältnisse der Dotierungsgebiete mit Wannencharakter und Kontakte (5 ,6 ,8 ,10 ,11 ) entsprechend umdrehen. - Bei der in
1 gezeigten Konstruktion liegt jedoch der Source-Anschluss (2 ) des PMOS-Transistors auf Potential der aktiven Halbleiterschicht (1 ). Damit sind aber unterschiedliche Transistoren über deren Source- bzw. Body-Anschluss (2 ,3 ) und das gemeinsame Substratpotential miteinander elektrisch verbunden. Um dies zu vermeiden, kann der Transistor – wie in3 und4 gezeigt – in ein zusätzliche tiefes p-Dotierungsgebiet mit Wannencharakter (11 ) gelegt werden. Unter dem Gate (7 ) muß ein zusätzliches n-Dotierungsgebiet mit Wannencharakter (10 ) eingebracht werden. - Diese Konstruktion hat eine Reihe von Nachteilen, welche darin bestehen, daß bei Verwendung mehrerer Transistoren auf einem Chip diese via parasitäre npn- bzw. pnp-Strukturen miteinander verbunden sind, womit geeignete Layoutmaßnahmen dafür Sorge tragen müssen, daß diese Bipolarstrukturen nicht einschalten. Ferner führt die Verwendung von diffundierten Dotierungsgebieten mit Wannencharakter unvermeidlich zu einer lateralen Verbreiterung der Dotierungsgebiete mit Wannencharakter, d. h. es wird mehr Chipfläche benötigt, die damit für andere Zwecke nicht genutzt werden kann. Weiterhin werden in der Summe für die in
3 und4 gezeigten Transistoren3 Dotierungsgebiete mit Wannencharakter gebraucht, dies bedeutet einen erheblichen Mehraufwand im Herstellungsprozeß, zumal das als p-Dotierungsgebiet mit Wannencharakter2 (11 ) bezeichnete Gebiet auch sehr tief sein muß, um eine entsprechend hohe Durchbruchspannung zu ermöglichen, womit aber auch die laterale Seitendiffusion größer wird und die Prozeßzeiten sich verlängern. Es steigen dadurch auch die Herstellkosten. - Aus der Schrift
US 4,507,158 A 2 ist die dielektrische Isolierung von einzelnen MOS-Transistoren durch SiO2-Schichten bekannt. Hierbei handelte es sich um Transistoren für niedrige Spannungen und es wurden nur die des einen Polungstyps elektrisch isoliert, die anderen lagen frei im Substrat. Da ferner hier nicht die SOI-Technologie zur Anwendung kam, bei der die aktive Halbleiterschicht, in der die Bauelemente integriert sind, durch eine vergrabene SiO2-Schicht vom übrigen Halbleiterscheibenmaterial (Substrat) getrennt ist, trifft auch nicht der Vorteil der Nutzung einer durch die SOI-Herstellungstechnologie bereits vorhandenen horizontalen Isolationsschicht zu. Diese muß gemäß US-Patentschrift gesondert hergestellt werden, was die Kosten erhöht. Die Isolationsgräben für die Herstellung moderner integrierter Schaltungen auf Basis der SOI-Technologie, bei denen höhersperrende Bauelemente mit z. B. Logikschaltungen niedriger Spannungen auf einem Chip verschaltet sind, haben einen anderen Aufbau. Der aus der genannten US-Patentschrift entnehmbare Stand der Technik ist für Transistoren mit erhöhten Spannungen nicht geeignet. - Der Erfindung liegt die Aufgabe zugrunde, ein MOS-Transistoren nach dem Oberbegriff des Anspruchs 1 so zu gestalten, daß der Mangel der Beeinflussung benachbarter Bauelemente und Teile der integrierten Schaltung behoben ist und teure Chipfläche eingespart wird.
- Gelöst wird die Aufgabe mit den im Anspruch 1 angegebenen Merkmalen.
- Der Gegenstand des Anspruchs 1 weist die Vorteile auf, daß eine Aktivierung parasitärer PN- bzw. PNP- und NPN-Bauelemente ausgeschlossen ist und die Bauelementedichte erhöht werden kann. Das ergibt sich aus der Verwendung von Isolationsgräben (
13 ) zur Isolation in lateraler Richtung und der durchgehenden vergrabenen Oxidschicht (15 ) in vertikaler Richtung zum Substrat hin anstelle von pn-Übergängen. - Bei den so dielektrisch isolierten PMOS- und NMOS-Transistoren können die Source- bzw- Drainanschlüsse bedenkenlos auf dem gleichen Potential liegen wie die aktive Halbleiterschicht, da in diesem Fall die Halbleiterschichtinseln (
12 ) untereinander isoliert sind. - Damit entfallen zunächst die Prozeßkosten für die unnötig gewordenen Dotierungsgebiete mit Wannencharakter. Es entfällt aber andererseits auch die laterale Seitendiffusion der Dotierungsgebiete mit Wannencharakter, womit benachbarte Transistoren enger zueinander gerückt werden können und sich der Platzbedarf für das gesamte Chip reduziert.
- Die Erfindung wird nun anhand von Ausführungsbeispielen im Vergleich "Stand" und "neu" für PMOS- und NMOS-Transistoren unter Zuhilfenahme der Zeichnungen erläutert. Es zeigen
-
1 einen Querschnitt durch einen einfachen dem Stand der Technik entsprechenden PMOS-Transistor für höhere Durchbruchspannungen in schematischer Darstellung, -
2 einen Querschnitt durch einen einfachen dem Stand der Technik entsprechenden NMOS-Transistor für höhere Durchbruchspannungen in schematischer Darstellung, -
3 einen Querschnitt durch einen dem Stand der Technik entsprechenden PMOS-Transistor für höhere Durchbruchspannungen der in eine P-Wanne (11 ) eingebettet ist, mit einer N-Wanne (1 ) unter dem Gate (7 ), in schematischer Darstellung, -
4 einen Querschnitt durch einen dem Stand der Technik entsprechenden NMOS-Transistor für höhere Durchbruchspannungen, der sich in einer zusätzlichen P-Wanne (11 ) befindet, in schematischer Darstellung, -
5 einen PMOS-Transistor für höhere Durchbruchspannungen, erfindungsgemäß eingebettet in eine allseitig isolierte Halbleitermaterialinsel (12 ), -
6 einen NMOS-Transistor für höhere Durchbruchspannungen, erfindungsgemäß eingebettet in eine allseitig isolierte Halbleitermaterialinsel (12 ), -
7 einen erfindungsgemäßen PMOS-Transistor für höhere Durchbruchspannungen mit einem N-Dotierungsgebiet (10 ) unter dem Gate (7 ), eingebettet in eine allseitig isolierte Halbleitermaterialinsel (12 ), -
8 , einen erfindungsgemäßen NMOS-Transistor für höhere Durchbruchspannungen mit einem extra dotierten Drain-Gebiet (10 ), eingebettet in eine allseitig isolierte Halbleitermaterialinsel (12 ), - Aus dem Vergleich der
1 (einfacher Bauelementaufbau) und3 (anspruchsvollerer Bauelementaufbau für erhöhte Spannungen) mit5 (einfacher Bauelementaufbau) und7 (anspruchsvollerer Bauelementaufbau für weiter erhöhte Spannungen) einerseits und2 (einfacher Bauelementaufbau) und4 (anspruchsvollerer Bauelementaufbau für erhöhte Spannungen) mit6 (einfacher Bauelementaufbau) und8 (anspruchsvollerer Bauelementaufbau für weiter erhöhte Spannungen) andererseits ist zu erkennen, daß mit der elektrischen Separation der Bauelemnte durch die Isolationsgräben (13 ) und die vergrabene Oxidschicht (14 ) neben der elektrischen Entkopplung auch ein Gewinn an Fläche und Herstellungsaufwand verbunden ist. - Die Figuren sind selbsterklärend und bedürfen keiner weiteren Erläuterung.
- Bezugszeichenliste
-
- 1
- aktive Halbleiterschicht, N-leitend
- 2
- Sourcekontakt des Transistors
- 3
- Body-Kontakt bzw. Kontakt zum aktiven Halbleitermaterial des Transistors
- 4
- Drainkontakt des Transistors
- 5
- P+-Gebiete
- 6
- N+-Gebiete
- 7
- Gate des Transistors
- 8
- P-Dotierungsgebiet mit Wannencharakter
- 9
- Oxid
- 10
- N-Dotierungsgebiet mit Wannencharakter
- 11
- P-Dotierungsgebiet mit Wannencharakter 2
- 12
- isolierte Halbleitermaterialinseln
- 13
- Isolationsgraben
- 14
- vergrabenes Oxid
- 15
- erweitertes Draingebiet
Claims (2)
- In SOI-Technologie integrierte MOS-Transistoren mit Source (
2 ), Body-Kontakt (3 ), Drain (4 ), Gate (7 ) und ausgedehntem Drain-Gebiet (15 ) für höhere Spannungen, wobei jeder einzelne Transistor in der aktiven Halbleiterschicht (12 ) allseitig von dielektrisch isolierenden Schichten umgeben ist, die aus einen im wesentlichen vertikal gerichteten Isolationsgräben (13 ) und einer durchgehend horizontal verlaufenden vergrabenen Oxidschicht (14 ) gebildet werden, wobei die NMOS- und PMOS-Transistoren unter Verwendung einer n-dotierten aktiven Siliziumschicht (12 ) nur ein p-Dotierungsgebiet mit Wannencharakter (8 ) haben, das nur zu einem Teil die Tiefe der aktiven Schicht in Anspruch nimmt, d. h. die horizontale Isolierschicht (14 ) nicht berührt, wobei im Fall des NMOS-Transistors das p-Dotierungsgebiet mit Wannencharakter den Kanalbereich bildet und im Fall des PMOS-Transistors das erweiterte Draingebiet (15 ), d. h. die Driftzone unter dem Oxid (9 ). - In SOI-Technologie integrierte MOS-Transistoren nach Anspruch 1, wobei die NMOS- und PMOS-Transistoren unter Verwendung einer p-dotierten aktiven Siliziumschicht (
12 ) nur ein n-Dotierungsgebiet mit Wannencharakter (10 ) haben, das nur zu einem Teil die Tiefe der aktiven. Schicht in Anspruch nimmt, d. h. die horizontale Isolierschicht (14 ) nicht berührt, wobei im Fall des PMOS-Transistors das n-Dotierungsgebiet mit Wannencharakter den Kanalbereich bildet und im Fall des NMOS-Transistors das erweiterte Draingebiet (15 ), d. h. die Driftzone unter dem Oxid (9 ).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2003143132 DE10343132B4 (de) | 2003-09-18 | 2003-09-18 | Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE2003143132 DE10343132B4 (de) | 2003-09-18 | 2003-09-18 | Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10343132A1 DE10343132A1 (de) | 2005-04-28 |
DE10343132B4 true DE10343132B4 (de) | 2009-07-09 |
Family
ID=34398789
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2003143132 Expired - Lifetime DE10343132B4 (de) | 2003-09-18 | 2003-09-18 | Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE10343132B4 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112010005265B4 (de) * | 2010-02-15 | 2020-09-10 | Texas Instruments Incorporated | Verfahren zur Herstellung eines Verarmungsmodus-DMOS-Transistors |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102006027504A1 (de) | 2006-06-14 | 2007-12-27 | X-Fab Semiconductor Foundries Ag | Randabschlussstruktur von MOS-Leistungstransistoren hoher Spannungen |
US8110470B2 (en) | 2009-08-31 | 2012-02-07 | Globalfoundries Singapore Pte. Ltd. | Asymmetrical transistor device and method of fabrication |
Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4507158A (en) * | 1983-08-12 | 1985-03-26 | Hewlett-Packard Co. | Trench isolated transistors in semiconductor films |
WO1993008603A1 (en) * | 1991-10-21 | 1993-04-29 | Harris Corporation | Soi cmos device having body extension for providing sidewall channel stop and body tie |
US5874768A (en) * | 1994-06-15 | 1999-02-23 | Nippondenso Co., Ltd. | Semiconductor device having a high breakdown voltage |
DE19857059A1 (de) * | 1997-12-15 | 1999-06-24 | Lg Semicon Co Ltd | SOI-Bauteil und Verfahren zu seiner Herstellung |
DE19919955A1 (de) * | 1998-04-30 | 1999-11-04 | Denso Corp | Halbleitervorrichtung mit hoher Spannungsfestigkeit |
US20010038125A1 (en) * | 2000-04-26 | 2001-11-08 | Hitachi, Ltd | Insulated gate field effect transistor and semiconductor integrated circuit |
WO2002003468A2 (en) * | 2000-06-28 | 2002-01-10 | Advanced Micro Devices, Inc. | A novel capacitively coupled dtmos on soi |
US20020089031A1 (en) * | 2001-01-08 | 2002-07-11 | Chartered Semiconductor Manufacturing Ltd. | Novel method of body contact for SOI mosfet |
US6439514B1 (en) * | 1999-02-02 | 2002-08-27 | Denso Corporation | Semiconductor device with elements surrounded by trenches |
DE10143256A1 (de) * | 2001-02-07 | 2002-09-12 | Samsung Electronics Co Ltd | Integrierter SOI-Halbleiterschaltkreis und Herstellungsverfahren hierfür |
US20020175375A1 (en) * | 2000-03-24 | 2002-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
-
2003
- 2003-09-18 DE DE2003143132 patent/DE10343132B4/de not_active Expired - Lifetime
Patent Citations (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4507158A (en) * | 1983-08-12 | 1985-03-26 | Hewlett-Packard Co. | Trench isolated transistors in semiconductor films |
WO1993008603A1 (en) * | 1991-10-21 | 1993-04-29 | Harris Corporation | Soi cmos device having body extension for providing sidewall channel stop and body tie |
US5874768A (en) * | 1994-06-15 | 1999-02-23 | Nippondenso Co., Ltd. | Semiconductor device having a high breakdown voltage |
DE19857059A1 (de) * | 1997-12-15 | 1999-06-24 | Lg Semicon Co Ltd | SOI-Bauteil und Verfahren zu seiner Herstellung |
DE19919955A1 (de) * | 1998-04-30 | 1999-11-04 | Denso Corp | Halbleitervorrichtung mit hoher Spannungsfestigkeit |
US6439514B1 (en) * | 1999-02-02 | 2002-08-27 | Denso Corporation | Semiconductor device with elements surrounded by trenches |
US20020175375A1 (en) * | 2000-03-24 | 2002-11-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US20010038125A1 (en) * | 2000-04-26 | 2001-11-08 | Hitachi, Ltd | Insulated gate field effect transistor and semiconductor integrated circuit |
WO2002003468A2 (en) * | 2000-06-28 | 2002-01-10 | Advanced Micro Devices, Inc. | A novel capacitively coupled dtmos on soi |
US20020089031A1 (en) * | 2001-01-08 | 2002-07-11 | Chartered Semiconductor Manufacturing Ltd. | Novel method of body contact for SOI mosfet |
DE10143256A1 (de) * | 2001-02-07 | 2002-09-12 | Samsung Electronics Co Ltd | Integrierter SOI-Halbleiterschaltkreis und Herstellungsverfahren hierfür |
Non-Patent Citations (1)
Title |
---|
Smart Power ICS, Technologies and Applications, Murari et al., Springer Verlag, 1995, Fig. 2.8, S. 65 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112010005265B4 (de) * | 2010-02-15 | 2020-09-10 | Texas Instruments Incorporated | Verfahren zur Herstellung eines Verarmungsmodus-DMOS-Transistors |
Also Published As
Publication number | Publication date |
---|---|
DE10343132A1 (de) | 2005-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102008051245B4 (de) | Hochvolttransistor mit hoher Stromtragfähigkeit und Verfahren zur Herstellung | |
DE102008059846B4 (de) | Drain-Erweiterter Feldeffekttransistor | |
DE102005022129B4 (de) | Feldeffekttransistor und Verfahren zum Herstellen eines Feldeffekttransistors | |
DE102011055039A1 (de) | Halbleitervorrichtung und Herstellungsverfahren dafür | |
DE102008034158B4 (de) | Integrierte Schaltungen mit einer Halbleiteranordnung in Dünnfilm-SOI-Technologie und Verfahren zur Herstellung derselben | |
DE10300577B4 (de) | Halbleiterbauelement mit vertikalem Leistungsbauelement aufweisend einen Trenngraben und Verfahren zu dessen Herstellung | |
WO2008116883A1 (de) | Halbleiterbauelement mit integriertem hall-effekt-sensor | |
DE102005049593B4 (de) | Halbleiterbauelementanordnung und Verfahren zu deren Herstellung | |
DE102015106185B4 (de) | Halbleiterstruktur und Verfahren zur Verarbeitung eines Trägers | |
DE102016202110B4 (de) | Halbleiterstruktur mit Backgate-Gebieten und Verfahren für ihre Herstellung | |
DE102008063324A1 (de) | MOS-Transistor und Verfahren zur Herstellung des Transistors | |
DE102016121451B4 (de) | Stromfluss-steuervorrichtung mit fet-bipolartransistor-kombination | |
EP1631990B1 (de) | Herstellungsverfahren für einen feldeffekttransistor | |
DE102006013203B3 (de) | Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung | |
DE10334780B3 (de) | Halbleiteranordnung mit einer MOSFET-Struktur und einer Zenereinrichtung sowie Verfahren zur Herstellung derselben | |
DE102021201635A1 (de) | Halbleitervorrichtung mit Vertikalem DMOS und Herstellungsverfahren derselben | |
DE102004023309B4 (de) | Kaskadierte Diodenstruktur mit tiefer n-Wanne und Verfahren zum Herstellen derselben | |
DE10350112A1 (de) | Fotovoltaisches Festkörperrelais | |
DE10343132B4 (de) | Isolierte MOS-Transistoren mit ausgedehntem Drain-Gebiet für erhöhte Spannungen | |
DE102006031538A1 (de) | Integrierte Halbleiteranordnung und Herstellverfahren dafür | |
DE102006027504A1 (de) | Randabschlussstruktur von MOS-Leistungstransistoren hoher Spannungen | |
DE102011079307A1 (de) | Halbleitervorrichtung | |
WO2000044031A2 (de) | Leistungstransistoranordnung mit hoher spannungsfestigkeit | |
DE102018110579B4 (de) | Hochspannungs-metall-oxid-halbleitervorrichtung (hvmos-vorrichtung) integriert mit einer hochspannungs-übergangsabschlussvorrichtung (hvjt- vorrichtung) | |
DE102008010321B4 (de) | Herstellungsverfahren für eine Vorrichtung mit Superjunctionhalbleiterelement, Vorrichtung und integrierte Schaltung mit Superjunctionhalbleiterelement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8364 | No opposition during term of opposition | ||
R071 | Expiry of right |