DE10143256A1 - Integrierter SOI-Halbleiterschaltkreis und Herstellungsverfahren hierfür - Google Patents

Integrierter SOI-Halbleiterschaltkreis und Herstellungsverfahren hierfür

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Abstract

Die Erfindung bezieht sich auf einen integrierten Halbleiterschaltkreis vom SOI-Typ auf einem SOI-Substrat mit einem Trägersubstrat (151), einer vergrabenen Isolationsschicht (153) und einer Halbleiterschicht eines ersten Leitfähigkeitstyps, wobei der Schaltkreis mehrere aktive Transistorbereiche (155b), wenigstens einen aktiven Körperkontaktbereich, eine Halbleiterrestschicht (155') auf der vergrabenen Isolationsschicht zwischen den aktiven Transistorbereichen und dem aktiven Körperkontaktbereich und eine partielle Grabenisolationsschicht (155') auf der Halbleiterrestschicht beinhaltet, sowie auf ein zugehöriges Herstellungsverfahren. DOLLAR A Erfindungsgemäß wird zwischen jeweils benachbarte aktive Transistorbereiche eine parallel zur isolierten Gate-Struktur (161a) verlaufende, streifenförmige vollständige Grabenisolationsschicht (157b) gebildet, die mit der vergrabenen Isolationsschicht (153) zwischen den jeweils benachbarten aktiven Transistorbereichen und mit den zur isolierten Gate-Struktur parallelen Seitenwänden der aktiven Transistorbereiche in Kontakt ist. DOLLAR A Verwendung z.B. für MOSFET-Bauelemente vom SOI-Typ.

Description

Die Erfindung bezieht sich auf einen integrierten Halbleiterschaltkreis vom Silizium-auf-Isolator(SOI)-Typ nach dem Oberbegriff des Anspruchs 1 sowie auf ein Verfahren zu seiner Herstellung.
In der Halbleitertechnologie wird der Reduzierung parasitärer Kapazitä­ ten und Widerstände große Aufmerksamkeit geschenkt, um die Be­ triebsgeschwindigkeit von integrierten Halbleiterschaltkreisen zu stei­ gern. Es wurde gezeigt, dass SOI-MOSFETs den MOSFETs vom Volu­ mensiliziumtyp hinsichtlich Höchstintegrations(VLSI)-Anwendungen ho­ her Geschwindigkeit und niedrigem Energieverbrauch aufgrund der ih­ nen inhärenten Eigenschaften, wie niedrigere Übergangskapazität und bessere Bauelementisolation, überlegen sind. Zudem haben SOI-Bau­ elemente zahlreiche weitere Vorteile, wie höhere Unempfindlichkeit ge­ gen Fehler durch Alphateilchen, Verringerung des dynamischen Leis­ tungsverbrauchs und Verbesserung des Latch-up-Widerstands selbst bei erhöhter Packungsdichte. Trotz den obigen, herausragenden Eigen­ schaften von SOI-Bauelementen haben integrierte SOI-Schaltkreise auf­ grund technischer Schwierigkeiten bei der Materialbearbeitung und Bauelementauslegung noch nicht den gebührenden kommerziellen Er­ folg gefunden.
Fig. 1 zeigt schematisch eine Draufsicht auf einen herkömmlichen SOI- Transistor, Fig. 2 eine Querschnittansicht längs der Linie I-I' von Fig. 1 und Fig. 3 eine Querschnittansicht entlang der Linie II-II' von Fig. 1. Die in den Fig. 1 bis 3 veranschaulichte, herkömmliche SOI-Struktur umfasst ein Trägersubstrat 1, eine vergrabene Isolationsschicht 3 auf dem Trä­ gersubstrat 1 und eine Halbleiterschicht 5 eines ersten Leitfähigkeitstyps auf der vergrabenen Isolationsschicht 3. Die Halbleiterschicht 5 bildet durch entsprechendes Ätzen einen partiellen Grabenbereich mit einer gegenüber der Dicke der Halbleiterschicht 5 geringeren Tiefe. Daher liegt ein Rest der Halbleiterschicht auch unter dem partiellen Grabenbe­ reich vor.
Der partielle Grabenbereich definiert einen aktiven Transistorbereich 5b und einen aktiven Körperkontaktbereich 5a im Abstand vom aktiven Transistorbereich 5b und ist mit einer Isolationsschicht 7 gefüllt. Über dem aktiven Transistorbereich 5b kreuzt eine isolierte Gate-Struktur 11. Die isolierte Gate-Struktur 11 ist elektrisch durch eine dielektrische Ga­ te-Schicht 9 vom aktiven Transistorbereich 5b isoliert. Im aktiven Tran­ sistorbereich 5b sind Source- und Drain-Bereiche 16 eines zweiten Leitfähigkeitstyps auf den beiden Seiten der isolierenden Gate-Struktur 11 gebildet. Jeder der Source-/Drain-Bereiche 16 kann vom Typ einer Struktur mit schwach dotierter Drain-Elektrode (LDD) sein. Diese LDD- Struktur umfasst einen schwach dotierten Bereich 12 und einen stark dotierten Bereich 15, und sie kann unter Verwendung eines Abstands­ halters 13 gebildet sein, der an der Seitenwand der isolierten Gate- Struktur 11 gebildet ist. Die Source-/Drain-Bereiche 16 sind dabei derart gebildet, dass sie mit der vergrabenen Isolationsschicht 3 in Kontakt sind, um die parasitäre Kapazität zu reduzieren. In den aktiven Körper­ kontaktbereich 5a sind Störstellen des ersten Leitfähigkeitstyps implan­ tiert, um auf diese Weise einen Muldenkontaktbereich 17 im aktiven Körperkontaktbereich 5a zu erzeugen.
Die oben erläuterte, herkömmliche SOI-Technik stellt einen SOI-Transis­ tor mit hinsichtlich parasitärer Übergangskapazität verbesserten Eigen­ schaften zur Verfügung. Jedoch existiert noch immer eine Seitenwand- Kapazität, da sich die unteren Seitenwände der Source-/Drain-Bereiche in direktem Kontakt zur Halbleiterrestschicht unter der Isolationsschicht befinden, wie aus Fig. 3 ersichtlich. Außerdem umgibt die Halbleiterrest­ schicht vollständig den aktiven Transistorbereich 5b, was die Latch-up- Immunität verringert. Dementsprechend besteht ein Bedarf für eine ver­ besserte SOI-Technik.
Der Erfindung liegt als technisches Problem die Bereitstellung eines in­ tegrierten SOI-Halbleiterschaltkreises der eingangs genannten Art und eines Verfahrens zu seiner Herstellung zugrunde, mit denen sich die oben genannten Schwierigkeiten vermeiden lassen und insbesondere ein Potentialschwebeeffekt des Körperbereiches verhindert, die parasitä­ re Übergangskapazität reduziert und die Latch-up-Immunität verbessert werden kann.
Die Erfindung löst dieses Problem durch die Bereitstellung eines integ­ rierten SOI-Halbleiterschaltkreises mit den Merkmalen des Anspruchs 1 und eines Herstellungsverfahrens hierfür mit den Merkmalen des An­ spruchs 6.
Erfindungsgemäß ist eine vollständige Grabenisolationsschicht in Kon­ takt zu den Seitenwänden der Source-/Drain-Bereiche vorgesehen, die parallel zur Gate-Struktur verläuft und daher SOI-MOSFETs isolieren kann, die in benachbarten aktiven Transistorbereichen gebildet sind. Dadurch ist es möglich, die parasitäre Übergangskapazität der Source- /Drain-Bereiche zu minimieren und die Latch-up-Immunität zu steigern.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhafte, nachfolgend näher beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
Fig. 1 eine schematische Draufsicht auf einen herkömmlichen SOI- MOSFET,
Fig. 2 eine Querschnittansicht längs der Linie I-I' von Fig. 1,
Fig. 3 eine Querschnittansicht längs der Linie II-II' von Fig. 1,
Fig. 4 eine Draufsicht auf einen erfindungsgemäßen integrierten SOI-Schaltkreis,
Fig. 5 eine Querschnittansicht längs der Linie III-III' von Fig. 4,
Fig. 6 eine Querschnittansicht längs der Linie IV-IV' von Fig. 4,
Fig. 7A, 8A, 9A, 10A, 11A und 12A Querschnittansichten längs der Linie III-III' von Fig. 4 in aufeinanderfolgenden Stadien eines erfin­ dungsgemäßen Herstellungsverfahrens und
Fig. 7B, 8B, 9B, 10B, 11B und 12B Querschnittansichten längs der Linie IV-IV' von Fig. 4 zur Veranschaulichung der den Fig. 7A, 8A, 9A, 10A, 11A bzw. 12A entsprechenden Stadien des erfin­ dungsgemäßen Herstellungsverfahrens.
Nachfolgend wird die Erfindung unter Bezugnahme auf die entspre­ chenden Zeichnungen näher erläutert, wobei als Beispiel ein integrierter SOI-Schaltkreis mit n-MOSFETs oder p-MOSFETs herangezogen wird. Es versteht sich jedoch, dass die Erfindung in gleicher Weise auf integ­ rierte SOI-Schaltkreise mit CMOS-Schaltkreisen anwendbar ist, die aus p-MOSFETs und n-MOSFETs bestehen.
Fig. 4 zeigt in der Draufsicht einen erfindungsgemäßen integrierten SOI- Schaltkreis, während die Fig. 5 und 6 Querschnitte dieses Bauelements entlang der Linie III-III' bzw. IV-IV' von Fig. 4 wiedergeben.
Wie aus den Fig. 4, 5 und 6 ersichtlich, ist bei dem erfindungsgemäßen Bauelement eine partielle Grabenisolationsschicht 157a in einem vorge­ gebenen Bereich einer Halbleiterschicht eines ersten Leitfähigkeitstyps gebildet. Der erste Leitfähigkeitstyp ist vom p- oder n-leitenden Typ. Die Halbleiterschicht, z. B. eine Siliziumschicht, ist auf eine vergrabene Isola­ tionsschicht 153 gestapelt, und die vergrabene Isolationsschicht 153 ist auf einem Trägersubstrat 151 angeordnet. Die partielle Grabenisolati­ onsschicht 157a definiert eine Mehrzahl von aktiven Transistorbereichen 155b und wenigstens einen aktiven Körperkontaktbereich 155a im Ab­ stand von den aktiven Transistorbereichen 155b. Eine Halbleiterrest­ schicht 155' befindet sich zwischen der partiellen Grabenisolations­ schicht 157a und der vergrabenen Isolationsschicht 153 und ist dünner als der aktive Körperkontaktbereich 155a und die aktiven Transistorbe­ reiche 155b.
Eine streifenförmige vollständige Grabenisolationsschicht 157b, die pa­ rallel zu einer x-Achse verläuft, befindet sich zwischen jeweils benach­ barten aktiven Transistorbereichen 155b. Die vollständige Grabenisola­ tionsschicht 157b ist in Kontakt mit Seitenwänden der jeweils benach­ barten aktiven Transistorbereiche 155b. Außerdem ist die vollständige Grabenisolationsschicht 157b mit der vergrabenen Isolationsschicht 153 zwischen den jeweils benachbarten aktiven Transistorbereichen 155b in Kontakt. Als Ergebnis hiervon sind die jeweils benachbarten aktiven Transistorbereiche 155b, die entlang einer zu einer y-Achse parallelen Linie angeordnet sind, voneinander durch die vollständige Grabenisola­ tionsschicht 157b getrennt. Die partielle Grabenisolationsschicht 157a und die vollständige Grabenisolationsschicht 157b bilden eine Isolati­ onsschicht 157. Von allen Seitenwänden der aktiven Transistorbereiche 155b sind die zur y-Achse parallelen Seitenwände in Kontakt mit der Halbleiterrestschicht 155'. Dementsprechend sind die aktiven Transis­ torbereiche 155b elektrisch mit dem aktiven Körperkontaktbereich 155a über die Halbleiterrestschicht 155' verbunden.
Eine isolierte Gate-Struktur 161a ist derart angeordnet, dass sie den je­ weiligen aktiven Transistorbereich 155b kreuzt und mit der partiellen Grabenisolationsschicht 157a überlappt. Die isolierte Gate-Struktur 161a ist parallel zur vollständigen Grabenisolationsschicht 157b angeordnet. Außerdem ist sie vom jeweiligen aktiven Transistorbereich 155b durch eine zwischenliegende dielektrische Gate-Schicht 159 getrennt.
In den aktiven Transistorbereichen 155b sind beidseits der isolierten Ga­ te-Struktur 161a jeweilige Source-/Drain-Bereiche 166 gebildet. Diese sind von einem dem ersten entgegengesetzten zweiten Leitfähigkeitstyp. Vorzugsweise sind die Source-/Drain-Bereiche 166 in Kontakt mit der vergrabenen Isolationsschicht 153. Die Source-/Drain-Bereiche 166 können von einer Struktur mit schwach dotierter Drain-Elektrode (LDD) sein, die einen schwach dotierten Bereich 162 und einen stark dotierten Bereich 165 beinhaltet. Diese Source-/Drain-Bereiche 166 mit LDD- Struktur können unter Verwendung eines Abstandhalters 163 realisiert sein, der an der Seitenwand der isolierten Gate-Struktur 161a gebildet ist. Als Ergebnis hiervon sind diejenigen Seitenwände der Source- /Drain-Bereiche 166, die parallel zur Gate-Struktur sind, in Kontakt mit der vollständigen Grabenisolationsschicht 157b, und die Unterseiten der Source-/Drain-Bereiche 166 sind in Kontakt mit der vergrabenen Isolati­ onsschicht 153. Demgemäß ist die Source-/Drain-Übergangskapazität verglichen mit der herkömmlichen SOI-Technik beträchtlich reduziert. Zusätzlich ist die Latch-up-Immunität durch das Vorhandensein der voll­ ständigen Grabenisolationsschicht 157b zwischen den jeweils benach­ barten aktiven Transistorbereichen 155b erhöht.
Im jeweiligen aktiven Körperkontaktbereich 155a ist ein Muldenkontakt­ bereich 167 vom ersten Leitfähigkeitstyp gebildet. Der Muldenkontaktbe­ reich 167 ist somit elektrisch mit den aktiven Transistorbereichen 155b, d. h. Körperbereichen, zwischen den Source-/Drain-Bereichen 166 über die Halbleiterrestschicht 155' verbunden.
Ein erfindungsgemäßes Verfahren zur Herstellung derartiger integrierter SOI-Schaltkreise wird nachfolgend unter Bezugnahme auf die Fig. 7A bis 12A und 7B bis 12B erläutert, die jeweilige Querschnitte in aufeinan­ derfolgenden Herstellungsstadien entlang der Linie III-III' bzw. IV-IV' von Fig. 4 zeigen.
Wie aus den Fig. 7A und 7B ersichtlich, wird auf einem SOI-Substrat, das ein Trägersubstrat 151, eine vergrabene Isolationsschicht 153 auf dem Trägersubstrat 151 und eine Halbleiterschicht des ersten Leitfähig­ keitstyps, z. B. vom p-leitenden Typ, auf der vergrabenen Isolations­ schicht 153 umfaßt, eine erste Grabenmaskenstruktur MK1 erzeugt. Die Halbleiterschicht kann hierbei eine Siliziumschicht sein, und die erste Grabenmaskenstruktur MK1 wird auf die Halbleiterschicht aufgebracht. Die Halbleiterschicht wird unter Verwendung der ersten Grabenmasken­ struktur MK1 als Ätzmaske geätzt, wodurch ein partieller Grabenbereich T1 gebildet wird und gleichzeitig wenigstens ein aktiver Körperkontakt­ bereich 155a und mehrere aktive Transistorbereiche 155b im Abstand vom aktiven Körperkontaktbereich 155a erzeugt werden. Die Tiefe des partiellen Grabenbereiches T1 ist geringer als die Dicke der Halbleiter­ schicht. Folglich liegt unter dem partiellen Grabenbereich T1 eine Halb­ leiterrestschicht 155' vor, die dünner als die Halbleiterschicht ist. Die ers­ te Grabenmaskenstruktur MK1 wird durch Aufbringen einer ersten Gra­ benmaskenschicht auf die Halbleiterschicht und Strukturieren der ersten Grabenmaskenschicht erzeugt. Die erste Grabenmaskenschicht beinhal­ tet eine Oxid- und eine Nitrid-Auflageschicht, die sequentiell aufeinan­ dergestapelt werden.
Im Herstellungsstadium der Fig. 8A und 8B wird eine zweite Graben­ maskenschicht ganzflächig auf dem Substrat einschließlich dem partiel­ len Grabenbereich T1 und der ersten Grabenmaskenstruktur MK1 gebil­ det. Die zweite Grabenmaskenschicht besteht vorzugsweise aus einer Photoresistschicht. Sie wird unter Verwendung eines herkömmlichen Photolithographieprozesses strukturiert, um eine zweite Grabenmasken­ struktur MK2 zu erzeugen, welche die Halbleiterrestschicht 155' zwi­ schen den aktiven Transistorbereichen 155b freilegt. Außerdem kann die erste Grabenmaskenstruktur MK1, die auf den aktiven Transistorbe­ reichen 155b angeordnet ist, durch die zweite Grabenmaskenstruktur MK2 freigelegt sein. Unter Verwendung der ersten und der zweiten Gra­ benmaskenstruktur MK1, MK2 als Ätzmasken wird die freiliegende Halb­ leiterrestschicht 155' geätzt, bis die vergrabene Isolationsschicht 153 freiliegt. Als Ergebnis hiervon wird ein streifenförmiger vollständiger Grabenbereich T2 zwischen den aktiven Transistorbereichen 155b er­ zeugt. Der vollständige Grabenbereich T2 legt außerdem diejenigen Sei­ tenwände der aktiven Transistorbereiche 155b frei, die parallel zur x- Achse gemäß Fig. 4 verlaufen.
Im Herstellungsstadium der Fig. 9A und 9B wird die zweite Grabenmas­ kenstruktur MK2 selektiv entfernt. Eine Isolationsschicht wird ganzflächig auf der resultierenden Struktur nach Entfernung der zweiten Graben­ maskenstruktur MK2 gebildet. Die Isolationsschicht wird planarisiert, bis die erste Grabenmaskenstruktur MK1 freiliegt, wodurch eine Isolations­ schicht 157 im partiellen Grabenbereich T1 und im vollständigen Gra­ benbereich T2 gebildet wird. Die Planarisierung der Isolationsschicht kann unter Verwendung eines Prozesses mit chemisch-mechanischem Polieren (CMP) oder eines Zurückätzprozesses durchgeführt werden. Die Isolationsschicht 157 umfaßt somit die partielle Grabenisolations­ schicht 157a, die den partiellen Grabenbereich T1 füllt, und die vollstän­ dige Grabenisolationsschicht 157b, die den vollständigen Grabenbereich T2 füllt. Als Ergebnis ergibt sich der zur x-Achse parallele, streifenförmi­ ge Verlauf der vollständigen Grabenisolationsschicht 157b.
Im Herstellungsstadium der Fig. 10A und 10B wird die erste Graben­ maskenstruktur MK1 entfernt, um den aktiven Körperkontaktbereich 155a und die aktiven Transistorbereiche 155b freizulegen. Auf dem frei­ gelegten, aktiven Körperkontaktbereich 155a und den freigelegten akti­ ven Transistorbereichen 155b wird eine dielektrische Gate-Schicht 159 gebildet. Eine leitfähige Schicht 161 wird ganzflächig auf die resultieren­ de Struktur mit der dielektrischen Gate-Schicht 159 aufgebracht.
Im Herstellungsstadium der Fig. 11A und 11 B wird die leitfähige Schicht 161 zur Bildung einer isolierten Gate-Struktur 161a strukturiert, die jeden der aktiven Transistorbereiche 155b kreuzt. Die Gate-Struktur 161a ist hierbei parallel zur vollständigen Grabenisolationsschicht 157b zu bil­ den. Störstellen eines zweiten Leitfähigkeitstyps, z. B. vom n-leitenden Typ, werden dann in die aktiven Transistorbereiche 155b mit einer nied­ rigen Dosis von 1 × 1012 Ionenatome/cm2 bis 1 × 1014 Ionenatome/cm2 un­ ter Verwendung der isolierten Gate-Struktur 161a als Implantationsmas­ ke implantiert. Als Ergebnis werden auf beiden Seiten der Gate-Struktur 161a schwach dotierte Bereiche 162 des zweiten Leitfähigkeitstyps er­ zeugt. Anschließend wird an den Seitenwänden der Gate-Struktur 161a ein Abstandshalter 163 gebildet.
Auf dem Substrat mit dem Abstandshalter 163 wird eine Source-/Drain- Implantationsmaske MK3 gebildet, die Öffnungen aufweist, welche die aktiven Transistorbereiche 155b freilegen. Unter Verwendung der isolier­ ten Gate-Struktur 161a, des Abstandshalters 163 und der Source-/Drain- Implantationsmaske MK3 als Implantationsmasken werden anschlie­ ßend Störstellen des zweiten Leitfähigkeitstyps in die schwach dotierten Bereiche 162 mit einer hohen Dosis von 1 × 1014 Ionenatome/cm2 bis 5 × 1015 Ionenatome/cm2 implantiert. Als Ergebnis werden auf beiden Sei­ ten der Gate-Struktur 161a stark dotierte Bereiche 165 vom zweiten Leit­ fähigkeitstyp gebildet. Der schwach dotierte Bereich 162 und der stark dotierte Bereich 165 bilden einen jeweiligen Source-/Drain-Bereich 166 mit schwach dotierter Drain(LDD)-Struktur. Die Unterseiten der Source- /Drain-Bereiche 166 sind in Kontakt mit der vergrabenen Isolations­ schicht 153. Außerdem sind die zur Gate-Struktur 161a parallelen Sei­ tenwände der Source-/Drain-Bereiche 166 in Kontakt mit der vollständi­ gen Grabenisolationsschicht 157b. Die Source-/Drain-Übergangskapazi­ tät ist somit beträchtlich reduziert.
Im Herstellungsstadium der Fig. 12A und 12B wird die Source-/Drain- Implantationsmaske MK3 entfernt. Auf der resultierenden Struktur wird nach Entfernung der Source-/Drain-Implantationsmaske MK3 eine Mul­ denkontakt-Implantationsmaske MK4 erzeugt, die den aktiven Körper­ kontaktbereich 155a frei lässt. Unter Verwendung der Muldenkontakt- Implantationsmaske MK4 als Implantationsmaske werden Störstellen des ersten Leitfähigkeitstyps in den aktiven Körperkontaktbereich 155a implantiert. Als Ergebnis wird ein Muldenkontaktbereich 167 vom ersten Leitfähigkeitstyp im aktiven Körperkontaktbereich 155a gebildet. Dem­ entsprechend ist der Muldenkontaktbereich 167 elektrisch mit den akti­ ven Transistorbereichen, d. h. mit Körperbereichen, zwischen den Sour­ ce-/Drain-Bereichen 166 über die Halbleiterrestschicht 155' verbunden.
Aus der obigen Erläuterung wird deutlich, dass die Erfindung eine be­ trächtliche Verringerung der Übergangskapazität und Steigerung der Latch-up-Immunität durch die Anwesenheit der vollständigen Grabeniso­ lationsschicht ermöglicht, die in Kontakt mit den Seitenwänden der Source-/Drain-Bereiche ist.

Claims (13)

1. Integrierter Halbleiterschaltkreis vom Silizium-auf-Isolator(SOI)-Typ, der auf einem SOI-Substrat gebildet ist, das ein Trägersubstrat (151), eine vergrabene Isolationsschicht (153) auf dem Trägersub­ strat und eine Halbleiterschicht eines ersten Leitfähigkeitstyps auf der vergrabenen Isolationsschicht beinhaltet, mit
einer Mehrzahl von aktiven Transistorbereichen (155b) in einem vorgegebenen Bereich der Halbleiterschicht,
wenigstens einem aktiven Körperkontaktbereich (155a) im Abstand von den aktiven Transistorbereichen, der einen Teil der Halbleiter­ schicht beinhaltet,
einer Halbleiterrestschicht (155'), die ganzflächig auf der vergrabe­ nen Isolationsschicht zwischen den aktiven Transistorbereichen und dem aktiven Körperkontaktbereich angeordnet und dünner als die Halbleiterschicht ist,
einer auf der Halbleiterrestschicht angeordneten, partiellen Graben­ isolationsschicht (157a) und
einer isolierten Gate-Struktur (161a), die den jeweiligen aktiven Transistorbereich überkreuzt,
gekennzeichnet durch
eine zwischen jeweils benachbarten aktiven Transistorbereichen angeordnete, streifenförmige vollständige Grabenisolationsschicht (157b), die parallel zur Gate-Struktur (161a) verläuft und mit der vergrabenen Isolationsschicht (153) zwischen den jeweils benach­ barten aktiven Transistorbereichen (155b) sowie mit zur Gate- Struktur parallelen Seitenwänden der aktiven Transistorbereiche in Kontakt ist.
2. Integrierter Halbleiterschaltkreis vom SOI-Typ nach Anspruch 1, weiter dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp ein p- oder n-leitender Typ ist.
3. Integrierter Halbleiterschaltkreis vom SOI-Typ nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die Halbleiterschicht eine Siliziumschicht ist.
4. Integrierter Halbleiterschaltkreis vom SOI-Typ nach einem der An­ sprüche 1 bis 3, weiter dadurch gekennzeichnet, dass in den akti­ ven Transistorbereichen beidseits der isolierten Gate-Struktur Sour­ ce-/Drain-Bereiche (166) von einem zum ersten entgegengesetzten zweiten Leitfähigkeitstyp gebildet sind, die mit der vergrabenen Iso­ lationsschicht in Kontakt sind.
5. Integrierter Halbleiterschaltkreis vom SOI-Typ nach einem der An­ sprüche 1 bis 4, weiter dadurch gekennzeichnet, dass im aktiven Körperkontaktbereich ein Muldenkontaktbereich (167) vom ersten Leitfähigkeitstyp gebildet ist.
6. Verfahren zur Herstellung eines integrierten Halbleiterschaltkreises vom Silizium-auf-Isolator(SOI)-Typ auf einem SOI-Substrat mit ei­ nem Trägersubstrat (151), einer vergrabenen Isolationsschicht (153) auf dem Trägersubstrat und einer Halbleiterschicht eines ers­ ten Leitfähigkeitstyps auf der vergrabenen Isolationsschicht, gekennzeichnet durch die Schrittfolge:
  • - Ätzen eines Teils der Halbleiterschicht zur Erzeugung eines partiel­ len Grabenbereichs (T1), der mehrere aktive Transistorbereiche (155b) und wenigstens einen aktiven Körperkontaktbereich (155a) im Abstand von den aktiven Transistorbereichen definiert, wobei gleichzeitig eine Halbleiterrestschicht (155') zwischen den aktiven Transistorbereichen und dem aktiven Körperkontaktbereich belas­ sen wird, die dünner als die Halbleiterschicht ist,
  • - Ätzen eines vorgegebenen Bereichs der Halbleiterrestschicht zur Bildung eines streifenförmigen vollständigen Grabenbereichs (T2), der die vergrabene Isolationsschicht zwischen jeweils benachbarten aktiven Transistorbereichen freilegt,
  • - Erzeugen einer vollständigen Grabenisolationsschicht (157b) und einer partiellen Grabenisolationsschicht (157a) innerhalb des voll­ ständigen Grabenbereichs bzw. des partiellen Grabenbereichs und
  • - Erzeugen einer isolierten Gate-Struktur (161a), die über dem jewei­ ligen aktiven Transistorbereich kreuzt und parallel zur vollständigen Grabenisolationsschicht verläuft.
7. Herstellungsverfahren nach Anspruch 6, weiter dadurch gekenn­ zeichnet, dass die Erzeugung des partiellen Grabenbereichs die Bildung einer ersten Grabenmaskenstruktur (MK1) auf der Halblei­ terschicht und das Ätzen der Halbleiterschicht unter Verwendung der ersten Grabenmaskenstruktur als Ätzmaske bis zu einer vorge­ gebenen Tiefe umfasst, die kleiner als die Dicke der Halbleiter­ schicht ist.
8. Herstellungsverfahren nach Anspruch 7, weiter dadurch gekenn­ zeichnet, dass die Erzeugung der ersten Grabenmaskenstruktur die Bildung einer ersten Grabenmaskenschicht auf der Halbleiterschicht und die Strukturierung der ersten Grabenmaskenschicht umfasst.
9. Herstellungsverfahren nach Anspruch 8, weiter dadurch gekenn­ zeichnet, dass die erste Grabenmaskenschicht durch sequentielles Aufeinanderstapeln einer Oxid- und einer Nitrid-Auflageschicht auf die Halbleiterschicht gebildet wird.
10. Herstellungsverfahren nach einem der Ansprüche 6 bis 9, weiter dadurch gekennzeichnet, dass die Erzeugung des vollständigen Grabenbereichs die Bildung einer zweiten Grabenmaskenstruktur (MK2) mit einer streifenförmigen Öffnung, die einen Teil der Halblei­ terrestschicht zwischen den jeweils benachbarten aktiven Transis­ torbereichen frei lässt, das Ätzen der freiliegenden Halbleiterrest­ schicht unter Verwendung der ersten und der zweiten Grabenmas­ kenstruktur als Ätzmasken, bis die vergrabene Isolationsschicht frei­ liegt, und das Entfernen der zweiten Grabenmaskenstruktur um­ fasst.
11. Herstellungsverfahren nach Anspruch 10, weiter dadurch gekenn­ zeichnet, dass die Bildung der vollständigen und der partiellen Gra­ benisolationsschicht die Bildung einer Isolationsschicht, welche den vollständigen Grabenbereich und den partiellen Grabenbereich füllt, ganzflächig auf der resultierenden Struktur nach Entfernung der zweiten Grabenmaskenstruktur, die Planarisierung der Isolati­ onsschicht, bis die erste Grabenmaskenstruktur freiliegt, und das Entfernen der ersten Grabenmaskenstruktur zum Freilegen der ak­ tiven Transistorbereiche und des aktiven Körperkontaktbereichs umfasst.
12. Herstellungsverfahren nach einem der Ansprüche 6 bis 11, weiter dadurch gekennzeichnet, dass es die Bildung von Source-/Drain- Bereichen in den aktiven Transistorbereichen auf beiden Seiten der isolierten Gate-Struktur umfasst, wobei die Source-/Drain-Bereiche mit Störstellen eines dem ersten entgegengesetzten zweiten Leitfä­ higkeitstyps dotiert werden und mit der vergrabenen Isolations­ schicht in Kontakt sind.
13. Herstellungsverfahren nach einem der Ansprüche 1 bis 12, weiter dadurch gekennzeichnet, dass im aktiven Körperkontaktbereich ein Muldenkontaktbereich (167) gebildet wird, der mit Störstellen des ersten Leitfähigkeitstyps dotiert wird.
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