TW531828B - An SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same - Google Patents

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TW531828B
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Tae-Jung Lee
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Samsung Elecronics Co Ltd
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Description

531828 A7 B7 經濟部智慧財產局員工消費合作社印製 7904pif.doc/008 五、發明說明（I ) 本發明是有關於一種絕緣層上有砂的技術，且特別是 有關於一種消除絕緣層上有矽之金氧半場效電晶體其浮置 基體效應之絕緣層上有矽之積體電路及其製造方法。 在半導體製造產業中，耗費了許多心思致力於降低寄 生電容與電阻，藉以增加半導體積體電路的操作速度，絕 緣層上有矽（SOI)的金氧半場效電晶體（MOSFET)就是一種 相較於區塊矽MOSFET，有低功率、高速的一種VLSI應 用，因爲其本身的優點在於少的接合電容與較佳的元件隔 離。另外，SOI元件有很多優點，像是較不容易出現軟錯 記、降低動能、即使增加封裝密度也可以改進閉鎖抗力等， 雖然SOI元件有上述優點，SOI積體電路仍有一些材料處 理與元件設計等技術上的問題存在，以致於有經濟效益方 面的缺點。 第1圖繪示爲習知的一種SOI電晶體之頂端平面圖； 第2圖爲沿著第1圖之線段1-1’繪示的剖面結構圖；而第 3圖繪示爲沿著第1圖之線段Π-Π’之剖面結構圖。請參照 第1-3圖，一個SOI結構包括有一個支撐基底1、在支撐 基底1上的一層埋入式絕緣層3、以及在埋入式絕緣層3 上的一層具有第一導電態的半導體層5。其中半導體層5 會被蝕刻，以形成一個部分溝渠區域，此部份溝渠之深度 小於半導體層5的厚度，因此在部分溝渠區域下方會有一 層半導體剩餘層被留下來，此部份溝渠區域會定義出電晶 體主動區5b與基體接觸主動區5a，基體接觸主動區5a會 與電晶體主動區5b互相分隔。接著，用絕緣層7將部分 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁)
531828 7904pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（π) 溝渠區域塡滿，有一個隔離的閘極圖案11會橫跨過電晶 體主動區域5b，有一層閘極介電層9會將此被隔離的閘極 圖案11與電晶體主動區域5b作電性隔離；在電晶體主動 區5b中形成具有第二導電態的源極/汲極區16,此源極/ 汲極區16係位於被隔離的閘極圖案11的兩側。每一個源 極/汲極區16可能具有輕摻雜汲極(LDD)結構，此LDD結 構包括一個輕摻雜區12與一個重摻雜區15，且可以利用 在隔離的閘極圖案11之側壁上形成的間隙壁13來加以實 現，由此形成源極/汲極區16，所以會與埋入式絕緣層3 相接觸，而降低寄生電容。具有第一導電態的摻質會被植 入到基體接觸區域5 a內’藉以在基體接觸主動區5 a中形 成一個井接觸區17。 如上所述，用於SOI電晶體的習知SOI技術其改良點 在於改善寄生接合電容，但是側壁電容還是存在，因爲如 第3圖所示，源極/汲極區較下端的側壁會直接與在絕緣 層下方的半導體剩餘層相接觸，因此閉鎖抗力會被降低， 所以有必要更進一步的改善SOI的技術。、 綜觀上述問題，有需要提供一種方法與結構，藉以避 開其限制，而完全消除SOI半導體積體電路上的浮置基體 效應。 有鑑於此，本發明的目的之一在於提供一種消除SOI 積體電路之浮置基體效應的技術。 本發明之另一目的在於提供一種技術，以降低SOI積 體電路中的寄生接合電容以及改善閉鎖抗力。 5 本紙張尺度適用中國國家標準（CNSM4規格（210 X 297公釐) '~ (請先閱讀背面之注意事項再填寫本頁)
#------^ 訂L -線 ------------------ 531828 A7 B7 經濟部智慧財產局員工消費合作社印製 7904pif.doc/008 五、發明說明（巧） 因此，本發明是有關於一種SOI半導體積體電路以及 其之製作方法。本發明的SOI積體電路係形成在一個SOI 基底上，此基底具有一個支撐基底、在支撐基底上有一層 埋入式絕緣層、而在埋入式絕緣層上有一*層具有第一^導電 態的半導體層。本發明之SOI積體電路包括複數個電晶體 主動區域，以及至少一個基體接觸主動區域與電晶體主動 區域互相分隔，電晶體主動區域與基體接觸主動區域是由 半導體層的一部份組成，而位於電晶體主動區與基體接觸 主動區域之間的埋入式絕緣層會被一層半導體剩餘層給覆 蓋住，此半導體剩餘層的厚度小於電晶體主動區與基體接 觸主動區之厚度，所以在電晶體主動區與基體接觸主動區 域之間會有一個部分溝渠區域存在，此部份溝渠區域會被 部分溝渠絕緣層給塡滿。而在每一個電晶體主動區上均橫 跨有隔離的閘極圖案，被塡滿的完全溝渠隔離層則介於相 鄰的電晶體主動區之間，其具有條狀外型與閘極圖案平行 放置。此外，被塡滿的完全溝渠隔離層會與介於相鄰的電 晶體主動區之間的埋入式絕緣層相接觸。 在實施例中，第一導電態可以是P或是N型，半導體 層可以是矽層。 在實施例中，本發明進一步包括形成於電晶體主動區 域中的源極/汲極區，係位於隔離的閘極圖案兩側，源極/ 汲極區可以是與第一導電態相反的第二導電態，且源極/ 汲極區會與埋入式絕緣層相接觸；此外與隔離的閘極圖案 平行的塡滿完全溝渠的隔離層會與源極/汲極區的側壁相 6 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)
531828 A7 B7 7904pif.doc/008 五、發明說明（y) 接觸，因此塡滿完全溝渠的隔離層會將形成在相鄰的電晶 體主動區中的SOIMOSFET隔離開。結果，源極/汲極區上 的寄生接合電容可以被降到最低，同時也可以增加閉鎖抗 力。 本發明也提供一個在SOI基底上製作SOI半導體積體 電路的方法，其中SOI基底包括支撐基底、在支撐基底上 有埋入式絕緣層、而在埋入式絕緣層上有第一導電態的半 導體層。根據此方法，蝕刻半導體層上的一個預定區域， 以形成一個部分溝渠，將電晶體主動區與和電晶體主動區 相隔的至少一個基體接觸主動區給定義出來；此時會有一 層比半導體層薄的半導體剩餘層殘留在部分溝渠下方，選 擇性的蝕刻半導體剩餘層直到暴露出埋入式絕緣層爲止， 藉以在相鄰的電晶體主動區之間形成條狀的完全溝渠，此 選擇性蝕刻的結果是使與塡滿溝渠的絕緣層相鄰的電晶體 主動區之側壁會被暴露出來；在完全溝渠與部分溝渠內分 別塡滿完全溝渠隔離層與部分溝渠隔離層。接著形成隔離 的閘極圖案橫跨於每一個電晶體主動區上方，此閘極圖案 係平行於完全溝渠隔離層。 在實施例中，形成部分溝渠的步驟包括在半導體層上 形成第一溝渠罩幕，利用第一溝渠罩幕作爲蝕刻罩幕，將 半導體層蝕刻掉一預定厚度，此厚度會比半導體層的厚度 要小。形成第一溝渠罩幕的步驟包括在半導體層上形成一 層第一溝渠罩幕層，並定義此第一溝渠罩幕層，此第一溝 渠罩幕層係利用在半導體層上連續堆疊一墊氧化層與一塾 7 本紙張尺度適用中國國家標準（CNSM4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 I I I I I I — — — — — — — I— I I — — — — — — — — I — — — — — —--I I I I . 531828 7904pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（V) 氮化層而形成。 开夕成兀全溝渠的步驟包括形成一個第二溝渠罩幕圖 案，其具有條狀開口暴露出介於相鄰電晶體主動區之間的 邰分半導體剩餘層，利用第一與第二溝渠罩幕圖案作爲触 刻罩幕’蝕刻暴露出來的半導體剩餘層，直到暴露出埋入 式絕緣層爲止，然後再移除第二溝渠罩幕圖案。形成完全 溝渠隔離層與部分溝渠隔離層的步驟包括在整個已經移除 第一溝渠罩幕圖案的結構表面上形成一層絕緣層，塡滿完 全溝渠與部分溝渠，將絕緣層平坦化直到暴露出第一溝渠 卓幕圖案爲止，然後移除第一溝渠罩幕圖案以暴露出電晶 體主動區與基體接觸主動區。 本發明進一步包括在隔離的閘極圖案兩側形成具有與 第一導電態相反的第二導電態的源極/汲極區之步驟，其 中源極/汲極區會與埋入式絕緣層相接觸；在基體接觸主 動區中可以形成一個井接觸區，此井接觸區摻有第一導電 ‘態的摻質。 爲讓本發明之上述目的、特徵、和優點能更明顯易懂， 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： 圖式之簡單說明： 第1圖繪示爲習知的一種SOI MOSFET之頂端平面 圖， 第2圖爲沿著第！圖之線段μ，繪示的s〇l MOSFET 的剖面結構圖； 8 (請先閱讀背面之注意事項再填寫本頁) 釋 -------^--------1^ I I---------------------- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 531828 A7 7904pif.doc/008 五、發明說明（G )
第3圖繪示爲沿著第1圖之線段ΙΙ-ΙΓ的SOI MOSFET 之剖面結構圖； 第4圖繪示爲依照本發明一較佳實施例的一種SOI積 體電路之頂端平面圖； 第5圖繪示爲沿著第4圖之線段ΙΙΙ-ΙΙΓ繪示的SOI積 '體電路的剖面結構圖； 第6圖繪示爲沿著第4圖之線段IV-IV’的SOI積體 電路之剖面結構圖； 第7A，8A，9A，10A，11A與12A繪示爲沿著第4圖之 線段ΙΙΙ-ΙΙΓ繪示的SOI積體電路的製作流程圖；以及 第7B，8B，9B，10B，11B與12B繪示爲沿著第4圖之 線段IV-IV’繪示的SOI積體電路的製作流程圖。 圖示標記說明： 1，151 支撐基底 3, 153 埋入式絕緣層 5, 155 半導體層 5b， 155b 電晶體主動E 5a，155a 基體接觸主動區 11，161a 閘極圖案 9, 159 閘極介電層 16, 166 源極/汲極區 12, 162 輕摻雜區 15, 165 重摻雜區 13, 163 間隙壁 · 17, 167 井接觸區 157a 部分溝渠隔離層 157b 完全溝渠隔離層 155’ 半導體剩餘層 實施例 以下將配合圖示進一步詳細說明本發明，其中提到的 SOI積體電路可以使用N-MOSFET或是P-MOSFET作爲 9 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） --------------------訂---------線 — (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 531828 A7 B7 7904pif.doc/008 五、發明說明（？） 參考，但是本發明也可以應用於包括由N-MOSFET與P-MOSFET組成的CMOS的SOI積體電路。 第4圖繪示爲依照本發明一較佳實施例的一種SOI積 體電路之頂端平面圖；第5圖繪示爲沿著第4圖之線段 ΙΙΙ-ΙΙΓ繪示的SOI積體電路的剖面結構圖；而第6圖則繪 示爲沿著第4圖之線段IV-IV’的SOI積體電路之剖面結 構圖。 請同時參照第4、5與6圖，在一個具有第一導電態的 半導體層上的一個預定區域中形成部分溝渠隔離層157a， 其中的第一導電態爲η型或p型其中之一；半導體層比如 矽層，係堆疊在一層埋入式絕緣層153上，而埋入式絕緣 層153則沈積在一個支撐基底上151。其中部分溝渠隔離 層157a會定義出複數個電晶體主動區155b與至少一個基 體接觸主動區155a，此區與電晶體主動區155b是互相隔 開的，在部分溝渠隔離層157a與埋入式絕緣層153之間 有一層半導體剩餘層155’，其厚度較基體主動區155a以 及電晶體主動區155b都要薄。 將平行於X軸的條狀完全溝渠隔離層157b形成在相鄰 的電晶體主動區l55b之間，此完全溝渠隔離層l57b會與 相鄰的電晶體主動區155b的側壁相接觸，另外此完全溝 渠隔離層l57b也會與介於相鄰的電晶體主動區155b之間 的埋入式絕緣層153相接觸。結果排列成與y軸平行的一 直線的相鄰電晶體主動區155b會被完全溝渠隔離層157b 給隔開，部分溝渠隔離層157a與完全溝_隔離層157b會 10 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） -------------0------I訂 _|-------線-_ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作祍印製 531828 A7 B7 7904pif.doc/008 五、發明說明（？） 組成一層隔離層157。在所有的電晶體主動區l55b的側壁 上，與y軸平行的側壁會與半導體剩餘層155,相接觸，因 此電晶體主動區155b會透過半導體剩餘層155,與基體接 觸主動區155a作電性連接。 將一層隔離的閘極圖案161a沈積橫跨於電晶體主動區 155b，並重疊在部分溝渠隔離層157a上，此隔離的閘極 圖案161a會與完全溝渠隔離層157b平行，另外隔離的閘 極圖案161a與電晶體主動區155b之間會被一層閘極介電 層159隔開。 源極/汲極區166係形成在電晶體主動區中155b，位 於隔離的閘極圖案161a兩側，源極/汲極區166具有與第 一導電態相反的第二導電態，較佳是源極/汲極區166與 埋入式絕緣層153相接觸。此源極/汲極區166可以是具 有輕摻雜區162以及重摻雜區165的輕摻雜汲極(LDD)結 構，此LDD狀的源極/汲極區166可以透過在隔離的閘極 圖案161a兩側形成間隙壁163來加以實現，結果與閘極 圖案161a平行的源極/汲極區166之側壁會與完全溝渠隔 離層157b相接觸，且源極/汲極區166的底部會與埋入式 絕緣層153接觸。因此，相較於習知的SOI技術，源極/ 汲極區的接合電容會明顯的降低。此外，因爲本發明在相 鄰的電晶體主動區155b之間有完全溝渠隔離層157b的存 在，所以閉鎖的抗力可以被提高。 在基體接觸主動區155a中形成有具有第一導電態的井 接觸區167,因此井接觸區167會透過半導體剩餘層155,， 11 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ί φ------ — 訂---------線 — 經濟部智慧財產局員工消費合作祍印製 531828 7904pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（θ ) 與介於源極/汲極區166之間的電晶體主動區i55b作電性 接觸。 第7A至12A圖與第7B至12B圖係說明本發明一較 佳實施例的一種SOI積體電路之製作流程圖；其中第7A 至12A圖繪示爲沿著第4圖之線段ΙΙΙ-ΙΙΓ繪示的s〇I積 體電路的製作流程圖，而第7B至12B圖繪示爲沿著第4 圖之線段IV-IV’繪示的SOI積體電路的製作流程圖。 請參照第7A與7B圖，在包括支撐基底151、在支撐 基底51上的埋入式絕緣層153，與在埋入式絕緣層153上 的具有比如爲P型的第一導電態之半導體層之SOI基底上 形成一個第一溝渠罩幕圖案MK1，其中半導體層可以是矽 層，第一溝渠罩幕圖案MK1係形成於半導體層上。利用 第一溝渠罩幕圖案MK1作爲蝕刻罩幕蝕刻半導體層，藉 以形成一個部分溝渠T1，並以此定義出至少一個基體接 觸主動區155a，以及與基體接觸主動區i55a分開的複數 個電晶體主動區155b，部分溝渠τΐ的深度小於半導體層 的厚度，因此會有一層比半導體層薄的半導體剩餘層殘留 在部分溝渠T1下方。在此，第—溝渠罩幕MK1的形成步 驟包括在半導體層上沈積一層第一溝渠罩幕層，接著定義 此第一溝渠罩幕層，另外此第〜溝渠罩幕層包括依序堆疊 的一層墊氧化層與一層墊氮化層。 請參照第8A與8B圖，在包括部分溝渠Τι與第一溝 渠罩幕圖案MK1的整個基底表面上形成一層第二溝渠罩 幕層，此第二溝渠罩幕層較佳爲光阻層，透過習知的光學 12 本紙張尺度適ϋ國國家標準（CNS)A4規格mo X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 0 訂---------線丨· F--II----------------- 531828 A7 B7 7904pif.doc/008 五、發明說明（ 微影製程來加以定義，以形成一個第二溝渠罩幕圖案 MK2,暴露出介於電晶體主動區155b之間的半導體剩餘 層155’。另外沈積在電晶體主動區155b上的第一溝渠罩 幕圖案MK1也會被暴露出來，利用第一與第二溝渠罩幕 圖案MK1與MK2作爲蝕刻罩幕，蝕刻暴露出來的半導體 剩餘層155’，直到暴露出埋入式絕緣層153爲止，結果會 在電晶體主動區155b之間形成條狀的完全溝渠T2。此外， 此完全溝渠T2會暴露出與第4圖的X軸平行之電晶體主 動區155b的側壁。 請參照第9A與9B圖，選擇性的移除第二溝渠罩幕圖 案MK2，接著在移除第二溝渠罩幕圖案MK2以後的整個 結構表面上形成一層絕緣層，將此絕緣層平坦化直到暴露 出第一溝渠罩幕圖案MK1爲止，藉以在部分溝渠T1與完 全溝渠T2中形成隔離層157。絕緣層的平坦化可用化學 機械硏磨製程或是回蝕刻製程來進行，隔離層157包括塡 在部分溝渠T1中的部分溝渠隔離層157a，以及塡入完全 溝渠T2中的完全溝渠隔離層157b，結果完全溝渠隔離層 157b會成條狀，與X軸平行。 請參照第l〇A與10B圖，將第一溝渠罩幕圖案MK1 移除，以暴露出基體接觸主動區155a與電晶體主動區 155b，在暴露出來的基體接觸主動區155a與電晶體主動 區155b上覆蓋一層閘極介電層159，再將一層導電層161 形成具有閘極介電層159的整個結構表面上。 請參照第11A與11B圖，定義導電層161，以形成一 13 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐) "" (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -I _______^訂__·1111111 I I--------------------- 531828 A7 B7 7904pif.doc/008 五、發明說明（丨丨） (請先閱讀背面之注意事項再填寫本頁) 個隔離的閘極圖案161a橫跨每一個電晶體主動區155b， 此閘極圖案161a會與完全溝渠隔離層157b平行。接著， 利用隔離的閘極圖案161a作爲一個植入罩幕，將低劑量 濃度爲ΐχΐ〇12原子/平方公分至lxl〇14原子/平方公分的第 二導電態，比如爲η型的摻質植入到電晶體主動區155b 中，結果會在閘極圖案161a的兩側形成具有第二導電態 的輕摻雜區162，接著在閘極圖案161a的側壁上形成間隙 壁 163。 經濟部智慧財產局員工消費合作社印製 在具有間隙壁163的基底上形成一個源極/汲極植入罩 幕MK3，此源極/汲極植入罩幕MK3具有開口暴露出電晶 體主動區155b，利用隔離的閘極圖案161a、間隙壁163 與源極/汲極植入罩幕MK3作爲一個植入罩幕，將高劑量 濃度爲lxl〇14原子/平方公分至5xl015原子/平方公分的第 二導電態的摻質植入到輕摻雜區162中，結果會再閘極圖 案161a的兩側形成具有第二導電態的重摻雜區165，輕摻 雜區163與重摻雜區165組成一個輕摻雜汲極(LDD)結構 的源極/汲極區166,源極/汲極區166的底部會與埋入式 絕緣層153相接觸，而與閘極圖案161a平行之源極/汲極 區166的側壁也會與完全溝渠隔離層157b相接觸，因此 源極/汲極之接合電容可以明顯的降低。 請參照第12A與12B圖，移除源極/汲極植入罩幕 MK3，在整個結構表面上形成一層井接觸植入罩幕MK4， 此井接觸植入罩幕MK4會暴露出基體接觸主動區155a， 以井接觸植入罩幕MK4爲植入罩幕，將具有第一導電態 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 531828 7904pif.doc/008 i、發明說明（V+) 的摻質植入到基體接觸主動區155a中，會在基體接觸主 動區155a中形成具有第一導電態的井接觸區167，因此井 接觸區167會透過半導體剩餘層155’，與介於源極/汲極 區166之間的電晶體主動區（比如基體區）電性連接。 如上所述，因爲本發坪的完全溝渠隔離層會與源極/汲 極區的側壁接觸，本發明可以明顯的降低接合電容，並改 善閉鎖抗力。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 (請先閱讀背面之注音心事項再填寫本頁) Φ I-訂L-------線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） i-----------------------

Claims (1)

  1. 531828 7904pif.doc/008 D8 六、申請專利範圍 1. 一種絕緣層上有矽（SOI)之半導體積體電路，係形成 於一 SOI基底上，該基底具有一支撐基底、在該撐基底上 有一埋入式絕緣層、而在該埋入式絕緣層上有一具有第一. 導電態的半導體層，該積體電路包括： 複數個電晶體主動區域，形成於該半導體層之一預定 區域中； 至少一個基體接觸主動區域’與該些電晶體主動區域 互相分隔，該基體接觸主動區域是由該半導體層的一部份 組成； 一半導體剩餘層，覆蓋位於該些電晶體主動區與該基 體接觸主動區域之間的該埋入式絕緣層的整個表面上，該 半導體剩餘層的厚度小於該半導體層； 一部份溝渠隔離層，形成於該半導體剩餘層上； 一隔離的閘極圖案跨越個別的該些電晶體主動區；以 及 條狀的完全溝渠隔離層，介於相鄰的該些電晶體主動 區之間，與該閘極圖案平行放置，該完全溝渠隔離層會與 介於相鄰的該些電晶體主動區之間的該埋入式絕緣層相接 觸’也會與平行於該閘極圖案的該些電晶體主動區之側壁 相接觸。 2. 如申請專利範圍第1項所述之絕緣層上有矽之半導 體積體電路，其中該第一導電態可以是P型與N型其中之 -- 〇 3·如申請專利範圍第〗項所述之絕緣層上有矽之半導 16 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) 訂·_ --線· 經濟部智慧財產局員工消費合作社印製 531828 7904pif.doc/008 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 體積體電路，其中該半導體層可以是砂層° 4.如申請專利範圍第1項所述之絕緣層上有矽之半導 體積體電路，進一步包括源極/汲極區，形成於電晶體主 動區域中，該源極/汲極區係位於隔離的該閘極圖案兩側， 該源極/汲極區具有該第一導電態相反的第二導電態，且 會與該埋入式絕緣層相接觸。 5·如申請專利範圍第1項所述之絕緣層上有矽之半導 體積體電路，進一步包括一井接觸區，形成於該基體主動 區中’該井接觸區具有該第一導電態。 6· —種在一 SOI基底上製作一 SOI半導體積體電路的 方法，其中該SOI基底包括一支撐基底、在該支撐基底上 有一埋入式絕緣層、而在該埋入式絕緣層上有第一導電態 ό勺〜半導體層；該方法包括： 蝕刻該半導體層上的一個預定區域，以形成一部分溝 渠’將複數個電晶體主動區與和該些電晶體主動區相隔的 至少〜基體接觸主動區給定義出來，此時會在該些電晶體 ΐ動區與該基體接觸主動區之間形成比該半導體層薄的一 半導體剩餘層； 蝕刻半導體剩餘層之一預定區域，以在相鄰的該些電 晶體主動區之間形成一條狀之完全溝渠； 分別形成完全溝渠隔離層與部分溝渠隔離層於該完全 與該部分溝渠之中；以及 著形成隔離的一閘極圖案橫跨於每一該些電晶體主動 區上方，該閘極圖案係平行於該完全溝渠隔離層。 17 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 χ 297公釐） --------------------------ί-Ί-- (請先閱讀背面之注意事項再填寫本頁) 531828 A8 B8 7904pif.doc/008 六、申請專利範圍 7. 如申請專利範圍第6項所述之在一 SOI基底上製作 (請先閱讀背面之注意事項再填寫本頁) 一 SOI半導體積體電路的方法，其中形成該部分溝渠的步 驟包括： 在該半導體層上形成一第一溝渠罩幕；以及 利用該第一溝渠罩幕作爲一蝕刻罩幕，將該半導體層 蝕刻掉一預定厚度，此預定厚度會比該半導體層的厚度要 小0 8. 如申請專利範圍第7項所述之在一 SOI基底上製作 一 SOI半導體積體電路的方法，其中形成形成該第一溝渠 罩幕的步驟包括： 在該半導體層上形成一第一溝渠罩幕層；以及 定義該第一溝渠罩幕層。 9. 如申請專利範圍第8項所述之在一 SOI基底上製作 一 SOI半導體積體電路的方法，其中該第一溝渠罩幕層係 利用在該半導體層上連續堆疊一墊氧化層與一墊氮化層而 形成。 經濟部智慧財產局員工消費合作社印製 10. 如申請專利範圍第7項所述之在一 SOI基底上製作 一 SOI半導體積體電路的方法，其中形成該完全溝渠的步 驟包括： 形成一第二溝渠罩幕圖案，其具有一條狀開口暴露出 介於相鄰之該些電晶體主動區之間的一部分該半導體剩餘 層； 利用該第一與該第二溝渠罩幕圖案作爲一蝕刻罩幕， 蝕刻暴露出來的該半導體剩餘層，直到暴露出該埋入式絕 18 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 531828 A8 B8 po 7904pif.doc/008 六、申請專利範圍 緣層爲止；以及 移除該第二溝渠罩幕圖案。 (請先閱讀背面之注意事項再填寫本頁) 11. 如申請專利範圍第10項所述之在一 SOI基底上製 作一 SOI半導體積體電路的方法，其中形成該完全溝渠隔 離層與該部分溝渠隔離層的步驟包括： 在整個已經移除該第二溝渠罩幕圖案的結構表面上形 成一絕緣層，塡滿該完全溝渠與該部分溝渠； 將該絕緣層平坦化直到暴露出該第一溝渠罩幕圖案爲 止；以及 移除該第一溝渠罩幕圖案以暴露出該些電晶體主動區 與該基體接觸主動區。 12. 如申請專利範圍第6項所述之在一 SOI基底上製作 一 SOI半導體積體電路的方法，進一步包括在隔離的該閘 極圖案兩側形成具有與第一導電態相反的第二導電態的一 源極/汲極區，其中該源極/汲極區會與該埋入式絕緣層相 接觸。 經濟部智慧財產局員工消費合作社印製 13. 如申請專利範圍第12項所述之在一 SOI基底上製 作一 SOI半導體積體電路的方法，進一步包括在該基體接 觸主動區中形成一井接觸區，該井接觸區摻有第一導電態 的摻質。 19 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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