KR20030018677A - 얕은 트렌치 소자분리를 갖는 반도체 장치 및 그 제조방법 - Google Patents

얕은 트렌치 소자분리를 갖는 반도체 장치 및 그 제조방법 Download PDF

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Abstract

얕은 트렌치 소자분리를 갖는 반도체 장치 및 그 제조방법을 제공한다. 이 장치는, 반도체 기판의 소정영역에 배치되어 활성영역을 한정하는 소자분리막을 포함한다. 활성영역을 가로질러 게이트 전극이 배치된다. 게이트 전극의 가장자리를 따라 상기 활성영역과 상기 게이트 전극의 가장자리 사이에 산화막 패턴이 개재된다. 산화막 패턴은 게이트 전극 하부에 채널영역을 한정한다. 산화막 패턴 하부 및 게이트전극의 양측의 활성영역 내에 저농도 확산층이 존재하고, 게이트 전극 양측의 소정의 활성영역 내에 저농도 확산층보다 얕은 고농도 확산층이 존재한다. 이 장치의 제조방법은, 반도체 기판의 소정영역에 트랜치 소자분리막을 형성하여 활성영역을 한정한다. 활성영역 내에 활성영역을 나란히 가로지르는 한쌍의 예비 저농도 확산층들을 형성한다. 이어서, 적어도 예비 저농도 확산층들 각각의 상부를 덮는 산화막 패턴을 형성한다. 상기 산화막 패턴은 채널영역을 한정한다. 계속해서 채널영역 상에 게이트 산화막을 형성하고, 상기 채널 영역을 덮으며 상기 활성영역을 가로지르는 게이트 전극을 형성한다. 게이트 전극의 가장자리는 산화막 패턴과 중첩된다. 계속해서, 게이트 전극의 양측의 활성영역 내에 저농도 확산층 및 저농도 확산층보다 얕은 고농도 확산층을 형성한다.

Description

얕은 트렌치 소자분리를 갖는 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE HAVING A SHALLOW TRENCH ISOLATION AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 더 구체적으로 소자분리를 위한 트렌치 영역과 아울러 누설전류를 감소시키기 위한 로코스 영역을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 동작에 있어서, 누설전류는 반도체 장치의 오동작을 유발한다. 상기 누설전류 중 하나는 게이트 유도된 드레인 누설 전류(GIDL current;Gate Induced Drain Leakage current)이다. 상기 GIDL 전류는 게이트 전극과 중첩된 드레인 영역에서 발생한다.
도 1은 통상적인 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 I-I'에 따라 취해진 통상적인 반도체 장치를 설명하기 위한 단면도이다.
도 1 및 도 2를 참조하면, 일반적인 반도체 장치는 반도체 기판(100)의 소정영역에 소자분리막(102)이 배치되어 활성영역(104)을 한정한다. 상기 활성영역(104)의 상부를 게이트 전극(124)이 가로지른다. 상기 게이트 전극(124)및 상기 활성영역(104) 사이에 게이트 절연막(122)이 개재되고, 상기 게이트 절연막(122) 하부의 활성영역(104) 내에 얕은 채널 확산층(106a)이 존재한다. 상기 채널 확산층(106a)에 인접한 활성영역(104) 내에 소오스 영역(130) 및 드레인 영역(132)이 존재한다. 상기 소오스 영역(130) 및 상기 드레인 영역(132)은 상기 게이트 전극(124)과 중첩된 영역를 갖는다.
도 3은 반도체 장치의 게이트 유도된 드레인 누설을 설명하기 위하여 도 2의 A부분을 나타낸 도면이다.
도 3을 참조하면, 게이트 유도된 드레인 누설은 게이트 전극(124)과 드레인 영역(132) 사이에 높은 전계에 기인하는 밴드투밴드 터널링(band to band tunneling)에 의해 발생한다. 이에 따라, 드레인 영역(132)에 비하여 상대적으로 낮은 전위를 갖는 상기 반도체 기판(200)을 향하여 전하가 유출되는 누설전류가 발생된다.
또 다른 누설전류로 동작전압보다 낮은 전압에서 트랜지스터가 턴-온되어 게이트 전극 하부로 전류가 흐르는 서브쓰레숄드 누설전류(subthrshold leakage current)가 있다.
도 4는 반도체 장치의 서브쓰레숄드 누설전류를 설명하기 위하여 도 1의 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 4를 참조하면, 얕은 트렌치 소자분리기술이 적용되었을 경우 활성영역(104)과 소자분리막(102) 사이의 경계(B)에 존재하는 얇은 게이트 절연막(122)에 기인하는 역협폭효과(inverse narrow width effect)가 발생할 수 있다. 이에 따라, 동작전압 이하의 게이트 전압에서 트랜지스터가 턴-온 되어 상기 게이트 전극(124) 하부를 가로질러 서브쓰레숄드 누설전류가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 게이트 유도된 드레인 누설을 방지할 수 있는 구조를 갖는 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 활성영역과 소자분리막의 경계에서 흐르는 서브쓰레숄드 누설전류를 줄일 수 있는 구조를 갖는 반도체 장치 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 높은 동작전압에서 우수한 동작특성을 보이는 반도체 장치 및 그 제조방법을 제공하는데 있다.
도 1은 통상적인 반도체 장치를 설명하기 위한 평면도이다.
도 2는 도 1의 I-I'에 따라 취해진 통상적인 반도체 장치를 설명하기 위한 단면도이다.
도 3은 반도체 장치의 게이트 유도된 드레인 누설을 설명하기 위하여 도 2의 A부분을 나타낸 도면이다.
도 4는 반도체 장치의 서브쓰레숄드 누설전류를 설명하기 위하여 도 1의 Ⅱ-Ⅱ'를 따라 취해진 단면도이다.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 구조를 설명하기 위한 사시도이다.
도 6a 내지 도 10a는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 공정평면도들이다.
도 6b 내지 도 10b는 각각 도 6a 내지 도 10a의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 공정단면도들이다.
도 11a 내지 도 11b 및 도 15는 본 발명의 제2 실시예에 따른 반도체 장치의제조방법을 설명하기 위한 공정평면도들이다.
도 11b 내지 도 14b는 각각 도 11a 내지 도 14a의 Ⅳ-Ⅳ'를 따라 취해진 본 발명의 제2 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정단면도들이다.
상기 목적들을 달성하기 위하여 본 발명은, 적어도 게이트 전극 가장자리의 하부에 두꺼운 산화막 패턴을 갖는 반도체 장치를 제공한다. 이 장치는, 반도체 기판의 소저영역에 배치되어 활성영역을 한정하는 트랜치 소자분리막을 포함한다. 상기 활성영역을 가로지르는 게이트 전극이 배치되고, 상기 게이트 전극 양측의 활성영역 내에 형성되되 상기 게이트 전극의 가장자리와 중첩된 영역을 갖는 제1 및 제2 도전영역이 존재한다. 적어도 상기 제1 및 제2 도전영역의 각각과 상기 게이트 전극 사이에 산화막 패턴이 개재된다. 상기 활성영역 및 상기 게이트 전극 사이에 게이트 절연막이 개재된다. 상기 제1 및 제2 도전영역의 각각은 고농도 확산층 및 저농도 확산층을 포함한다. 상기 고농도 확산층은 상기 저농도 확산층의 상부에 존재하고 상기 산화막 패턴과 소정의 간격을 두고 상기 활성영역 내에 존재하거나, 상기 산화막 패턴과 접촉하여 상기 활성영역 내에 존재할 수 있다. 상기 산화막 패턴은 상기 게이트 전극과 나란하게 상기 제1 및 제2 도전영역의 각각과 상기 게이트 전극 상에 개재될 수 있다. 이와는 달리, 상기 산화막 패턴의 양 끝단은 상기 게이트 전극의 하부로 연장되어 상기 소자분리막 및 상기 활성영역 사이의 경계를 더 덮을 수 있다. 즉, 상기 산화막 패턴은 폐도형의 형태를 가질 수 있다.
상기 목적들을 달성하기 위하여 본 발명은 반도체 장치의 제조방법을 제공한다. 이 방법은, 게이트 전극과 드레인의 중첩되는 지역에 두꺼운 산화막 패턴을 형성하는 것을 포함한다. 이를 위하여 먼저, 반도체 기판의 소정영역에 트랜치 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역 내에 한쌍의 예비 저농도 확산층들을 형성한다. 상기 예비 저농도 확산층은 상기 활성영역을 나란히 가로지른다. 이어서, 적어도 상기 예비 저농도 확산층들 각각의 상부를 덮으며 상기 활성영역의 소정영역에 채널 영역을 한정하는 산화막 패턴을 형성한다. 상기 채널 영역 상에 게이트 산화막을 형성한다. 이어서, 상기 게이트 산화막 전면을 덮으며 상기 활성영역을 가로지르되, 그 가장자리는 상기 산화막 패턴과 중첩된 게이트 전극을 형성한다. 상기 게이트 전극을 이온주입마스크로 사용하여 상기 활성영역 내에 불순물을 주입하여 상기 예비 저농도 확산층을 포함하는 저농도 확산층을 형성하고, 상기 저농도 확산층 상부에 상기 저농도 확산층보다 얕은 고농도 확산층을 형성한다. 상기 산화막 패턴들은 상기 게이트 산화막보다 두꺼운 두께를 갖는다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 5는 본 발명의 바람직한 실시예에 따른 반도체 장치의 구조를 설명하기 위한 사시도이다.
도 5를 참조하면, 반도체 기판(200)의 소정영역에 트랜치 소자분리막(202)이 배치된다. 상기 트랜치 소자분리막(202)은 활성영역(204)을 한정한다. 상기 활성영역(204) 상부를 가로질러 게이트 전극(224,324)이 배치된다. 상기 게이트 전극(224,324) 양쪽의 활성영역(204) 내에 제1 도전영역(230,330) 및 제2 도전영역(232,332)이 존재한다. 상기 제1 도전영역(230,330) 및 상기 제2 도전영역(232,332)는 각각 트랜지스터의 소오스 영역 및 드레인 영역에 해당한다. 상기 소오스 영역(230,330) 및 상기 드레인 영역(232,332)의 각각과 상기 게이트 전극(224,324) 사이에 산화막 패턴(218, 318)이 개재된다. 상기 산화막 패턴(218,318)의 양끝단은 상기 게이트 전극(218,318)의 하부로 연장되어 서로 연결되어 상기 활성영역(204) 및 상기 소자분리막(202) 사이의 경계를 더 덮을 수도있다. 상기 게이트 전극(224,324) 하부의 활성영역(204) 내에 얕은 채널 확산층(206a, 306a)이 존재한다. 상기 채널 확산층(206a, 306a)은 상기 산화막 패턴들(218, 318)의 하부까지 확장되어 상기 소오스 영역(230,330) 및 상기 드레인 영역(232,332)과 접촉하는 것이 바람직하다. 상기 채널 확산층(206a, 306a)과 상기 게이트 전극(224,324) 사이에 게이트 절연막(222, 322)이 개재된다. 상기 산화막 패턴(218, 318)은 상기 게이트 절연막보다 두꺼운 두께를 갖는 것이 바람직하다. 적어도 상기 드레인 영역(232, 332)은 저농도 확산층(226, 326) 및 고농도 확산층(228, 328)을 포함하는 DDD구조로 형성되어 지는 것이 바람직하다. 상기 저농도 확산층(226, 326)은 상기 산화막 패턴(218, 318)의 하부 및 상기 산화막 패턴(218, 318)의 바깥 쪽 활성영역(204)에 존재한다. 상기 고농도 확산층(228, 328)은 상기 산화막 패턴(218,318) 바깥의 상기 저농도 확산층(226,326)의 상부에 존재한다. 즉, 상기 고농도 확산층(228, 328)은 상기 저농도 확산층(226, 326)보다 얕은 깊이에 존재한다. 상기 고농도 확산층(228, 328)은 상기 산화막 패턴(218, 318)과 소정의 간격을 두고 상기 활성영역(204) 내에 존재할 수 있다. 이와는 달리, 상기 고농도 확산층(228,328)은 상기 산화막 패턴(218,318)과 인접한 상기 활성영역(204) 내에 형성될 수 있다. 상기 저농도 확산층(226, 326)은 상기 산화막 패턴(218, 318) 하부에서 상기 채널 확산층(206a, 306a)과 접촉한다. 이와는 달리, 상기 저농도 확산층(226,326)은 상기 채널 확산층(206a, 306a)과 소정거리 이격되어 형성될 수도 있다.
도시된 것과 같이 본 발명에 따르면, 상기 게이트 전극(224)과 상기 드레인영역(232, 332) 사이에 산화막 패턴(218, 318)이 개재된다. 따라서, 상기 게이트 전극(224)과 상기 드레인 영역(232, 332) 사이에 낮은 전계가 인가된다. 이에 따라, 상기 게이트 전극(224,324)에 인접한 상기 드레인 영역(232, 332)과 반도체 기판(200) 사이에서 밴드 투 밴드 터널링에 의한 GIDL전류가 흐르는 것이 방지된다.
이에 더하여, 상기 산화막 패턴(218, 318)이 상기 게이트 전극(224,324) 하부에 존재하는 상기 활성영역(204)과 상기 트랜치 소자분리막(202)의 경계를 덮을 경우, 역협폭 효과(inverse narrow width effect)의 발생을 방지하여 서브쓰레숄드전류가 흐르는 것을 막을 수 있다.
도 6a 내지 도 10a는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 공정평면도들이다.
도 6b 내지 도 10b는 각각 도 6a 내지 도 10a의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 설명하기 위한 공정단면도들이다.
도 6a 및 도 6b를 참조하면, 반도체 기판(200)의 소정영역에 소자분리막(202)을 형성하여 활성영역(204)을 한정한다. 상기 활성영역(204) 내에 얕은 불순물확산층(206)을 형성한다. 상기 소자분리막(202)은 얕은 트랜치 소자분리기술(shallow trench isolation technology)을 사용하여 형성한다.
도 7a 및 도 7b를 참조하면, 상기 얕은 불순물확산층(206)이 형성된 반도체 기판(200)의 전면에 버퍼산화막 및 산화방지막을 형성한다. 상기 버퍼산화막은 열산화막으로 형성하는 것이 바람직하다. 상기 산화방지막은 실리콘 질화막으로 형성하는 것이 바람직하다. 이어서, 상기 산화방지막 상에 제1 포토레지스트 패턴(214)을 형성한다. 상기 제1 포토레지스트 패턴(214)은 상기 소자분리막(202) 상부를 덮고, 상기 활성영역(204)을 가로질러 상기 산화방지막의 소정영역을 노출시키는 한 쌍의 나란한 노출영역(212)을 갖는다. 이어서, 상기 제1 포토레지스트 패턴(214)을 식각마스크로 사용하여 적어도 상기 산화방지막 및 버퍼산화막을 식각하여 차례로 적층된 버퍼산화막 패턴(218) 및 산화방지막 패턴(210)을 형성한다. 상기 적층된 버퍼산화막 패턴(218) 및 상기 산화방지막 패턴(210)은 상기 소자분리막(202)을 덮고, 소정의 상기 활성영역(204)을 노출시킨다.
도 8a 및 도 8b를 참조하면, 상기 제1 포토레지스트 패턴(214)을 이온 주입마스크로 사용하여 상기 활성영역(204) 내에 일방향으로 서로 나란한 한쌍의 예비 저농도 확산층들(216)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(214)을 제거하고 상기 반도체 기판(200)에 열산화공정을 적용하여 상기 활성영역(204)을 가로지르는 한 쌍의 산화막 패턴들(218)을 형성한다. 열산화공정이 진행되는 동안 상기 산화방지막 패턴(210) 하부의 활성영역(204)은 산화되지 않고, 노출된 활성영역만 산화된다. 즉, 상기 산화막 패턴들(218)은 상기 예비 저농도 확산층들(216) 상부를 덮는다. 이 때, 상기 산화막 패턴들(218, 318)의 하부에 상기 예비 저농도 확산층들(216)을 잔존시키는 것이 바람직하다. 상기 산화막 패턴들(218) 사이에 채널 영역(220)이 한정된다. 상기 채널 영역(220) 내에 존재하는 상기 얕은 불순물확산층은 채널 확산층(206a)에 해당한다. 이어서, 상기 산화방지막 패턴(210) 및 상기 버퍼산화막 패턴(218)을 차례로 제거하여 상기 활성영역(204) 및 상기소자분리막(202)을 노출시킨다.
도 9a 및 도 9b를 참조하면, 적어도 상기 활성영역(204)의 전면에 게이트 산화막을 형성하고, 상기 게이트 산화막이 형성된 상기 반도체 기판(200) 전면에 게이트 도전막을 형성한다. 상기 게이트 도전막은 폴리실리콘 또는 폴리사이드로 형성하는 것이 바람직하다. 이어서, 적어도 상기 게이트 도전막을 패터닝하여 상기 활성영역(204)을 가로지르는 게이트 전극(224)을 형성한다. 도시된 바와 같이 상기 게이트 전극(224)은 상기 채널 확산층(206a)의 상부를 덮고, 상기 게이트 전극(224)의 가장자리는 상기 산화막 패턴들(218) 상에 위치한다. 상기 게이트 전극(224) 및 상기 채널영역(220) 사이에 게이트 산화막이 개재된다.
도 10a 및 도 10b를 참조하면, 상기 게이트 전극(224)을 식각마스크로 사용하여 상기 활성영역(204) 내에 불순물을 주입하여 상기 예비 저농도 확산층(216)을 포함하는 저농도 확산층(226)을 형성한다. 상기 저농도 확산층(226)은 상기 산화막 패턴들(218)하부 및 상기 산화막 패턴들(218) 바깥의 활성영역(204) 내에 존재한다. 이어서, 상기 게이트 전극(224) 양쪽에 노출된 활성영역(204) 내에 고농도 확산층(228)을 형성한다. 상기 고농도 확산층(228)은 상기 저농도 확산층(226)보다 얕은 깊이를 갖는다. 즉, 상기 고농도 확산층(228)은 상기 저농도 확산층(226)의 상부에 존재한다. 상기 고농도 확산층(228)는 사진공정을 사용하여 상기 게이트 전극(224) 양측의 소정의 활성영역에서 상기 저농도 확산층(226a)으로 둘러싸이도록 형성할 수 있다. 또한, 상기 게이트 전극(224) 및 상기 산화막 패턴들(218)을 이온주입 마스크로 사용하여 상기 게이트 전극(224) 양측의 활성영역 전면에 형성할 수도 있다.
도 11a 내지 도 11b 및 도 15는 본 발명의 제2 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정평면도들이다.
도 11b 내지 도 14b는 각각 도 11a 내지 도 14a의 Ⅳ-Ⅳ'를 따라 취해진 본 발명의 제2 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 공정단면도들이다.
본 발명의 제2 실시예는 상술한 제1 실시예에 더하여 활성영역 가장자리에서 서브쓰레숄드 누설전류를 막을 수 있는 방법을 제공한다.
도 11a 및 도 11b를 참조하면, 반도체 기판(200)의 소정영역에 소자분리막(202)을 형성하여 활성영역(204)을 한정한다. 상기 소자분리막(202)은 얕은 트랜치 소자분리기술을 사용하여 형성한다. 이어서, 상기 활성영역(204) 내에 얕은 불순물 확산층(306)을 형성한다.
도 12a 및 도 12b를 참조하면, 상기 얕은 불순물 확산층(306)이 형성된 반도체 기판(200)의 전면에 버퍼산화막 및 산화방지막을 형성한다. 상기 버퍼산화막 및 산화방지막을 형성하는 공정까지는 상술한 제1 실시예와 동일하다. 이어서, 적어도 상기 산화방지막 및 상기 버퍼산화막을 차례로 패터닝하여 차례로 적층된 버퍼산화막 패턴(308) 및 산화방지막 패턴(310)을 형성한다. 상기 적층된 버퍼산화막 패턴(308) 및 상기 산화방지막 패턴(310)은 소정의 상기 활성영역(204)을 둘러싸는 개구부(312)를 갖는다. 상기 개구부(312)는 상기 활성영역(204)을 나란히 가로지르는 한쌍의 제1 개구부들(312a) 및 상기 제1 개구부들(312a) 사이에 존재하는 상기활성영역(204)과 상기 소자분리막(202) 사이의 경계가 노출된 한쌍의 나란한 제2 개구부들(312b)로 구성된다. 이어서, 상기 제2 개구부(312b)에 노출된 상기 활성영역(204)과 상기 소자분리막(202)의 경계를 덮는 포토레지스트 패턴(314)을 형성한다.
도 13a 및 도 13b를 참조하면, 상기 포토레지스트 패턴(314) 및 적층된 상기 버퍼산화막 패턴(218) 및 상기 산화방지막 패턴(310)을 이온주입 마스크로 사용하여 상기 활성영역(204) 내에 서로 나란한 한 쌍의 예비 저농도 확산층들(316)을 형성한다. 상기 예비 저농도 확산층들(316) 각각은 상기 각각의 제1 개구부(312a)를 따라 형성된다. 이어서, 상기 포토레지스트 패턴(314)을 제거하고, 상기 반도체 기판(200)에 열산화공정을 적용한다. 그 결과, 소정의 상기 활성영역을 둘러싸는 산화막 패턴(318)이 형성된다. 이 때, 상기 산화막 패턴(318)의 하부에 상기 예비 저농도 확산층(326a)을 잔존시킨다. 상기 산화막 패턴(318)으로 둘러싸인 영역은 채널 영역(220)에 해당한다. 그리고, 상기 채널 영역(220) 내에 존재하는 상기 얕은 불순물 확산층은 채널 확산층(306a)에 해당한다. 상기 산화막 패턴(318)은 상기 채널 확산층(306a)과 인접한 상기 활성영역(204)과 상기 소자분리막(202) 사이의 경계를 덮는다. 따라서, 상기 채널 영역(220)과 인접한 상기 활성영역(204)의 경계가 산화되어 상기 활성영역(204)과 상기 소자분리막(202) 사이의 경계는 완만한 구조를 갖는다. 이어서, 적층된 상기 산화방지막 패턴(310) 및 상기 버퍼산화막 패턴(308)을 제거하여 상기 활성영역(204)을 노출시킨다.
도 14a 및 도 14b를 참조하면, 적어도 상기 노출된 활성영역(204) 상에 게이트 절연막(322)을 형성하고, 상기 게이트 절연막이 형성된 반도체 기판(200)의 전면에 게이트 도전막을 형성한다. 적어도 상기 게이트 도전막을 패터닝하여 상기 활성영역(204)을 가로지르는 게이트 전극(324)을 형성한다. 상기 게이트 전극(324)은 상기 채널 영역(320)의 전면을 덮는다. 상기 게이트 전극(324) 및 상기 채널 영역(320) 사이에 게이트 절연막(322)이 개재된다. 상기 게이트 전극(324)의 가장자리는 상기 산화막 패턴(318) 상에 위치한다.
도 15를 참조하면, 상기 게이트 전극(324)을 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물을 주입한다. 그 결과, 상기 게이트 전극(324) 양쪽의 상기 활성영역(304) 내에 상기 예비 저농도 확산층(326)을 포함하는 저농도 확산층(326)이 형성된다. 상기 저농도 확산층(326)은 상기 게이트 전극(324) 가장자리에 위치하는 상기 산화막 패턴들(318)의 하부 및 상기 산화막 패턴들(318) 바깥의 상기 활성영역(204) 내에 존재한다. 상술한 제1 실시예와 마찬가지로, 상기 저농도 확산층(326)은 상기 채널 확산층(306)과 상기 산화막 패턴들(318) 하부에서 접촉하거나 소정거리 이격될 수도 있다.
이어서, 상기 제1 실시예와 동일한 방법으로 상기 게이트 a전극(324) 양측의 활성영역(204) 내에 고농도 확산층(328)을 형성한다. 상기 고농도 확산층(328)은 상기 저농도 확산층(326)보다 얕은 깊이로 형성한다. 또한, 상기 고농도 확산층(328) 상기 소자분리막(202) 및 상기 게이트 전극(324)과 소정의 간격을 갖도록 형성하여 상기 저농도 확산층(326)으로 둘러싸이도록 형성하는 것이 바람직하다. 상기 고농도 확산층(328) 및 상기 저농도 확산층(326)은 상기 게이트전극(324)의 양측에서 소오스 영역(330) 및 드레인 영역(332)을 구성한다.
결과적으로, 본 발명의 제2 실시예는 게이트 전극과 중첩되는 드레인 영역 사이에 두꺼운 산화막 패턴이 존재하고, 활성영역과 소자분리막의 경계 상에 산화막 패턴이 존재한다. 따라서, 상술한 제1 실시예와 마찬가지로 게이트 유도된 드레인 누설 전류를 막을 수 있고, 더 나아가 활성영역 경계를 따라 흐르는 서브쓰레숄드 누설전류를 줄일 수 있다.
상술한 바와 같이 본 발명에 따르면, 게이트 전극과 드레인 영역 사이에 두꺼운 산화막 패턴을 형성함으로써 게이트 유도된 드레인 누설을 방지할 수 있다.
또한, 게이트 전극 하부에 존재하는 활성영역과 소자분리막 사이의 경계에 두꺼운 산화막을 형성함으로써 역협폭효과에 기인하는 서브쓰레숄드 누설전류를 막을 수 있다.

Claims (17)

  1. 반도체 기판의 소저영역에 배치되어 활성영역을 한정하는 트랜치 소자분리막;
    상기 활성영역을 가로지르는 게이트 전극;
    상기 게이트 전극 양측의 활성영역 내에 형성되되 상기 게이트 전극의 가장자리와 중첩된 영역을 갖는 제1 및 제2 도전영역;
    적어도 상기 제1 및 제2 도전영역의 각각과 상기 게이트 전극 사이에 개재된 산화막 패턴; 및
    상기 활성영역 및 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되, 상기 산화막 패턴은 상기 게이트 절연막보다 두꺼운 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 도전성 영역의 각각은 고농도 확산층 및 저농도 확산층을 포함하되, 상기 고농도 확산층은 상기 저농도 확산층 상부에 존재하는 것을 특징으로 하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 고농도 확산층은 상기 산화막 패턴과 소정의 간격을 두고 상기 활성영역 내에 형성된 것을 특징으로 하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 고농도 확산층은 상기 산화막 패턴과 접촉하여 상기 활성영역 내에 형성된 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 게이트 전극 하부의 활성영역 내에 채널 확산층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 산화막 패턴은 상기 게이트 전극의 가장자리 및 상기 활성영역 사이에 개재되어 상기 활성영역을 일방향으로 나란히 가로지르는 것을 특징으로 하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 산화막 패턴들의 양 끝단은 상기 게이트 전극의 하부로 연장되어 상기 게이트 전극 하부의 상기 활성영역 및 상기 소자분리막 사이의 경계를 더 덮는 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판의 소정영역에 트랜치 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역 내에 상기 활성영역을 일 방향으로 나란히 가로지르는 한쌍의 예비 저농도 확산층들을 형성하는 단계;
    적어도 상기 예비 저농도 확산층들 각각의 상부를 덮으며 소정의 상기 활성영역에 채널 영역을 한정하는 산화막 패턴을 형성하는 단계;
    상기 채널 영역 상에 게이트 산화막을 형성하는 단계;
    상기 예비 저농도 확산층과 나란한 방향으로 게이트 산화막 전면을 덮으며 상기 활성영역을 가로지르되, 그 가장자리는 상기 산화막 패턴과 중첩되는 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 이온주입마스크로 사용하여 상기 활성영역 내에 불순물을 주입하여 상기 게이트 전극 양측의 활성영역 내에 상기 예비 저농도 확산층을 포함하는 저농도 확산층을 형성하는 단계; 및
    상기 게이트 전극 양측의 활성영역 내에 상기 저농도 확산층보다 얕은 고농도 확산층을 형성하는 단계를 포함하되, 상기 산화막 패턴들의 두께는 상기 게이트 산화막의 두께보다 더 두꺼운 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제8 항에 있어서,
    상기 예비 저농도 확산층들을 형성하기 전에,
    적어도 상기 예비 저농도 확산층들 사이의 영역에 불순물을 주입하여 얕은불순물 확산층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제8 항에 있어서,
    상기 예비 저농도 확산층을 형성하는 단계는,
    반도체 기판의 전면에 버퍼산화막, 산화방지막을 차례로 형성하는 단계;
    상기 산화방지막 상에 한쌍의 노출영역들을 갖는 포토레지스트 패턴을 형성하되, 상기 노출영역들은 상기 활성영역 상부의 상기 산화방지막을 일방향으로 나란히 노출시키도록 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 적어도 상기 산화방지막 및 상기 버퍼산화막을 식각하여 소정의 상기 활성영역을 노출시키는 차례로 적층된 버퍼산화막 패턴 및 산화방지막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이온주입마스크로 사용하여 상기 활성영역 내에 저농도의 불순물을 주입하는 단계;및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  11. 제10 항에 있어서,
    상기 산화막 패턴 및 상기 게이트 산화막을 형성하는 단계는,
    상기 포토레지스트 패턴이 제거된 반도체 기판에 열산화공정을 실시하여 노출된 상기 활성영역에 산화막 패턴을 형성하되, 상기 산화막 패턴 하부에 상기 예비 저농도 확산층을 잔존시키는 단계;및
    상기 산화방지막을 제거하여 상기 버퍼산화막을 노출시키는 단계를 포함하되, 상기 산화막 패턴으로 한정된 영역의 상기 버퍼산화막은 게이트 산화막에 해당하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11 항에 있어서,
    상기 산화막 패턴 및 상기 게이트 산화막을 형성하는 단계는,
    상기 포토레지스트 패턴이 제거된 반도체 기판에 열산화공정을 실시하여 노출된 상기 활성영역에 산화막 패턴을 형성하되, 상기 산화막 패턴 하부에 상기 예비 저농도 확산층을 잔존시키는 단계;
    상기 산화방지막 및 상기 버퍼산화막을 제거하는 단계;및
    상기 산화방지막 및 상기 버퍼산화막이 제거된 활성영역 전면에 게이트 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  13. 제8 항에 있어서,
    상기 예비 저농도 확산층을 형성하는 단계는,
    반도체 기판의 전면에 버퍼산화막, 산화방지막을 차례로 형성하는 단계;
    상기 산화방지막 및 상기 버퍼산화막을 차례로 패터닝하여 차례로 적층된 버퍼산화막 패턴 및 산화방지막 패턴을 형성하되, 적층된 상기 버퍼산화막 패턴 및상기 산화방지막 패턴은 상기 활성영역이 일방향으로 나란히 노출된 한쌍의 제1 개구부들을 가짐과 동시에, 상기 제1 개구부들 사이의 상기 소자분리막과 상기 활성영역의 경계가 노출된 제2 개구부들을 갖도록 형성하는 단계;
    상기 제2 개구부들을 덮고, 적어도 상기 제1 개구부들을 노출시키는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물을 주입하는 단계;및
    상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 장치의 제조방법.
  14. 제13 항에 있어서,
    상기 산화막 패턴 및 상기 게이트 산화막을 형성하는 단계는,
    상기 포토레지스트 패턴이 제거된 반도체 기판에 열처리 공정을 실시하여 상기 제1 및 제2 개구부 내에 산화막 패턴을 형성하되, 상기 산화막 패턴 하부에 상기 예비 저농도 확산층을 잔존시키는 단계; 및
    상기 산화방지막을 제거하여 상기 버퍼산화막을 노출시키는 단계를 포함하되, 상기 산화막 패턴으로 한정된 영역의 상기 버퍼산화막은 게이트 산화막에 해당하는 것을 특징으로 하는 트랜지스터의 제조방법.
  15. 제13 항에 있어서,
    상기 산화막 패턴 및 상기 게이트 산화막을 형성하는 단계는,
    상기 포토레지스트 패턴이 제거된 반도체 기판에 열산화공정을 실시하여 상기 제1 및 제2 영역에 산화막 패턴을 형성하되, 상기 산화막 패턴 하부에 상기 예비 저농도 확산층을 잔존시키는 단계;
    상기 산화방지막 및 상기 버퍼산화막을 제거하는 단계;및
    상기 산화방지막 및 상기 버퍼산화막이 제거된 활성영역 전면에 게이트 산화막을 형성하는 단계를 포함하는 트랜지스터의 제조방법.
  16. 제8 항에 있어서,
    상기 고농도 확산층은 상기 산화막 패턴과 소정의 간격을 가지고 상기 저농도 확산층으로 둘러싸이도록 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
  17. 제8 항에 있어서,
    상기 고농도 확산층을 형성하는 단계는;
    상기 게이트 전극 및 상기 산화막 패턴을 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물을 주입하여 상기 저농도 확산층보다 얕은 고농도 확산층을 형성하는 것을 특징으로 하는 트랜지스터의 제조방법.
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