CN112864223A - 半导体晶体管及其制作方法 - Google Patents

半导体晶体管及其制作方法 Download PDF

Info

Publication number
CN112864223A
CN112864223A CN201911188611.2A CN201911188611A CN112864223A CN 112864223 A CN112864223 A CN 112864223A CN 201911188611 A CN201911188611 A CN 201911188611A CN 112864223 A CN112864223 A CN 112864223A
Authority
CN
China
Prior art keywords
region
drain region
semiconductor substrate
insulating structure
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911188611.2A
Other languages
English (en)
Inventor
熊昌铂
李信宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201911188611.2A priority Critical patent/CN112864223A/zh
Priority to US16/711,442 priority patent/US11217693B2/en
Publication of CN112864223A publication Critical patent/CN112864223A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7836—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a significant overlap between the lightly doped extension and the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开一种半导体晶体管及其制作方法，其中该半导体晶体管包含一第一轻掺杂漏极区，设于半导体基底的漏极区内；一第一重掺杂区，设于第一轻掺杂漏极区内；一栅极，位于通道区上；一栅极氧化层，位于栅极和通道区之间；以及一第一绝缘结构，设于通道区和第一重掺杂区之间的第一轻掺杂漏极区内。其中栅极和第一绝缘结构重叠，且第一绝缘结构的厚度大于栅极氧化层的厚度。

Description

半导体晶体管及其制作方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体晶体管及其制作方法。
背景技术
在中压或高压(Vd>8V)金属氧化物半导体(MOS)晶体管中，通常使用轻掺杂漏极区将重掺杂漏极区与基底隔离。这种隔离方式降低了漏极-基底接面处的掺杂浓度，在中压或高压MOS晶体管操作时能降低接面处的电场强度。如此一来，可在接面施加相当高的反向偏压而不会引起雪崩击穿(avalanche breakdown)。
现有的中压或高压MOS晶体管面临到的问题在于关闭电流(Ioff)过高且有关闭电流跳移现象(Ioff walk out effect)。关闭电流(Ioff)过高通常是由于栅极引发漏极漏电(gate induced drain leakage，GIDL)所致。此外，在中压或高压操作时，热载流子注入(hot carrier injection，HCI)现象导致较高的基底电流(Isub)，造成可靠性问题。要同时改善HCI现象和GIDL是十分困难的。
发明内容
本发明的主要目的在于提供中压或高压MOS晶体管，以克服现有技术中的不足和缺点。
本发明一方面提供一种半导体晶体管，包含：一具有第一导电性的半导体基底，其中在所述半导体基底的主表面上定义有一漏极区、和所述漏极区隔开的一源极区，以及一介于所述漏极区和所述漏极区之间的通道区；一具有第二导电性的第一轻掺杂漏极区，设于所述漏极区内的所述半导体基底中；一具有第二导电性的第一重掺杂区，位于所述第一轻掺杂漏极区内；一栅极，位于所述通道区上；一栅极氧化层，位于所述栅极和所述通道区之间；以及一第一绝缘结构，设于所述主表面上并且位于所述通道区和所述第一重掺杂区之间的所述第一轻掺杂漏极区内，其中所述栅极和所述第一绝缘结构重叠，且所述第一绝缘结构的厚度大于所述栅极氧化层的厚度。
根据本发明实施例，其中所述第一导电性为P型，且所述第二导电性为N型。
根据本发明实施例，其中所述第一轻掺杂漏极区包围所述第一重掺杂区，并且将所述第一重掺杂区与所述半导体基底隔离。
根据本发明实施例，其中所述第一绝缘结构直接接触所述栅极氧化层。
根据本发明实施例，其中所述第一绝缘结构包含一低于所述半导体基底的所述主表面的下部。
根据本发明实施例，其中所述下部向下陷入所述半导体基底的所述主表面，而在所述主表面下方构成所述下部的一曲形底面，又其中所述下部的所述曲形底面位于所述通道区和所述第一重掺杂区之间。
根据本发明实施例，其中所述第一绝缘结构包含一高于所述半导体基底的所述主表面的上部。
根据本发明实施例，其中所述上部包含一上表面，且所述上表面具有一弓形的剖面轮廓。
根据本发明实施例，其中所述栅极为一金属栅极。
根据本发明实施例，其中另包含一间隙壁，设于所述栅极的一侧壁上。
根据本发明实施例，其中所述间隙壁位于所述上部之上。
根据本发明实施例，其中另包含：一具有第二导电性的第二轻掺杂漏极区，设于所述源极区内的所述半导体基底中；一具有第二导电性的第二重掺杂区，位于所述第二轻掺杂漏极区内；以及一第二绝缘结构，设于所述主表面上并且位于所述通道区和所述第二重掺杂区之间的所述第二轻掺杂漏极区内，其中所述栅极和所述第二绝缘结构重叠，且所述第二绝缘结构的厚度大于所述栅极氧化层的厚度。
本发明另一方面提供一种形成半导体晶体管的方法，包含：提供一具有第一导电性的半导体基底，其中在所述半导体基底的主表面上定义有一漏极区、和所述漏极区隔开的一源极区，以及一介于所述漏极区和所述漏极区之间的通道区；在所述主表面上的所述通道区和所述第一重掺杂区之间的所述第一轻掺杂漏极区内形成一第一绝缘结构；在所述漏极区内的所述半导体基底中形成具有第二导电性的一第一轻掺杂漏极区；在所述第一轻掺杂漏极区内形成具有第二导电性的一第一重掺杂区；在所述通道区上形成一栅极氧化层；以及于所述栅极氧化层上形成一栅极，其中所述栅极和所述第一绝缘结构重叠，且所述第一绝缘结构的厚度大于所述栅极氧化层的厚度。
根据本发明实施例，其中所述第一导电性为P型，且所述第二导电性为N型。
根据本发明实施例，其中所述第一轻掺杂漏极区包围所述第一重掺杂区，并且将所述第一重掺杂区与所述半导体基底隔离。
根据本发明实施例，其中所述第一绝缘结构包含一低于所述半导体基底的所述主表面的下部，其中所述下部向下陷入所述半导体基底的所述主表面，而在所述主表面下方构成所述下部的一曲形底面，又其中所述下部的所述曲形底面位于所述通道区和所述第一重掺杂区之间。
根据本发明实施例，其中所述第一绝缘结构包含一高于所述半导体基底的所述主表面的上部，其中所述上部包含一上表面，且所述上表面具有一弓形的剖面轮廓。
根据本发明实施例，其中所述栅极为一金属栅极。
根据本发明实施例，其中另包含：在所述栅极的一侧壁上形成一间隙壁，其中所述间隙壁位于所述上部之上。
根据本发明实施例，其中另包含：在所述源极区内的所述半导体基底中形成具有第二导电性的一第二轻掺杂漏极区；在所述第二轻掺杂漏极区内形成具有第二导电性的一第二重掺杂区；以及于所述主表面上并且位于所述通道区和所述第二重掺杂区之间的所述第二轻掺杂漏极区内形成一第二绝缘结构，其中所述栅极和所述第二绝缘结构重叠，且所述第二绝缘结构的厚度大于所述栅极氧化层的厚度。
附图说明
图1为本发明一实施例所绘示的一种半导体晶体管的剖面示意图；
图2为本发明另一实施例所绘示的一种半导体晶体管的局部剖面示意图，其中例示出第一绝缘结构的上部表面是弧形的；
图3至图10为本发明另一实施例所绘示的制作图1中半导体晶体管的方法的剖面示意图。
主要元件符号说明
1 半导体晶体管
100 半导体基底
100a 主表面
101 深N型阱
102 P型阱
110 第一轻掺杂漏极区
112 第一重掺杂区
120 第二轻掺杂漏极区
122 第二重掺杂区
132 硅氧层
134 氮化硅垫层
140 凹陷区域
210 栅极
211 高介电常数材料层
212 工作函数金属层
220 栅极氧化层
310 介电层
400 牺牲栅极结构
410 多晶硅层
420 硬掩模层
D 漏极区
S 源极区
CH 通道区
L 距离
P1 第一绝缘结构
PL1 下部
PLS 曲形底面
PU1 上部
PUS 上表面
P2 第二绝缘结构
PL2 下部
PU2 上部
SP 间隙壁
CG、CD、CS 接触插塞
w 宽度
t1、t2 厚度
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参阅图1，其为依据本发明一实施例所绘示的一种半导体晶体管的剖面示意图。如图1所示，半导体晶体管1包含一具有第一导电性的半导体基底100，例如硅基底，但不限于此。其中，所述第一导电性可以是P型。根据本发明一实施例，例如，半导体基底可以是一P型硅基底(P substrate)。根据本发明一实施例，在半导体基底100中可以选择性的设置一深N型阱(deep N well)101。根据本发明一实施例，在深N型阱101的半导体基底100中，可以选择性的设置一P型阱(P well)102。在半导体基底100的主表面上定义有一漏极区D、和漏极区D隔开的一源极区S，以及一介于漏极区D和漏极区S之间的通道区CH。
根据本发明一实施例，在漏极区D内的半导体基底100中，设有第二导电性的第一轻掺杂漏极区110，其中所述第二导电性可以是N型。在第一轻掺杂漏极区110内，设有第二导电性的第一重掺杂区112，其中所述第二导电性可以是N型，例如，第一重掺杂区112可以是N+掺杂区，其掺杂浓度大于第一轻掺杂漏极区110。根据本发明一实施例，第一轻掺杂漏极区110包围第一重掺杂区112，并且将第一重掺杂区112与半导体基底100的P型阱102电性隔离。
根据本发明一实施例，半导体晶体管1于源极区S内的半导体基底100中，设有第二导电性的第二轻掺杂漏极区120，其中所述第二导电性可以是N型。在第二轻掺杂漏极区120内，设有第二导电性的第二重掺杂区122，其中所述第二导电性可以是N型，例如，第二重掺杂区122可以是N+掺杂区，其掺杂浓度大于第二轻掺杂漏极区120。根据本发明一实施例，第二轻掺杂漏极区120同样包围第二重掺杂区122，并且将第二重掺杂区122与半导体基底100的P型阱102电性隔离。根据本发明一实施例，通道区CH是介于第一轻掺杂漏极区110和第二轻掺杂漏极区120之间靠近半导体基底100的主表面100a的区域。
根据本发明一实施例，在通道区CH上设有一栅极210，例如，栅极210可以是一金属栅极。金属栅极的结构和制作方法是周知技术，因此其细部结构不另赘述。通常，金属栅极可以利用置换金属栅极(replacement metal gate，RMG)制作工艺来形成。于栅极210和通道区CH之间，设置有一栅极氧化层220。例如，栅极氧化层220可以是二氧化硅层。根据本发明一实施例，例如，半导体晶体管1可以是一中压MOS晶体管，而栅极氧化层220的厚度约为200埃左右。如图1所示，栅极氧化层220在通道区CH上方的厚度大约维持一致，在通道区CH上方是均厚的。
根据本发明一实施例，在通道区CH和第一重掺杂区112之间的第一轻掺杂漏极区110内的主表面100a上，设置有一第一绝缘结构P1，其中，栅极210和第一绝缘结构P1重叠。根据本发明一实施例，通道区CH和第一重掺杂区112之间的距离L例如约为0.2微米左右。根据本发明一实施例，第一绝缘结构P1介于栅极210的边缘和第一重掺杂区112之间。根据本发明一实施例，第一绝缘结构P1的厚度大于栅极氧化层220的厚度。例如，第一绝缘结构P1的厚度约介于400埃至600埃之间。根据本发明一实施例，第一绝缘结构P1不延伸进入到通道区CH，以避免影响到半导体晶体管的操作效能，例如，驱动电流(drive current)。
根据本发明实施例，第一绝缘结构P1直接接触栅极氧化层220。根据本发明实施例，第一绝缘结构P1包含一低于半导体基底100的主表面100a的下部PL1。根据本发明实施例，下部PL1向下陷入半导体基底100的主表面100a，而在主表面100a之下构成下部PL1的一曲形底面PLS，又其中下部PL1的曲形底面PLS位于通道区CH和第一重掺杂区112之间，如此，在中压或高压操作时，可以使热载流子产生中心稍远离栅极210的下表面或通道区CH的表面，因而能够降低基底电流(Isub)并且改善热载流子注入(hot carrier injection，HCI)引起的可靠性问题。
根据本发明实施例，第一绝缘结构P1包含一高于半导体基底100的主表面100a的上部PU1。根据本发明实施例，所述上部PU1包含一上表面PUS，且所述上表面PUS具有一弓形的剖面轮廓。根据本发明实施例，所述上表面PUS可以具有波浪状的剖面轮廓。根据本发明实施例，所述上表面PUS可以具有弧形的剖面轮廓，如图2所示。
根据本发明实施例，其中可以另包含一间隙壁SP，设于栅极210的一侧壁上。根据本发明实施例，其中间隙壁SP可以位于第一绝缘结构P1的上部PU1上，而且间隙壁SP可以直接接触第一绝缘结构P1的上部PU1。
根据本发明实施例，在主表面100a上并且位于通道区CH和第二重掺杂区122之间的第二轻掺杂漏极区120内可以选择性的设置一第二绝缘结构P2，其结构与第一绝缘结构P1约略相同，故不再赘述。根据本发明实施例，栅极210和第二绝缘结构P2重叠，且第二绝缘结构P2的厚度同样大于栅极氧化层220的厚度。同样的，第二绝缘结构P2包含一高于半导体基底100的主表面100a的上部PU2和低于半导体基底100的主表面100a的下部PL2。
根据本发明一实施例，在半导体基底100上可以形成一介电层310，例如，硅氧层，使介电层310覆盖半导体晶体管1，包括栅极210、间隙壁SP、第一绝缘结构P1、第二绝缘结构P2、漏极区D和源极区S。根据本发明一实施例，在介电层310中可以设置接触插塞CG、CD、CS分别电连接至栅极210、第一重掺杂区112和第二重掺杂区122。
本发明的半导体晶体管的结构特征主要在于漏极区D内设置的第一绝缘结构P1，介于栅极210的边缘和第一重掺杂区112之间。此处在高压(例如，Vd>8V)操作时容易产生较高的电场，因此这里也是热载流子产生中心，最容易发生热载流子注入(hot carrierinjection，HCI)。本发明的第一绝缘结构P1下部PL1向下陷入半导体基底100的主表面100a，而在主表面100a之下构成下部PL1的一曲形底面PLS，又其中下部PL1的曲形底面PLS位于通道区CH和第一重掺杂区112之间，如此，在中压或高压操作时，可以使热载流子产生中心稍远离栅极210的下表面或通道区CH的表面，因而能够降低基底电流(Isub)并且改善热载流子注入(hot carrier injection，HCI)引起的可靠性问题。此外，第一绝缘结构P1的厚度大于栅极氧化层220的厚度，可以同时改善栅极引发漏极漏电(gate induced drainleakage，GIDL)问题。
本发明另一方面提供一种形成半导体晶体管的方法。请参阅图3至图10，其为依据本发明另一实施例所绘示的制作图1中半导体晶体管1的方法的剖面示意图，其中相同的元件、材料、层或区域仍沿用相同的符号来表示。从图1可看出半导体晶体管1是左、右互相对称的结构，因此，为简化说明，图3至图10仅绘示半导体晶体管右半部靠近漏极区的部分结构。当然，熟悉该项技术者应理解也可以仅在半导体晶体管1的漏极区内制作第一绝缘结构P1，而构成左、右不对称的结构。
如图3所示，首先提供具有第一导电性(例如P型)的半导体基底100，其中在半导体基底100的主表面100a上定义有漏极区D、源极区S(显示于图1)，以及介于漏极区D和漏极区S之间的通道区CH。在半导体基底100的主表面100a上形成有硅氧层132和氮化硅垫层134。
如图4所示，接着进行光刻制作工艺和蚀刻制作工艺，在半导体基底100的主表面100a中形成一凹陷区域140。凹陷区域140位于漏极区D内，且靠近通道区CH。根据本发明一实施例，例如，凹陷区域140的宽度w可以是临界尺寸(critical dimension，CD)。例如，凹陷区域140的宽度w可以小于或等于0.144微米，但不限于此。例如，凹陷区域140的深度约为低于主表面100a以下约300埃。
如图5所示，进行一氧化制作工艺，在主表面100a上的凹陷区域140内形成第一绝缘结构P1，其厚度t1约为700至800埃左右，例如，760埃。根据本发明一实施例，图4和图5的步骤可以与高压元件区域的高压栅极氧化层一起制作。换言之，此时的第一绝缘结构P1的厚度约略与高压元件区域的高压栅极氧化层(图未示)的厚度相同。虽然图中未显示，熟悉该项技术者应理解此时于源极区S内的半导体基底100中可以同时形成第二绝缘结构P2(如图1所示)。
如图6所示，接着以蚀刻(例如，湿蚀刻)方式去除氮化硅垫层134，而留下硅氧层132和第一绝缘结构P1，此时，第一绝缘结构P1会有部分的厚度损耗，例如，厚度约60至80埃的第一绝缘结构P1会在此步骤中被去除。
如图7所示，接着进行光刻制作工艺和离子注入制作工艺，在漏极区D内的半导体基底100中形成具有第二导电性(例如，N型)的第一轻掺杂漏极区110。虽然图中未显示，熟悉该项技术者应理解此时于源极区S内的半导体基底100中可以同时形成具有第二导电性的第二轻掺杂漏极区120(如图1所示)。
如图8所示，接着可以进行一清洗制作工艺，将半导体基底100的主表面100a上形成有硅氧层132去除，显露出主表面100a。此清洗步骤也会再次造成第一绝缘结构P1的厚度损耗，例如，约110埃的第一绝缘结构P1会在此步骤中被去除，故剩下的第一绝缘结构P1的厚度t2约为500埃至600埃左右。
如图9所示，接着进行氧化制作工艺，在通道区CH上形成栅极氧化层220，在栅极氧化层220上形成牺牲栅极结构400，在牺牲栅极结构400侧壁上形成间隙壁SP。其中，牺牲栅极结构400可以包含一多晶硅层410和一硬掩模层420。间隙壁SP可以是氮化硅间隙壁，但不限于此。间隙壁SP位于第一绝缘结构P1上，而且间隙壁SP直接接触第一绝缘结构P1。
然后，进行离子注入制作工艺，在第一轻掺杂漏极区110内形成具有第二导电性(例如，N型)的第一重掺杂区112。第一轻掺杂漏极区110包围第一重掺杂区112，并且将第一重掺杂区112与半导体基底100电性隔离。虽然图中未显示，熟悉该项技术者应理解此时于源极区S内的半导体基底100中第二轻掺杂漏极区120内可以同时形成具有第二导电性的第二重掺杂区122(如图1所示)。
如图10所示，接着进行置换金属栅极(replacement metal gate，RMG)制作工艺，将牺牲栅极结构400置换成金属栅极210，例如，金属栅极210至少可以包含一高介电常数材料层211和工作函数金属层212，但不限于此。其中金属栅极210和第一绝缘结构P1重叠，且第一绝缘结构P1的厚度大于栅极氧化层220的厚度，位于通道区CH和第一重掺杂区112之间的第一轻掺杂漏极区110内。随后，可以形成介电层310，覆盖，例如，硅氧层，使介电层310覆盖半导体晶体管1，再于介电层310中设置接触插塞CG、CD等。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体晶体管，其特征在于，包含：
具有第一导电性的半导体基底，其中在所述半导体基底的主表面上定义有漏极区、和所述漏极区隔开的源极区，以及介于所述漏极区和所述漏极区之间的通道区；
具有第二导电性的第一轻掺杂漏极区，设于所述漏极区内的所述半导体基底中；
具有第二导电性的第一重掺杂区，位于所述第一轻掺杂漏极区内；
栅极，位于所述通道区上；
栅极氧化层，位于所述栅极和所述通道区之间；以及
第一绝缘结构，设于所述主表面上并且位于所述通道区和所述第一重掺杂区之间的所述第一轻掺杂漏极区内，其中所述栅极和所述第一绝缘结构重叠，且所述第一绝缘结构的厚度大于所述栅极氧化层的厚度。
2.如权利要求1所述的半导体晶体管，其中所述第一导电性为P型，且所述第二导电性为N型。
3.如权利要求1所述的半导体晶体管，其中所述第一轻掺杂漏极区包围所述第一重掺杂区，并且将所述第一重掺杂区与所述半导体基底隔离。
4.如权利要求1所述的半导体晶体管，其中所述第一绝缘结构直接接触所述栅极氧化层。
5.如权利要求1所述的半导体晶体管，其中所述第一绝缘结构包含低于所述半导体基底的所述主表面的下部。
6.如权利要求5所述的半导体晶体管，其中所述下部向下陷入所述半导体基底的所述主表面，而在所述主表面下方构成所述下部的曲形底面，又其中所述下部的所述曲形底面位于所述通道区和所述第一重掺杂区之间。
7.如权利要求1所述的半导体晶体管，其中所述第一绝缘结构包含高于所述半导体基底的所述主表面的上部。
8.如权利要求7所述的半导体晶体管，其中所述上部包含上表面，且所述上表面具有弓形的剖面轮廓。
9.如权利要求1所述的半导体晶体管，其中所述栅极为金属栅极。
10.如权利要求7所述的半导体晶体管，其中另包含间隙壁，设于所述栅极的侧壁上。
11.如权利要求10所述的半导体晶体管，其中所述间隙壁位于所述上部之上。
12.如权利要求1所述的半导体晶体管，其中另包含：
具有第二导电性的第二轻掺杂漏极区，设于所述源极区内的所述半导体基底中；
具有第二导电性的第二重掺杂区，位于所述第二轻掺杂漏极区内；以及
第二绝缘结构，设于所述主表面上并且位于所述通道区和所述第二重掺杂区之间的所述第二轻掺杂漏极区内，其中所述栅极和所述第二绝缘结构重叠，且所述第二绝缘结构的厚度大于所述栅极氧化层的厚度。
13.一种形成半导体晶体管的方法，包含：
提供具有第一导电性的半导体基底，其中在所述半导体基底的主表面上定义有漏极区、和所述漏极区隔开的源极区，以及介于所述漏极区和所述漏极区之间的通道区；
在所述主表面上的所述通道区和所述第一重掺杂区之间的所述第一轻掺杂漏极区内形成第一绝缘结构；
在所述漏极区内的所述半导体基底中形成具有第二导电性的第一轻掺杂漏极区；
在所述第一轻掺杂漏极区内形成具有第二导电性的第一重掺杂区；
在所述通道区上形成栅极氧化层；以及
在所述栅极氧化层上形成栅极，其中所述栅极和所述第一绝缘结构重叠，且所述第一绝缘结构的厚度大于所述栅极氧化层的厚度。
14.如权利要求13所述的方法，其中所述第一导电性为P型，且所述第二导电性为N型。
15.如权利要求13所述的方法，其中所述第一轻掺杂漏极区包围所述第一重掺杂区，并且将所述第一重掺杂区与所述半导体基底隔离。
16.如权利要求13所述的方法，其中所述第一绝缘结构包含低于所述半导体基底的所述主表面的下部，其中所述下部向下陷入所述半导体基底的所述主表面，而在所述主表面下方构成所述下部的曲形底面，又其中所述下部的所述曲形底面位于所述通道区和所述第一重掺杂区之间。
17.如权利要求13所述的方法，其中所述第一绝缘结构包含高于所述半导体基底的所述主表面的上部，其中所述上部包含上表面，且所述上表面具有弓形的剖面轮廓。
18.如权利要求13所述的方法，其中所述栅极为金属栅极。
19.如权利要求17所述的方法，其中另包含：
在所述栅极的一侧壁上形成间隙壁，其中所述间隙壁位于所述上部之上。
20.如权利要求13所述的方法，其中另包含：
在所述源极区内的所述半导体基底中形成具有第二导电性的第二轻掺杂漏极区；
在所述第二轻掺杂漏极区内形成具有第二导电性的第二重掺杂区；以及
在所述主表面上并且位于所述通道区和所述第二重掺杂区之间的所述第二轻掺杂漏极区内形成第二绝缘结构，其中所述栅极和所述第二绝缘结构重叠，且所述第二绝缘结构的厚度大于所述栅极氧化层的厚度。
CN201911188611.2A 2019-11-28 2019-11-28 半导体晶体管及其制作方法 Pending CN112864223A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201911188611.2A CN112864223A (zh) 2019-11-28 2019-11-28 半导体晶体管及其制作方法
US16/711,442 US11217693B2 (en) 2019-11-28 2019-12-12 Semiconductor transistor and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911188611.2A CN112864223A (zh) 2019-11-28 2019-11-28 半导体晶体管及其制作方法

Publications (1)

Publication Number Publication Date
CN112864223A true CN112864223A (zh) 2021-05-28

Family

ID=75985265

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911188611.2A Pending CN112864223A (zh) 2019-11-28 2019-11-28 半导体晶体管及其制作方法

Country Status (2)

Country Link
US (1) US11217693B2 (zh)
CN (1) CN112864223A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116153972A (zh) * 2023-04-18 2023-05-23 合肥晶合集成电路股份有限公司 一种半导体装置及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1334606A (zh) * 1994-06-03 2002-02-06 精工电子工业株式会社 半导体器件及其制造方法
US20020072179A1 (en) * 2000-09-14 2002-06-13 Peter Thwaite Field effect transistor and method of fabrication
US20030042544A1 (en) * 2001-08-30 2003-03-06 Samsung Electronics Co., Ltd. Semiconductor device having a shallow trench isolation and method of fabricating the same
US20040097041A1 (en) * 2001-07-20 2004-05-20 International Business Machines Corporation Inverse-T gate structure using damascene processing
US20060278920A1 (en) * 2005-06-08 2006-12-14 Samsung Electronics Co., Ltd. Metal oxide semiconductor field-effect transistor (MOSFET) and method of fabricating the same
US20100052091A1 (en) * 2008-08-20 2010-03-04 Oki Semiconductor Co., Ltd. Semiconductor device and fabrication method of the same
US20150287797A1 (en) * 2014-04-04 2015-10-08 United Microelectronics Corp. High-voltage metal-oxide semiconductor transistor and method of fabricating the same
CN106910737A (zh) * 2015-12-23 2017-06-30 联华电子股份有限公司 半导体元件及其形成方法
US20170309744A1 (en) * 2016-04-21 2017-10-26 Texas Instruments Incorporated P-channel demos device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0136932B1 (ko) 1994-07-30 1998-04-24 문정환 반도체 소자 및 그의 제조방법
JP3528420B2 (ja) * 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
US7247919B1 (en) 2000-08-25 2007-07-24 Micron Technology, Inc. Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs
US7759233B2 (en) * 2007-03-23 2010-07-20 Micron Technology, Inc. Methods for stressing semiconductor material structures to improve electron and/or hole mobility of transistor channels fabricated therefrom, and semiconductor devices including such structures
US9490316B2 (en) * 2014-11-17 2016-11-08 United Microelectronics Corp. Semiconductor structure with silicon oxide layer having a top surface in the shape of plural hills and method of fabricating the same
CN116759455A (zh) * 2018-05-25 2023-09-15 矽力杰半导体技术(杭州)有限公司 横向扩散金属氧化物半导体器件和其制造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1334606A (zh) * 1994-06-03 2002-02-06 精工电子工业株式会社 半导体器件及其制造方法
US20020072179A1 (en) * 2000-09-14 2002-06-13 Peter Thwaite Field effect transistor and method of fabrication
US20040097041A1 (en) * 2001-07-20 2004-05-20 International Business Machines Corporation Inverse-T gate structure using damascene processing
US20030042544A1 (en) * 2001-08-30 2003-03-06 Samsung Electronics Co., Ltd. Semiconductor device having a shallow trench isolation and method of fabricating the same
US20060278920A1 (en) * 2005-06-08 2006-12-14 Samsung Electronics Co., Ltd. Metal oxide semiconductor field-effect transistor (MOSFET) and method of fabricating the same
CN1897306A (zh) * 2005-06-08 2007-01-17 三星电子株式会社 金属氧化物半导体场效应晶体管及其制造方法
US20100052091A1 (en) * 2008-08-20 2010-03-04 Oki Semiconductor Co., Ltd. Semiconductor device and fabrication method of the same
US20150287797A1 (en) * 2014-04-04 2015-10-08 United Microelectronics Corp. High-voltage metal-oxide semiconductor transistor and method of fabricating the same
CN106910737A (zh) * 2015-12-23 2017-06-30 联华电子股份有限公司 半导体元件及其形成方法
US20170309744A1 (en) * 2016-04-21 2017-10-26 Texas Instruments Incorporated P-channel demos device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116153972A (zh) * 2023-04-18 2023-05-23 合肥晶合集成电路股份有限公司 一种半导体装置及其制造方法

Also Published As

Publication number Publication date
US11217693B2 (en) 2022-01-04
US20210167208A1 (en) 2021-06-03

Similar Documents

Publication Publication Date Title
TWI438898B (zh) 自我對準之互補雙擴散金氧半導體
US8916929B2 (en) MOSFET having a JFET embedded as a body diode
US7981783B2 (en) Semiconductor device and method for fabricating the same
KR101057651B1 (ko) 반도체 소자의 제조방법
US9698248B2 (en) Power MOS transistor and manufacturing method therefor
JP2012069991A (ja) 超接合デバイスの製造方法
US20130134504A1 (en) Semiconductor device and method of manufacturing the same
JPH11238877A (ja) 縦型ｍｉｓｆｅｔ及びその製造方法
US6930357B2 (en) Active SOI structure with a body contact through an insulator
US6693018B2 (en) Method for fabricating DRAM cell transistor having trench isolation structure
US11217693B2 (en) Semiconductor transistor and fabrication method thereof
KR20110078621A (ko) 반도체 소자 및 그 제조 방법
KR100886708B1 (ko) Ｓｏｉ 소자 및 그의 제조방법
KR100947941B1 (ko) 반도체 소자 및 그 제조방법
KR100871976B1 (ko) 반도체 소자 및 그 제조 방법
US10756209B2 (en) Semiconductor device
TWM620290U (zh) 整合型溝道分離式功率元件
KR20060098191A (ko) 고전압 트랜지스터 제조 방법.
CN114068701A (zh) 半导体结构及其形成方法
JP2008205031A (ja) 半導体装置の製造方法
KR100848242B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR100790742B1 (ko) 트랜지스터 및 그 제조방법
US11735657B2 (en) Method for fabricating transistor structure
US20230411495A1 (en) Semiconductor device and fabrication method thereof
CN113632228B (zh) 整合型沟道分离式功率组件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination