KR20060098191A - 고전압 트랜지스터 제조 방법. - Google Patents

Abstract

고전압 트랜지스터 제조를 위하여, 우선 기판 표면에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분한다. 상기 소자 분리 영역과 인접하는 액티브 영역인 제1 부위에서 문턱 전압의 절대값이 상기 액티브 영역의 중심인 제2 부위에서의 문턱 전압의 절대값보다 높게 되도록 상기 액티브 영역 내에 문턱 전압 조절용 불순물을 도핑시킨다. 상기 액티브 영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 도전막 패턴을 형성한다. 다음에, 상기 게이트 도전막 패턴 양측의 액티브 영역 아래로 소오스 및 드레인을 형성한다. 상기 공정에 의해 형성된 고전압 트랜지스터는 험프 불량이 감소되어 동작 특서이 양호해진다.

Description

고전압 트랜지스터 제조 방법.{Method for forming a high voltage transistor}

도 1a 내지 도 4a는 본 발명의 일실시예에 따라 고전압 트랜지스터 제조 방법을 설명하기 위한 단면도들이다.

도 1b 내지 도 4b 및 도 5는 고전압 트랜지스터 제조 방법을 설명하기 위한 평면도들이다.

본 발명은 고전압 트랜지스터 제조 방법에 관한 것이다. 보다 상세하게는, 누설 전류가 감소되는 고전압 트랜지스터 제조 방법에 관한 것이다.

근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.

이에 따라, 대표적인 반도체 장치인 메모리 장치뿐만 아니라, LCD 구동 집적 회로(LDI)에 대한 요구가 증가되고 있다. 상기 LCD 구동 집적 회로의 경우, LCD를 구동시키기 위하여 5 내지 100V급의 고전압이 인가되는 고전압 트랜지스터가 채용된다.

상기 고전압 트랜지스터는 통상적으로 로코스 공정에 의해 소자 분리막이 형성되었다. 그러나, 최근에는 상기 고전압 트랜지스터의 사이즈가 계속적으로 축소됨에 따라, 소자 분리 영역의 사이즈를 감소시키기 위해 셸로우 트렌치 소자 분리(STI)공정에 의해 소자 분리막이 형성되고 있다.

또한, 상기 고전압 트랜지스터는 고전압 특성을 확보하기 위하여 FLDD(Field drift Lightly Doped Drain)구조 또는 MLDD(Modified Lightly Doped Drain)구조로 형성되고 있다.

예를 들어, 상기 STI 공정에 의해 소자 분리막이 형성되고 FLDD 구조가 채용한 고전압 트랜지스터의 경우에는 종래의 DDD(Double Diffused Drain)구조를 채용한 고전압 트랜지스터에서 보다 항복 전압(BV), 동작 전압(VOP) 및 온 저항(Ron)이 개선된다. 한편, 상기 STI 공정에 의해 소자 분리막이 형성되고 MLDD 구조를 채용한 고전압 트랜지스터의 경우에는 종래의 DDD(Double Diffused Drain)구조에 비해 항복 전압은 낮아지지만 소자의 축소(shrink)가 용이하여 칩 면적을 감소시킬 수 있다.

그런데, 상기 STI 공정에 의해 소자 분리막을 형성하는 경우에는 종래의 로코스 공정에서 소자 분리막을 형성할 시에는 발생하지 않았던 문제들이 다소 발생하게 된다.

예를 들어, 상기 STI 공정에 의해 정의된 액티브 영역에 열산화 공정을 수행하여 게이트 절연막을 형성하면, 소자 분리 영역 및 액티브 영역의 경계면에서의 게이트 절연막이 다른 부위에 비해 얇게 성장되는 현상이 발생된다. 상기 게이트 절연막이 국부적으로 얇게 성장되는 현상은 상기 게이트 절연막의 두께가 증가될수록 더욱 뚜렷하게 발생하게 된다. 이는, 상기 열산화 공정 시에 소자 분리막의 가장자리 부위에서 압축 스트레스(compressive stress)가 집중되기 때문에 야기되는 현상이다. 상기와 같은 에지 씨닝(edge thinning) 현상이 발생될 경우, 게이트 절연막이 얇아진 부위에 전계가 집중되어 게이트 절연막의 열화될 뿐 아니라 트랜지스터 구동시 액티브 영역과 필드 영역의 경계면에서 채널(Corner TR의 채널)이 먼저 형성되어 턴-온(turn-on)된 후에야 액티브 영역의 중심부에 채널(Flat TR의 채널)이 형성되어 턴-온되는 즉, 트랜지스터가 마치 두 개의 문턱 전압을 갖는 것처럼 보이는 험프(hump) 현상이 유발된다.

또한, 상기 소자 분리막은 CVD 공정에 의해 형성된 산화막으로 구성되는 반면 게이트 절연막은 통상적으로 열산화막(thermal oxide) 재질로 구성되므로, 후속 식각 공정시에 상기 열산화막과 CVD 산화막 간의 습식 식각률(wet etch rate) 차이에 의해 액티브 영역과 필드 영역의 경계면에서 심하게 덴트(dent)가 발생된다. 상기와 같이 덴트가 발생할 경우, 후속 공정에서 게이트 전극을 형성할 시에 상기 덴트 부위에 게이트 전극으로 제공되는 도전막의 레지듀(residue)가 남거나 혹은 필드 영역과 액티브 영역의 경계면이 상기 도전막으로 감싸는 현상이 나타나게 된다. 따라서, 이 부분에서는 수직 방향과 사이드 방향으로 모두 전계를 받게되므로, 전 계 집중에 기인한 게이트 절연막의 열화가 초래될 뿐 아니라 소자 구동시 트랜지스터의 문턱 전압 저하, 누설 전류 증가 및 펀칭 마진(punching margin) 감소 등과 같은 형태의 불량이 발생하게 된다.

따라서, 본 발명의 목적은 동작 특성이 향상되면서 고집적화된 고전압 트랜지스터의 제조 방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 고전압 트랜지스터의 제조에서, 우선 기판에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분한다. 상기 소자 분리 영역과 인접하는 액티브 영역인 제1 부위에서 문턱 전압의 절대값이 상기 액티브 영역의 중심인 제2 부위에서의 문턱 전압의 절대값보다 높게 되는 조건으로 상기 액티브 영역 내에 문턱 전압 조절용 불순물을 도핑시킨다. 상기 액티브 영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 도전막 패턴을 형성한다. 다음에, 상기 게이트 도전막 패턴 양측의 액티브 영역 아래로 소오스 및 드레인을 형성한다.

상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 고전압 트랜지스터의 제조에서, N형 불순물이 도핑된 기판에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분한다. 상기 소자 분리 영역과 인접하는 상기 액티브 영역의 중심 부위인 제2 부위에 선택적으로 문턱 전압을 낮추기 위한 P형 불순물을 도핑시킨다. 상기 액티브 영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 게이트 도전막 패턴을 형성한다. 다음에, 상기 게이트 도전막 패턴 양측의 액티브 영역 아래로 소오스 및 드레인을 형성한다.

이하, 본 발명에 대해 좀 더 상세하게 설명하고자 한다.

우선, 기판에 셸로우 트렌치 소자 분리 공정을 수행하여 상기 기판 표면 아래로 소자 분리막 패턴을 형성한다. 상기 소자 분리막 패턴이 형성된 부위는 소자 분리 영역으로 구분되고, 상기 기판 표면이 노출되어 있는 부위는 액티브 영역으로 구분된다.

상기 셸로우 트렌치 소자 분리 공정을 수행하면, 상기 소자 분리막 패턴의 상부면은 상기 기판 표면에 비해 높게 위치하게 된다. 상기 소자 분리막 패턴의 가장자리 부위는 라운드된 형상을 갖게 된다. 또한, 상기 소자 분리막 패턴의 가정자리 부위에 덴트가 형성될 수 있다.

상기 소자 분리 영역과 인접하는 액티브 영역의 제1 부위에서 문턱 전압의 절대값이 상기 액티브 영역의 중심인 제2 부위에서의 문턱 전압의 절대값보다 높게 되는 조건으로 상기 액티브 영역 내에 문턱 전압 조절용 불순물을 도핑시킨다. 즉, 상기 제1 부위와 제2 부위에서 채널 도핑 농도가 다르게 되도록 한다. 이를 위해, 상기 채널 도핑 공정에서 상기 제1 부위 또는 제2 부위를 선택적으로 노출하기 위한 이온 주입 마스크를 사용한다.

상기 방법에 대해 좀더 구체적으로 설명하면 다음과 같다.

P형 고전압 트랜지스터의 경우를 첫 번째 예로 들면, 상기 P형 고전압 트랜 지스터채널 영역에는 N-웰이 형성되어 있다. 이 때, 상기 P형 고전압 트랜지스터의 문턱 전압 조절을 위하여 상기 채널 영역 내에 3족 불순물을 도핑하면 문턱 전압이 감소하게 된다. 따라서, 상기 제2 부위에만 선택적으로 상기 3족 불순물을 도핑시킴으로서, 상기 제1 부위에서의 문턱 전압의 절대값이 상기 제2 부위에서의 문턱 전압의 절대값에 비해 높게 되도록 한다.

N형 고전압 트랜지스터의 경우를 두 번째 예로 들면, 채널 영역에는 P-웰이 형성되어 있다. 이 때, 상기 N형 고전압 트랜지스터의 문턱 전압 조절을 위하여 상기 채널 영역 내에 3족 불순물을 도핑하면 문턱 전압이 상승하게 된다. 따라서, 상기 제1 부위에 상기 3족 불순물을 상대적으로 고농도로 도핑시킴으로서 상기 제1 부위에 비해 상기 제2 부위에서의 문턱 전압이 낮아지게 되도록 한다.

N형 고전압 트랜지스터의 경우를 두 번째 예로 들면, 채널 영역에는 P-웰이 형성되어 있다. 이 때, 상기 N형 고전압 트랜지스터의 문턱 전압 조절을 위하여 상기 채널 영역 내에 3족 불순물을 도핑하면 문턱 전압이 상승하게 된다. 따라서, 상기 제1 부위에 상기 3족 불순물을 상대적으로 고농도로 도핑시킴으로서 상기 제1 부위에 비해 상기 제2 부위에서의 문턱 전압이 낮아지게 되도록 한다.

상기 액티브 영역 상에 게이트 절연막을 형성한다. 상기 게이트 절연막은 열 산화 공정에 의해 형성될 수 있다. 본 발명의 고전압 트랜지스터는 동작 전압이 5 내지 100V 범위 내에 있다. 때문에, 상기 게이트 절연막은 열산화에 의해 실리콘 산화물을 150 내지 2000Å의 두께로 성장시켜 형성하는 것이 가장 바람직하다. 상기와 같은 두께로 게이트 절연막을 형성하는 경우, 소자 분리 영역와 인접하는 액 티브 영역에서 게이트 절연막이 얇아지는 현상이 발생될 수 있다. 그러나, 상기 소자 분리 영역과 인접하는 액티브 영역에는 문턱 전압의 절대값이 상대적으로 높게 되도록 채널 도핑이 되어 있으므로, 상기 게이트 절연막이 얇아지더라도 소자 분리 영역과 인접하는 액티브 영역에서의 상기 고압 트랜지스터의 문턱 전압이 낮아지지 않게 된다. 따라서, 채널 전 영역에서의 문턱 전압이 동일하게 유지되어 험프 불량 등이 최소화된다.

상기 게이트 절연막 상에 게이트 도전막 패턴을 형성한다.

상기 게이트 도전막 패턴 양측의 액티브 영역 아래에 불순물을 도핑함으로서 소오스 및 드레인을 형성한다.

상기 소오스 및 드레인은 각각 저농도 도핑 영역 및 고농도 도핑 영역으로 이루어진다. 구체적으로, 상기 소오스 영역은 상기 게이트 도전막 패턴과 인접하여 저농도 도핑 영역이 연장되어 있고 상기 게이트 도전막 패턴과 이격되면서 상기 저농도 도핑 영역 내에 포위된 고농도 도핑 영역이 구비된다. 상기 드레인 영역도 동일하게 상기 게이트 도전막 패턴과 인접하여 저농도 도핑 영역이 연장되어 있고 상기 게이트 도전막 패턴과 이격되면서 상기 저농도 도핑 영역 내에 포위된 고농도 도핑 영역이 구비된다. 따라서, 상기 소오스 및 드레인을 형성하기 위하여, 저농도 도핑 영역을 형성하기 위한 제1 이온 주입공정 및 고농도 도핑 영역을 형성하기 위한 제2 이온 주입 공정을 각각 수행하여야 한다.

상기 공정에 의하면, 소자 분리 영역과 인접한 액티브 영역에서 문턱 전압이 상승하도록 인위적으로 채널 도핑 공정을 수행함으로서, 상기 소자 분리 영역과 인 접한 액티브 영역에 게이트 절연막이 국부적으로 얇아지더라도 상기 취약 부위에서 먼저 턴-온 되는 험프 불량을 감소시킬 수 있다. 이로 인해, 트렌치 소자 분리 공정을 채용하여 고전압 트랜지스터를 고집적화하면서도 동작 불량을 최소화할 수 있다.

첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 1a 내지 도 4a는 본 발명의 일실시예에 따라 고전압 트랜지스터 제조 방법을 설명하기 위한 단면도들이다. 도 1b 내지 도 4b 및 도 5는 고전압 트랜지스터 제조 방법을 설명하기 위한 평면도들이다. 도 1a 내지 도 4a는 각 평면도의 I_I'부위를 절단하여 보여지는 단면도들이다.

P형 고전압 트랜지스터는 N형 고전압 트랜지스터보다 험프와 같은 불량이 더 빈번하게 발생하기 때문에, 본 실시예에서는 P형 고전압 트랜지스터 제조 방법에 한정하여 설명한다.

도 1a 및 도 1b를 참조하면, 반도체 기판(100)에 제1 버퍼 산화막(도시안됨)을 형성한다. 상기 제1 버퍼 산화막은 이온 주입 시에 반도체 기판 표면 손상을 방지하기 위한 막이다. 다음에, 고전압 트랜지스터의 채널 영역을 형성시키기 위하여 기판 표면 아래로 N형 불순물을 주입한다.

상기 제1 버퍼 산화막(도시안됨) 상에 질화막 패턴(도시안됨)을 형성하고, 상기 질화막 패턴을 식각 마스크로 사용하여 상기 제1 버퍼 산화막 및 반도체 기판 을 식각함으로서 상기 반도체 기판에 소자 분리용 트렌치(102)를 형성한다.

상기 소자 분리용 트렌치(102) 내벽에 내벽 산화막(104)을 형성하고, 상기 내벽 산화막(104) 상에 실리콘 질화물을 증착하여 실리콘 질화막 라이너(106)를 형성한다.

다음에, 상기 소자 분리용 트렌치(102) 내부를 완전히 채우도록 화학 기상 증착법을 사용하여 실리콘 산화막(도시안됨)을 형성한다. 상기 실리콘 산화막은 USG물질을 사용하여 형성할 수 있다. 또는, 상기 실리콘 산화막은 고밀도 플라즈마 공정을 진행하여 형성할 수 있다.

다음에, 상기 질화막 패턴이 노출되도록 상기 실리콘 산화막을 화학 기계적으로 연마함으로서, 상기 소자 분리용 트렌치 내부에 소자 분리막(108)을 형성한다. 다음에, 상기 질화막 패턴 및 제1 버퍼 산화막을 제거한다.

상기 공정에 의해, 액티브 영역(110) 및 필드 영역이 구분된다. 이하에서는, 상기 액티브 영역(110)에서 필드 영역과 인접한 부위를 제1 부위(110a)라 하고 상기 필드 영역과 인접하지 않는 중심 부위를 제2 부위(110b)라 하면서 설명한다. 구체적으로, 상기 제1 부위는 상기 소자 분리막 패턴의 가장자리로부터 0.01 내지 0.5㎛ 이내에 위치한 액티브 영역이고 상기 제2 부위는 상기 소자 분리막 패턴의 가장자리로부터 0.01 내지 0.5㎛ 이상 이격된 부위의 액티브 영역이다.

도 2a 및 도 2b를 참조하면, 상기 제1 및 제2 부위의 액티브 영역(110)을 열산화시켜 제2 버퍼 산화막(도시안됨)을 형성한다. 상기 제2 버퍼 산화막은 이 후의 채널 도핑 공정 수행 시에 발생할 수 있는 기판 표면 손상을 최소화하기 위하여 형 성한다. 그러나, 상기 제2 버퍼 산화막은 공정을 단순화시키기 위해 형성하지 않을 수도 있다.

상기 제2 버퍼 산화막 상에 제1 포토레지스트막을 코팅하고, 노광 및 현상 공정에 의해 상기 제2 부위(110b)의 액티브 영역을 선택적으로 노출하는 제1 포토레지스트 패턴(112)을 형성한다. 즉, 상기 제1 포토레지스트 패턴(112)에 의해 상기 제1 부위(110a)의 액티브 영역 및 소자 분리 영역은 마스킹되어 있다.

다음에, 상기 제2 부위(110b)에서 트랜지스터의 문턱 전압의 절대값이 상대적으로 낮아지게 되도록 상기 제1 포토레지스트 패턴(112)을 이온 주입 마스크로 사용하여 3족 불순물을 상기 노출된 제2 부위(110b)의 액티브 영역에 선택적으로 주입한다. 상기와 같이 채널 도핑에 의해 문턱 전압이 조절되도록 하기 위하여 사용할 수 있는 3족 불순물은 붕소 이온 및 BF₂ 이온을 들 수 있다.

통상적으로, 가장 자리 부위의 게이트 전극의 두께 차이로 인해 험프 불량이 발생되는 경우 두 개의 문턱 전압 간의 차이가 0.05 내지 5V정도이다. 그러므로, 채널 영역 전체에서의 문턱 전압 차이가 없도록 하기 위해서는, 상기 제2 부위(10b)의 액티브 영역에서의 문턱 전압이 0.05 내지 5V정도 낮아질 수 있도록 상기 3족 불순물의 도핑 농도 및 도핑 에너지를 조절하는 것이 바람직하다.

도 3a 및 도 3b를 참조하면, 상기 제1 포토레지스트 패턴(112)을 에싱 및 스트립 공정을 수행함으로서 제거한다. 또한, 상기 제2 버퍼 산화막을 제거함으로서 상기 제1 및 제2 부위(110a, 110b)의 액티브 영역의 표면을 노출한다. 상기 제2 버 퍼 산화막의 제거는 습식 식각 공정에 의해 수행될 수 있다.

다음에, 상기 제1 및 제2 부위(110a, 110b)의 액티브 영역 상에 열산화 공정을 수행하여 80 내지 1000Å의 두께의 게이트 절연막(116)을 형성한다. 그런데, 상기와 같이 게이트 절연막(116)을 두껍게 성장시키는 경우에, 압축 스트레스를 강하게 받고 있는 제1 부위(110a)의 액티브 영역에서의 게이트 절연막 성장 속도와 상기 제2 부위(110b)의 액티브 영역에서의 게이트 절연막 성장 속도가 동일하지 않다. 구체적으로, 상기 제1 부위(110a)의 액티브 영역에서는 상기 제2 부위(110b)의 액티브 영역에서 보다 게이트 절연막(116)이 더 얇게 형성된다.

도 4a 및 도 4b를 참조하면, 상기 게이트 절연막(116) 상에 도전막(도시안됨)을 형성한다. 상기 도전막은 도핑된 폴리실리콘을 증착시켜 형성할 수 있다. 다음에, 상기 도전막을 패터닝함으로서 게이트 전극으로 제공되는 도전막 패턴(118)을 형성한다.

도 5를 참조하면, 상기 도전막 패턴(118)을 형성한 이 후에 이온 주입 공정을 수행하여 소오스 및 드레인(120)을 형성한다. 상기 소오스 및 드레인은 각각 저농도 도핑 영역(120a) 및 고농도 도핑 영역(120b)으로 이루어진다.

구체적으로, 상기 게이트 전극이 형성되어 있는 기판 상에 저농도의 P형 불순물을 도핑한다. 상기 P형 불순물은 붕소이온 또는 BF₂+를 포함한다. 상기 도핑 공정을 수행하면, 상기 게이트 전극 하부에 상기 P형 불순물이 일부 확산되어 상기 게이트 전극 하부 가장자리 부위와 오버랩되는 저농도 도핑 영역(120a)이 형성된 다.

상기 도전막 패턴(118) 및 기판 상에 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 이방성으로 식각함으로서 상기 게이트 전극의 측벽에 스페이서(도시안됨)를 형성한다.

상기 반도체 기판(100) 상에 제2 포토레지스트막(도시안됨)을 코팅한다. 다음에, 상기 제2 포토레지스트막에 노광 및 현상 공정을 수행하여 상기 저농도 도핑 영역 내에서 상기 도전막 패턴과 이격된 부위를 선택적으로 노출하는 제2 포토레지스트 패턴(도시안됨)을 형성한다.

상기 제2 포토레지스트 패턴을 이온 주입 마스크로 이용하여 반도체 기판(100)의 노출 부위에 P형 불순물을 주입함으로서 고농도 도핑 영역을 형성한다.

다음에, 상기 제2 포토레지스트 패턴을 에싱과 스트립 공정을 이용하여 제거한다. 이로써, 본 실시예에 따른 고집적화된 고전압 트랜지스터를 완성한다.

본 실시예에 따른 고전압 트랜지스터는 셸로우 트렌치 소자 분리 공정에 의해 액티브 영역이 정의되어 있으므로, 소자 분리 영역과 인접한 액티브 영역인 제1 부위에서의 게이트 절연막은 중심부 액티브 영역인 제2 부위에서의 게이트 절연막에 비해 얇은 두께로 형성되어 있다. 또한, 상기 제1 부위에서에서는 상기 제2 부위에 비해 상대적으로 고농도의 P채널 영역이 형성되어 있다. 그러므로, 상기 제1 부위에서는 비록 게이트 절연막의 두께가 상대적으로 얇지만 채널이 고농도로 도핑되어 있고, 상기 제2 부위에서는 게이트 절연막의 두께가 상대적으로 두껍지만 채널이 상대적으로 저농도로 도핑되어 있으므로 상기 제1 부위 및 제2 부위에서의 상 기 고전압 트랜지스터의 문턱 전압이 거의 동일하게 된다.

상기와 같이, 제1 부위 및 제2 부위에서 문턱 전압이 거의 동일하게 되므로 트랜지스터가 두 번 턴-온 되는 험프와 같은 불량이 감소하게 된다. 또한, 상기 험프 불량이 감소됨에 따라, 상기 제1 부위에서 소오스/드레인 간의 누설 전류가 발생하는 등의 불량이 감소될 수 있다.

상술한 바와 같이 본 발명에 의하면, 트렌치 소자 분리 공정을 채용하여 고전압 트랜지스터를 고집적화하면서도 험프 및 이로 인한 누설 전류 발생 등과 같은 문제를 최소화할 수 있다. 따라서, 고성능을 갖는 고전압 트랜지스터를 형성할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (7)

1. 기판 표면에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분하는 단계;

   상기 소자 분리 영역과 인접하는 액티브 영역인 제1 부위에서 문턱 전압의 절대값이 상기 액티브 영역의 중심인 제2 부위에서의 문턱 전압의 절대값보다 높게 되도록 상기 액티브 영역 내에 문턱 전압 조절용 불순물을 도핑시키는 단계;

   상기 액티브 영역 상에 게이트 절연막을 형성하는 단계;

   상기 게이트 절연막 상에 게이트 도전막 패턴을 형성하는 단계; 및

   상기 게이트 도전막 패턴 양측의 액티브 영역 아래로 소오스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조 방법.
2. 제1항에 있어서, 상기 게이트 절연막은 실리콘 산화물을 150 내지 2000Å의 두께로 성장시켜 형성하는 것을 특징으로 하는 고전압 트랜지스터 제조 방법.
3. N형 불순물이 도핑된 기판에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리 영역 및 액티브 영역을 구분하는 단계;

   상기 액티브 영역의 중심 부위인 제2 부위에 선택적으로 문턱 전압의 절대값을 감소시키기 위한 P형 불순물을 도핑시키는 단계;

   상기 액티브 영역 상에 게이트 절연막을 형성하는 단계;

   상기 게이트 절연막 상에 게이트 도전막 패턴을 형성하는 단계; 및

   상기 게이트 도전막 패턴 양측의 액티브 영역 아래로 소오스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조 방법.
4. 제3항에 있어서, 상기 게이트 절연막은 실리콘 산화물을 150 내지 2000Å의 두께로 성장시켜 형성하는 것을 특징으로 하는 고전압 트랜지스터 제조 방법.
5. 제3항에 있어서, 상기 P형 불순물을 도핑시키는 단계는,

   상기 액티브 영역의 제2 부위를 선택적으로 오픈하는 제1 포토레지스트 패턴을 형성하는 단계; 및

   상기 제1 포토레지스트 패턴을 이온주입 마스크로 사용하여 제1 도즈량을 갖도록 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 고전압 트랜지스터 제조 방법.
6. 제3항에 있어서, 상기 P형 불순물은 붕소 또는 BF₂인 것을 특징으로 하는 고전압 트랜지스터 제조 방법.
7. 제3항에 있어서, 상기 제2 부위는 상기 소자 분리막 패턴의 가장자리로부터 0.01 내지 0.5㎛ 이상 이격된 부위의 액티브 영역인 것을 특징으로 하는 고전압 트 랜지스터 제조 방법.

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