JP2002231828A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】 ＭＯＳトランジスタを有する半導体装置のリ
ーク電流を低減する。 【解決手段】 本発明に係る半導体装置は、活性領域と
分離領域とを有する半導体基板１と、活性領域上に酸化
膜８を介して形成されたゲート電極９と、ゲート電極９
の両側に形成された１組の不純物領域とを備え、活性領
域表面が、全体にわたってラウンド形状を有し、分離領
域に近づくにつれて下方に傾斜する。当該ラウンド形状
は、分離酸化膜５の形成時にバーズビーク部を活性領域
上で接続することで形成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より特定的には、活性領域表面が
全体にわたってラウンド形状であるＭＯＳ（Metal Oxid
e Semiconductor）トランジスタを有する半導体装置お
よびその製造方法に関する。
【０００２】
【従来の技術】図２１に、従来のＭＯＳトランジスタの
断面構造の一例を示す。この図に示すように、半導体基
板１の主表面に選択的に分離酸化膜５を形成し、分離酸
化膜５間に位置する活性領域１１上に酸化膜８を介して
ゲート電極９を形成する。
【０００３】次に、図２２および図２３を用いて、図２
１に示すＭＯＳトランジスタの製造方法について説明す
る。図２２および図２３は、上記ＭＯＳトランジスタの
製造工程の特徴的な第１および第２工程を示す断面図で
ある。
【０００４】まず半導体基板１の主表面上にマスク膜
（図示せず）を形成し、このマスク膜を用いて酸化処理
を行なうことにより図２２に示すように分離酸化膜５を
形成する。次に、図２２に示すように、イオン注入時の
ダメージ防止用の酸化膜７を形成し、ＭＯＳトランジス
タ形成のためのイオン注入を行なう。
【０００５】その後、図２３に示すように、イオン注入
時に用いた酸化膜７をＨＦ等によるウェトエッチングで
除去する。このとき、分離酸化膜５もエッチングされ、
リセス部１２が形成される。
【０００６】次に、図２１に示すように、ＭＯＳトラン
ジスタのゲート酸化膜となる酸化膜８とゲート電極９と
を形成する。
【０００７】次に、図２４〜図２６を用いて、他の従来
例について説明する。図２４は、従来のＳＲＡＭ(Stati
c Random Access Memory)のメモリセルにおけるアクセ
スＭＯＳトランジスタ部とドライバＭＯＳトランジスタ
部の断面構造図である。
【０００８】一般にＳＲＡＭのメモリセルでは、セル動
作を安定させるためアクセスＭＯＳトランジスタとドラ
イバＭＯＳトランジスタの電流比を大きくする必要があ
る。アクセスＭＯＳトランジスタの電流値は小さい程良
く、ドライバＭＯＳトランジスタ電流値は大きい程良
い。
【０００９】したがって、ドライバＭＯＳトランジスタ
の活性領域１１の幅Ｗｄは、アクセスＭＯＳトランジス
タの活性領域１１の幅Ｗａよりも大きく、ドライバＭＯ
Ｓトランジスタのゲート長Ｌｄは、アクセスＭＯＳトラ
ンジスタのゲート長Ｌａより短くなっている。
【００１０】また、ＳＲＡＭのメモリセルトランジスタ
に要求される特性として次のようなものもある。アクセ
スＭＯＳトランジスタではバックバイアス時のしきい値
電圧Ｖｔｈが低い方が望ましく、またゲート長も長いこ
とから、チャネルドープ注入は、バックバイアス効果が
抑制される低エネルギーで行なうことが好ましい。
【００１１】他方、ドライバＭＯＳトランジスタについ
ては、ゲート長が短いことから、パンチスルーを抑制す
るため、チャネルドープ注入は高エネルギーで行なうこ
とが好ましい。
【００１２】次に、図２４に示すＳＲＡＭのメモリセル
の製造方法について説明する。図２５および図２６は、
図２４に示すＳＲＡＭのメモリセルの製造工程の特徴的
な第１および第２工程を示す断面図である。
【００１３】上述のＭＯＳトランジスタの場合と同様
に、半導体基板１上にマスク膜を形成し、このマスク膜
を用いて酸化処理を行なう。それにより、図２５に示す
ように分離酸化膜５を形成する。
【００１４】次に、図２５に示すようにイオン注入時の
ダメージ防止のための酸化膜７を形成した後、アクセス
ＭＯＳトランジスタおよびドライバＭＯＳトランジスタ
形成のためのイオン注入を行なう。
【００１５】このとき、酸化膜７の厚みは、アクセスＭ
ＯＳトランジスタ形成部とドライバＭＯＳトランジスタ
形成部とで同一である。
【００１６】次に、図２６に示すように酸化膜７をＨＦ
等を用いたウェットエッチングで除去し、その後図２４
に示すようにアクセスＭＯＳトランジスタおよびドライ
バＭＯＳトランジスタのゲート酸化膜となる酸化膜８お
よびゲート電極９を形成する。
【００１７】
【発明が解決しようとする課題】上述のように図２１に
示すＭＯＳトランジスタでは、分離酸化膜５のエッジに
リセス部１２が発生する。このリセス部１２のため、Ｍ
ＯＳトランジスタでリーク電流が発生するという問題が
あった。この問題は、図２４に示す例でも同様に生じ得
る。
【００１８】また、上述のように図２４に示すアクセス
ＭＯＳトランジスタおよびドライバＭＯＳトランジスタ
のチャネル注入を行なう時の酸化膜７の厚みは同一であ
るので、アクセスＭＯＳトランジスタ形成領域とドライ
バＭＯＳトランジスタ形成領域の一方を覆うマスク膜を
形成する等の処理をしなければアクセスＭＯＳトランジ
スタとドライバＭＯＳトランジスタのチャネルドープ領
域の深さを変えることはできなかった。
【００１９】さらに、別途絶縁膜を形成する工程を追加
せずに、アクセスＭＯＳトランジスタとドライバＭＯＳ
トランジスタのゲート絶縁膜の厚みを変えることもでき
なかった。
【００２０】つまり、新たな工程を追加することなくＳ
ＲＡＭにおけるメモリセルの性能を向上し、また動作を
安定化することは困難であった。
【００２１】本発明は上記の課題を解決するためになさ
れたものである。本発明の１つの目的は、ＭＯＳトラン
ジスタを有する半導体装置のリーク電流を低減すること
にある。本発明の他の目的は、新たな工程を追加するこ
となくＳＲＡＭにおけるメモリセルの性能を向上し、ま
た動作を安定化することにある。
【００２２】
【課題を解決するための手段】本発明に係る半導体装置
は、活性領域と分離領域とを有する半導体基板と、活性
領域上に絶縁膜を介して形成されたゲート電極とを備
え、活性領域表面が、全体にわたってラウンド形状を有
し、分離領域に近づくにつれて下方に傾斜する。
【００２３】活性領域表面が上記のような形状を有する
ことにより、分離領域近傍における上記絶縁膜の厚みを
厚くすることができる。それにより、分離領域のエッジ
で従来例のようなリセス部が生じることを抑制すること
ができる。
【００２４】上記半導体装置は、ＳＲＡＭを含み、該Ｓ
ＲＡＭは、アクセスＭＯＳトランジスタとドライバＭＯ
Ｓトランジスタとを含む。この場合、アクセスＭＯＳト
ランジスタの活性領域表面を全体にわたってラウンド形
状とする。
【００２５】それにより、アクセスＭＯＳトランジスタ
におけるリーク電流を抑制することができる。
【００２６】上記分離領域に分離絶縁膜を形成し、該分
離絶縁膜は、活性領域上に延在するバーズビーク部を有
する。この場合、該バーズビーク部で活性領域を覆う。
【００２７】それにより、分離領域のエッジにおける絶
縁膜の厚みを結果として大きくすることができ、分離領
域のエッジに従来例のようなリセス部が生じることを抑
制することができる。
【００２８】分離領域近傍に位置する上記バーズビーク
部の厚みは、活性領域の中央部上に位置するバーズビー
ク部の厚みよりも大きい。
【００２９】それにより、上記のリセス部が分離領域の
エッジに生じることを効果的に抑制することができる。
【００３０】上記ＳＲＡＭにおいては、アクセスＭＯＳ
トランジスタのチャネルドープ深さを、ドライバＭＯＳ
トランジスタのチャネルドープ深さよりも浅くすること
が好ましい。
【００３１】それにより、アクセスＭＯＳトランジスタ
のバックバイアス効果を抑制しながらドライバＭＯＳト
ランジスタにおけるパンチスルーを抑制することがで
き、メモリセルの性能を向上することができる。
【００３２】アクセスＭＯＳトランジスタのゲート絶縁
膜の厚みを、ドライバＭＯＳトランジスタのゲート絶縁
膜の厚みよりも大きくすることが好ましい。
【００３３】それにより、アクセスＭＯＳトランジスタ
の電流量を減少させることができ、メモリセルの動作の
安定化を図ることができる。
【００３４】本発明に係る半導体装置の製造方法は、１
つの局面では、下記の各工程を備える。半導体基板の分
離領域を露出し活性領域を覆うように半導体基板上にマ
スク膜を形成する。該マスク膜を用いて半導体基板を選
択的に酸化することにより、活性領域を覆うバーズビー
ク部を形成する。上記マスク膜を除去した後にバーズビ
ーク部上に第１絶縁膜を形成する。第１絶縁膜およびバ
ーズビーク部を通して活性領域に不純物を注入する。第
１絶縁膜を除去した後に活性領域上に第２絶縁膜を介し
てゲート電極を形成する。
【００３５】上記のようにバーズビーク部上に第１絶縁
膜を形成することにより、第１絶縁膜の除去時に分離領
域エッジに厚い絶縁膜が存在することとなり、第１絶縁
膜の除去後に分離領域エッジにリセス部が発生するのを
抑制することができる。
【００３６】バーズビーク部の形成工程は、活性領域上
でバーズビーク部を接続することにより活性領域表面が
全体にわたってラウンド形状となるようにバーズビーク
部を形成する工程を含む。それにより、第１絶縁膜の除
去時に分離領域エッジに厚い絶縁膜を確保することがで
き、リセス部の発生を効果的に抑制することができる。
【００３７】本発明に係る半導体装置の製造方法は、他
の局面では、アクセスＭＯＳトランジスタとドライバＭ
ＯＳトランジスタとを有する半導体装置の製造方法であ
って、下記の各工程を備える。半導体基板の分離領域を
露出し、アクセスＭＯＳトランジスタが形成される第１
活性領域と、ドライバＭＯＳトランジスタが形成される
第２活性領域とを覆うように半導体基板上に第１と第２
マスク膜を形成する。第１と第２マスク膜を用いて半導
体基板を選択的に酸化することにより、第１活性領域全
体を覆いかつ第２活性領域の周縁部のみを覆うバーズビ
ーク部を形成する。第１と第２マスク膜を除去した後に
第１と第２活性領域上に第１と第２絶縁膜をそれぞれ形
成する。第１絶縁膜およびバーズビーク部を通して第１
活性領域に不純物を注入するとともに、第２絶縁膜を通
して第２活性領域に不純物を注入する。第１と第２絶縁
膜を除去した後に第１および第２活性領域上に第３と第
４絶縁膜を介して第１と第２ゲート電極をそれぞれ形成
する。
【００３８】上記のようにバーズビーク部で第１活性領
域全体を覆うことにより、第１と第２活性領域上に第１
と第２絶縁膜を形成した際に、第１活性領域上に形成さ
れる絶縁膜の厚みを第２活性領域上に形成される絶縁膜
の厚みよりも大きくすることができる。かかる下敷き絶
縁膜を通してチャネルドープ注入を行なうので、チャネ
ルドープ注入時の下敷き絶縁膜の厚みを第２活性領域上
よりも第１活性領域上で大きくすることができ、第１活
性領域におけるチャネルドープ深さを第２活性領域のそ
れよりも浅くすることができる。つまり、アクセスＭＯ
Ｓトランジスタのチャネルドープ深さを、ドライバＭＯ
Ｓトランジスタのチャネルドープ深さよりも浅くするこ
とができる。このとき、第１活性領域上でバーズビーク
部を繋ぐようにするだけで良いので、新たな工程を追加
する必要はない。
【００３９】バーズビーク部の形成工程は、好ましく
は、第１活性領域上でバーズビーク部を接続することに
より第１活性領域表面が全体にわたってラウンド形状と
なるようにバーズビーク部を形成する工程を含む。
【００４０】それにより、アクセスＭＯＳトランジスタ
の周囲の分離領域エッジにリセス部が生じるのを抑制す
ることができる。
【００４１】第１と第２絶縁膜の除去工程は、第１活性
領域上にバーズビーク部を残しながら第２活性領域の表
面を露出させる工程を含む。
【００４２】それにより、アクセスＭＯＳトランジスタ
のゲート絶縁膜の厚みを、ドライバＭＯＳトランジスタ
のゲート絶縁膜の厚みよりも実質的に大きくすることが
でき、アクセスＭＯＳトランジスタの電流値を減少させ
ることができる。その結果、メモリセルの動作を安定化
することができる。
【００４３】
【発明の実施の形態】以下、図１〜図２０を用いて、本
発明の実施の形態について説明する。
【００４４】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置のＭＯＳトランジスタ部の断
面図である。図１に示すように、本実施の形態における
ＭＯＳトランジスタは、半導体基板１の主表面に選択的
に設けられた分離領域で囲まれる活性領域上に形成され
る。
【００４５】分離領域には、分離酸化膜５等の分離絶縁
膜が形成される。分離酸化膜５は、たとえば後述するＬ
ＯＣＯＳ(Local Oxidation of Silicon)法等で形成さ
れ、活性領域上に延びるバーズビーク部を有する。図１
に示す例では、バーズビーク部は活性領域を覆っていな
いが、バーズビーク部で活性領域を覆うようにしてもよ
い。
【００４６】図１に示すように、分離酸化膜５のエッジ
には従来例のようなリセス部が存在せず、分離酸化膜５
のエッジ近傍における酸化膜（絶縁膜）の厚みは大きく
なっている。それにより、ＭＯＳトランジスタにおける
リーク電流を抑制することができる。
【００４７】また、分離酸化膜５間に位置する活性領域
の表面は、全体にわたって上方に凸なラウンド形状を有
し、分離領域に近づくにつれて下方に傾斜する。該活性
領域の表面は、好ましくは、その中央部から周縁部に向
かって所定の曲率を有する曲面で構成され、上記中央部
から周縁部に向かうにつれて徐々に下方に傾斜する。活
性領域の表面が上記の構造を有することも、分離領域エ
ッジにおける酸化膜の厚みを大きくすることに寄与し得
る。
【００４８】活性領域表面にチャネルドープ領域１３を
形成し、該活性領域上に酸化膜８を介してゲート電極９
を形成し、ゲート電極９の両側にソース／ドレインとな
る１組の不純物領域（図示せず）を形成する。
【００４９】次に、図２〜図７を用いて本実施の形態に
おける半導体装置の製造方法について説明する。図２〜
図７は、本実施の形態における半導体装置の製造工程の
第１工程〜第６工程を示す断面図である。
【００５０】図２に示すように、半導体基板１の主表面
上に、ＣＶＤ(Chemical vapor deposition)法等を用い
て、シリコン酸化膜、シリコン窒化酸化膜、ポリシリコ
ン膜等からなるバッファ膜２を形成し、バッファ膜２上
にＣＶＤ法等により窒化膜３を形成する。この窒化膜３
上にレジストパターン４を形成する。
【００５１】次に、レジストパターン４を用いて窒化膜
３とバッファ膜２とをエッチングする。それにより、図
３に示すように、活性領域上に窒化膜３とバッファ膜２
の積層膜（マスク膜）を残すことができる。このとき、
半導体基板１の主表面はオーバーエッチングされ、若干
の凹部が形成される。その後、レジストパターン４を除
去する。
【００５２】次に、窒化膜３とバッファ膜２をマスクと
して半導体基板１を選択的に熱酸化する。それにより、
図４に示すように分離酸化膜５を形成する。
【００５３】このとき、バッファ膜２の材質、膜厚およ
び窒化膜３の膜厚を調節することにより分離酸化膜５の
バーズビーク部６の長さを調節することができ、活性領
域上でバーズビーク部６を接続することができる。それ
により、図４に示すように活性領域をバーズビーク部６
で覆うことができる。
【００５４】たとえば、フィールド酸化をＨ2，Ｏ2ガス
中で１０５０℃の条件で４００ｎｍ以下程度行なう場
合、バーズビーク部６の長さを０．２５μｍとすること
ができる。したがって、活性領域幅が０．５μｍ以下
（活性領域幅がバーズビーク部６の長さの２倍以下）で
あれば、バーズビーク部６を活性領域上で繋ぐことがで
きる。
【００５５】なお、上記のフィールド酸化におけるバッ
ファ膜２の材質はシリコン窒化酸化膜（ＳＩＯＮ）であ
り、その膜厚は１０ｎｍ程度であり、窒化膜３の膜厚は
６３ｎｍ程度である。
【００５６】図４に示すように分離領域近傍に位置する
上記バーズビーク部６の厚みは、活性領域の中央部上に
位置するバーズビーク部６の厚みよりも大きく、活性領
域表面が全体にわたってラウンド形状となっている。そ
れにより、分離領域のエッジにおける酸化膜（絶縁膜）
の厚みを大きくすることができる。
【００５７】図５に示すように窒化膜３とバッファ膜２
をエッチング等により除去した後、図６に示すようにバ
ーズビーク部６上にイオン注入時のダメージ防止のため
の酸化膜７を形成する。その後、酸化膜７およびバーズ
ビーク部６を通して所定の不純物を活性領域に注入し、
ＭＯＳトランジスタ形成のためのチャネルドープを行な
う。それにより、チャネルドープ領域１３を形成する。
【００５８】次に、図７に示すようにＨＦ等を用いたウ
ェットエッチングにより酸化膜７を除去する。このと
き、上記のように分離領域エッジにおける酸化膜の厚み
が大きくなっているので、分離領域エッジに従来例のよ
うなリセス部が生じるのを抑制することができる。
【００５９】その後、ＭＯＳトランジスタのゲート酸化
膜となる酸化膜８およびゲート電極９をＣＶＤ法等によ
り形成し、図１に示す構造が得られる。
【００６０】次に、本実施の形態１の変形例について図
８〜図１０を用いて説明する。図８は、本変形例におけ
るＭＯＳトランジスタ部の断面図である。
【００６１】上記の実施の形態１ではＬＯＣＯＳタイプ
の分離に本発明を適用した場合について説明したが、本
発明の思想は、トレンチタイプの分離に対しても適用可
能である。
【００６２】図８に示すように、本変形例では、半導体
基板１の主表面にトレンチ１０を形成し、トレンチ１０
内部に分離酸化膜５を形成している。それ以外の構成に
ついては実施の形態１の場合とほぼ同様であるので、重
複説明は省略する。なお、図８に示す本変形例において
もバーズビーク部６は活性領域上で不連続となっている
が、バーズビーク部６を活性領域上で接続しても良い。
【００６３】次に図９と図１０を用いて、本変形例の製
造方法について説明する。図９と図１０は、本変形例の
製造工程における特徴的な第１および第２工程を示す断
面図である。
【００６４】まず、実施の形態１と同様の手法で半導体
基板１の主表面上にバッファ膜２、窒化膜３およびレジ
ストパターン４を形成し、レジストパターン４をマスク
としてバッファ膜２および窒化膜３をパターニングし、
その後さらに半導体基板１をエッチングして図９に示す
ようにトレンチ１０を形成する。
【００６５】次に、レジストパターン４を除去し、バッ
ファ膜２および窒化膜３をマスクとして選択酸化を行な
い、バーズビーク部６を活性領域上で繋ぐ。その後、酸
化膜を堆積し、ＣＭＰ(Chemical Mechanical Polishin
g)法等を用いて酸化膜を研磨する。それにより、図１０
に示すようにトレンチ１０内に酸化膜を埋め込むことが
できる。
【００６６】それ以降は実施の形態１と同様の工程を経
て図８に示す構造が得られる。 （実施の形態２）次に、本発明の実施の形態２について
図１１〜図２０を用いて説明する。図１１は、本実施の
形態２の半導体装置におけるアクセスＭＯＳトランジス
タ部とドライバＭＯＳトランジスタ部を示す断面図であ
る。
【００６７】本実施の形態２では、本発明をＳＲＡＭに
適用している。該ＳＲＡＭは、図１１に示すようにアク
セスＭＯＳトランジスタとドライバＭＯＳトランジスタ
とを含む。そして、アクセスＭＯＳトランジスタ形成部
の活性領域（以下「第１活性領域」と称する）表面を、
実施の形態１の場合と同様に、全体にわたって上方に凸
なラウンド形状とする。
【００６８】それにより、分離領域エッジにおける酸化
膜の厚みを大きくすることができ、実施の形態１の場合
と同様に分離領域エッジにおけるリセス部の発生を抑制
することができる。それにより、アクセスＭＯＳトラン
ジスタにおけるリーク電流を抑制することができる。
【００６９】また、アクセスＭＯＳトランジスタのチャ
ネルドープ領域１３ａの深さＤ１を、ドライバＭＯＳト
ランジスタのチャネルドープ領域１３ｂの深さＤ２より
も浅くする。
【００７０】それにより、アクセスＭＯＳトランジスタ
のバックバイアス効果を抑制しながらドライバＭＯＳト
ランジスタにおけるパンチスルーを抑制することがで
き、メモリセルの性能を向上することができる。
【００７１】また、アクセスＭＯＳトランジスタのゲー
ト絶縁膜（酸化膜８とバーズビーク部６の積層膜）の厚
みｔ１を、ドライバＭＯＳトランジスタのゲート絶縁膜
（酸化膜８）の厚みｔ２よりも大きくする。それによ
り、アクセスＭＯＳトランジスタの電流量を減少させる
ことができ、メモリセルの動作の安定化を図ることがで
きる。
【００７２】また、第１活性領域の幅Ｗ１を、ドライバ
ＭＯＳトランジスタ形成部の活性領域（以下「第２活性
領域」と称する）の幅Ｗ２よりも小さくする。
【００７３】それにより、アクセスＭＯＳトランジスタ
とドライバＭＯＳトランジスタの電流比を大きくしてメ
モリセル動作を安定化するとともに、第１活性領域上で
はバーズビーク部６を接続しながら第２活性領域上でバ
ーズビーク部６を分離することができる。
【００７４】次に、本実施の形態２における半導体装置
の製造方法について図１２〜図１７を用いて、説明す
る。図１２〜図１７は、本実施の形態２における半導体
装置の製造工程の第１工程〜第６工程を示す断面図であ
る。
【００７５】図１２に示すように、半導体基板１の主表
面上に、ＣＶＤ法等を用いて、シリコン酸化膜、シリコ
ン窒化酸化膜、ポリシリコン膜等からなるバッファ膜２
を形成し、バッファ膜２上にＣＶＤ法等により窒化膜３
を形成する。第１および第２活性領域上に位置する窒化
膜３上にレジストパターン４を形成する。
【００７６】次に、レジストパターン４を用いて窒化膜
３とバッファ膜２をエッチングする。それにより、図１
３に示すように、第１および第２活性領域上に窒化膜３
とバッファ膜２の積層膜（第１および第２マスク膜）を
残すことができる。このとき、半導体基板１の主表面は
オーバーエッチングされ、若干の凹部が形成される。そ
の後、レジストパターン４を除去する。
【００７７】次に、窒化膜３とバッファ膜２をマスクと
して半導体基板１を選択的に熱酸化する。それにより、
図１４に示すように第１および第２活性領域の周囲に分
離酸化膜５を形成する。
【００７８】ここで、上述のように第１活性領域幅Ｗ１
を第２活性領域幅Ｗ２よりも小さくすることにより、第
１活性領域上でバーズビーク部６を繋ぎ、第２活性領域
上でバーズビーク部６を分離することができる。つま
り、第１活性領域全体をバーズビーク部６で覆いなが
ら、第２活性領域の周縁部のみをバーズビーク部で覆う
ことができる。
【００７９】たとえば、実施の形態１の場合と同様の条
件でフィールド酸化を４００ｎｍ以下程度行なう場合、
第１活性領域幅Ｗ１を０．５μｍ以下とし、第２活性領
域幅Ｗ２を０．７μｍ以上程度とする。それにより、バ
ーズビーク部６を第１活性領域上で繋ぎながら、第２活
性領域上で分離することができる。
【００８０】上記のように第１活性領域全体をバーズビ
ーク部６で覆うことにより、図１４に示すように第１活
性領域の表面が全体にわたってラウンド形状となる。
【００８１】次に、図１５に示すように窒化膜３とバッ
ファ膜２をエッチング等により除去する。このとき、第
１活性領域はバーズビーク部６で覆われているが、第２
活性領域は露出する。
【００８２】次に、図１６に示すように、バーズビーク
部６上と第２活性領域上とに、イオン注入時のダメージ
防止のための酸化膜７を形成する。その後、所定の不純
物を各活性領域に注入し、アクセスＭＯＳトランジスタ
およびドライバＭＯＳトランジスタ形成のためのチャネ
ルドープを行なう。
【００８３】このとき、第１活性領域には、酸化膜７お
よびバーズビーク部６を通して不純物を注入し、第２活
性領域には、酸化膜７を通して不純物を注入する。酸化
膜７およびバーズビーク部６の合計の厚みｔ３は、たと
えば３０ｎｍ程度であり、第２活性領域上の酸化膜７の
厚みｔ４（たとえば１５ｎｍ程度）よりも大きいので、
第１活性領域の浅い位置にチャネルドープを行ないなが
ら、第２活性領域の深い位置にチャネルドープを行なう
ことができる。
【００８４】それにより、アクセスＭＯＳトランジスタ
のチャネルドープ領域１３ａの深さＤ１（たとえば１３
０ｎｍ程度）を、ドライバＭＯＳトランジスタのチャネ
ルドープ領域１３ｂの深さＤ２（たとえば１４５ｎｍ程
度）よりも浅くすることができる。
【００８５】また、第１活性領域上にバーズビーク部６
を残すだけでよいので、新たな工程は不要である。
【００８６】次に、図１７に示すようにＨＦ等を用いた
ウェットエッチングにより酸化膜７を除去する。このと
き、アクセスＭＯＳトランジスタ形成部では酸化膜７下
に厚いバーズビーク部６が存在するので、上記ウェット
エッチング後に第１活性領域上にバーズビーク部６を残
しながら第２活性領域上の酸化膜７を除去することがで
きる。
【００８７】また、アクセスＭＯＳトランジスタの分離
領域エッジにおける分離酸化膜５の厚みが大きくなって
いるので、アクセスＭＯＳトランジスタの分離領域エッ
ジにリセス部が生じるのを抑制することができる。
【００８８】その後、各ＭＯＳトランジスタのゲート酸
化膜となる酸化膜８およびゲート電極９をＣＶＤ法等に
より形成し、図１１に示す構造が得られる。このとき、
第１活性領域上では酸化膜８の形成前にバーズビーク部
６が存在するので、アクセスＭＯＳトランジスタのゲー
ト酸化膜厚を、ドライバＭＯＳトランジスタのゲート酸
化膜厚よりも厚くすることができる。
【００８９】なお、本実施の形態の思想も、トレンチ分
離に適用可能である。図１８に、トレンチ分離に適用し
た変形例の構造を示す。
【００９０】図１８に示すように、本変形例では、トレ
ンチ１０内に分離酸化膜５を形成している。それ以外の
構成については図１１に示す場合とほぼ同様であるの
で、重複説明は省略する。本変形例の場合も上記の実施
の形態２の場合と同様の効果が得られる。
【００９１】次に、図１９と図２０を用いて、本変形例
の製造方法について説明する。図１９に示すように、実
施の形態２と同様の工程を経て、半導体基板１の主表面
上にバッファ膜２、窒化膜３およびレジストパターン４
を形成する。このレジストパターン４を用いて窒化膜３
とバッファ膜２をパターニングし、さらに半導体基板１
の主表面をエッチングする。それにより、図１９に示す
ように、分離領域にトレンチ１０を形成する。
【００９２】次に、レジストパターン４を除去し、バッ
ファ膜２および窒化膜３をマスクとして選択酸化を行な
い、バーズビーク部６をアクセスＭＯＳトランジスタ形
成部の活性領域上で繋ぐ。その後、酸化膜を堆積し、Ｃ
ＭＰ法等を用いて酸化膜を研磨する。それにより、図２
０に示すようにトレンチ１０内に酸化膜を埋め込む。そ
れ以降は実施の形態２と同様の工程を経て図１８に示す
構造が得られる。
【００９３】以上のように本発明の実施の形態について
説明を行なったが、今回開示した実施の形態はすべての
点で例示であって制限的なものではないと考えられるべ
きである。本発明の範囲は特許請求の範囲によって示さ
れ、特許請求の範囲と均等の意味および範囲内でのすべ
ての変更が含まれる。
【００９４】
【発明の効果】本発明に係る半導体装置によれば、分離
領域のエッジで従来例のようなリセス部が生じることを
抑制することができるので、リーク電流を抑制すること
ができる。それにより、半導体装置の信頼性を向上する
ことができる。
【００９５】本発明の１つの局面における導体装置の製
造方法によれば、活性領域上でバーズビーク部を接続す
るだけで分離領域のエッジにリセス部が生じることを抑
制することができるので、新たな工程を追加することな
く半導体装置の信頼性を向上することができる。
【００９６】本発明の他の局面における半導体装置の製
造方法によれば、アクセスＭＯＳトランジスタの活性領
域である第１活性領域を覆うようにバーズビーク部を形
成するだけで、アクセスＭＯＳトランジスタのチャネル
ドープ深さをドライバＭＯＳトランジスタのそれよりも
浅くすることができる。それにより、新たな工程を追加
することなく、ＳＲＡＭのメモリセルの性能を向上する
ことができる。
【００９７】また、第１活性領域を覆う上記のバーズビ
ーク部を残した場合には、新たな工程を追加することな
く、アクセスＭＯＳトランジスタのゲート絶縁膜の厚み
を、ドライバＭＯＳトランジスタのゲート絶縁膜の厚み
よりも大きくすることができる。したがって、新たな工
程を追加することなく、ＳＲＡＭのメモリセルの動作を
安定化することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
断面図である。
【図２】 図１に示す半導体装置の製造工程の第１工程
を示す断面図である。
【図３】 図１に示す半導体装置の製造工程の第２工程
を示す断面図である。
【図４】 図１に示す半導体装置の製造工程の第３工程
を示す断面図である。
【図５】 図１に示す半導体装置の製造工程の第４工程
を示す断面図である。
【図６】 図１に示す半導体装置の製造工程の第５工程
を示す断面図である。
【図７】 図１に示す半導体装置の製造工程の第６工程
を示す断面図である。
【図８】 図１の半導体装置の変形例の断面図である。
【図９】 図８に示す半導体装置の製造工程の特徴的な
第１工程を示す断面図である。
【図１０】 図８に示す半導体装置の製造工程の特徴的
な第２工程を示す断面図である。
【図１１】 本発明の実施の形態２における半導体装置
の断面図である。
【図１２】 図１１に示す半導体装置の製造工程の第１
工程を示す断面図である。
【図１３】 図１１に示す半導体装置の製造工程の第２
工程を示す断面図である。
【図１４】 図１１に示す半導体装置の製造工程の第３
工程を示す断面図である。
【図１５】 図１１に示す半導体装置の製造工程の第４
工程を示す断面図である。
【図１６】 図１１に示す半導体装置の製造工程の第５
工程を示す断面図である。
【図１７】 図１１に示す半導体装置の製造工程の第６
工程を示す断面図である。
【図１８】 図１１に示す半導体装置の変形例の断面図
である。
【図１９】 図１８に示す半導体装置の製造工程の特徴
的な第１工程を示す断面図である。
【図２０】 図１８に示す半導体装置の製造工程の特徴
的な第２工程を示す断面図である。
【図２１】 従来の半導体装置の断面図である。
【図２２】 図２１に示す半導体装置の製造工程の特徴
的な第１工程を示す断面図である。
【図２３】 図２１に示す半導体装置の製造工程の特徴
的な第２工程を示す断面図である。
【図２４】 従来の半導体装置の他の例の断面図であ
る。
【図２５】 図２４に示す半導体装置の製造工程の特徴
的な第１工程を示す断面図である。
【図２６】 図２４に示す半導体装置の製造工程の特徴
的な第２工程を示す断面図である。
【符号の説明】
１ 半導体基板、２ バッファ膜、３ 窒化膜、４ レ
ジストパターン、５分離酸化膜、６ バーズビーク部、
７，８ 酸化膜、９ ゲート電極、１０ トレンチ、１
１ 活性領域、１２ リセス部、１３，１３ａ，１３ｂ
チャネルドープ領域。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 活性領域と分離領域とを有する半導体基
    板と、 前記活性領域上に絶縁膜を介して形成されたゲート電極
    と備え、 前記活性領域表面が、全体にわたってラウンド形状を有
    し、前記分離領域に近づくにつれて下方に傾斜する、半
    導体装置。
  2. 【請求項２】 前記半導体装置は、ＳＲＡＭ(Static Ra
    ndom Access Memory)を含み、 前記ＳＲＡＭは、アクセスＭＯＳ（Metal Oxide Semico
    nductor）トランジスタと、ドライバＭＯＳトランジス
    タとを含み、 前記アクセスＭＯＳトランジスタの前記活性領域表面が
    全体にわたってラウンド形状を有する、請求項１に記載
    の半導体装置。
  3. 【請求項３】 前記分離領域に分離絶縁膜を形成し、 前記分離絶縁膜は、前記活性領域上に延在するバーズビ
    ーク部を有し、 前記バーズビーク部で前記活性領域を覆う、請求項１ま
    たは請求項２に記載の半導体装置。
  4. 【請求項４】 前記分離領域近傍に位置する前記バーズ
    ビーク部の厚みは、前記活性領域の中央部上に位置する
    前記バーズビーク部の厚みよりも大きい、請求項３に記
    載の半導体装置。
  5. 【請求項５】 前記アクセスＭＯＳトランジスタのチャ
    ネルドープ深さを、前記ドライバＭＯＳトランジスタの
    チャネルドープ深さよりも浅くする、請求項２に記載の
    半導体装置。
  6. 【請求項６】 前記アクセスＭＯＳトランジスタのゲー
    ト絶縁膜の厚みを、前記ドライバＭＯＳトランジスタの
    ゲート絶縁膜の厚みよりも大きくする、請求項２または
    請求項５に記載の半導体装置。
  7. 【請求項７】 半導体基板の分離領域を露出し活性領域
    を覆うように前記半導体基板上にマスク膜を形成する工
    程と、 前記マスク膜を用いて前記半導体基板を選択的に酸化す
    ることにより、前記活性領域を覆うバーズビーク部を形
    成する工程と、 前記マスク膜を除去した後に前記バーズビーク部上に第
    １絶縁膜を形成する工程と、 前記第１絶縁膜および前記バーズビーク部を通して前記
    活性領域に不純物を注入する工程と、 前記第１絶縁膜を除去した後に前記活性領域上に第２絶
    縁膜を介してゲート電極を形成する工程と、を備えた、
    半導体装置の製造方法。
  8. 【請求項８】 前記バーズビーク部の形成工程は、前記
    活性領域上で前記バーズビーク部を接続することにより
    前記活性領域表面が全体にわたってラウンド形状となる
    ように前記バーズビーク部を形成する工程を含む、請求
    項７に記載の半導体装置の製造方法。
  9. 【請求項９】 アクセスＭＯＳ（Metal Oxide Semicond
    uctor）トランジスタと、ドライバＭＯＳトランジスタ
    とを有する半導体装置の製造方法であって、 半導体基板の分離領域を露出し、前記アクセスＭＯＳト
    ランジスタが形成される第１活性領域と、前記ドライバ
    ＭＯＳトランジスタが形成される第２活性領域とを覆う
    ように前記半導体基板上に第１と第２マスク膜を形成す
    る工程と、 前記第１と第２マスク膜を用いて前記半導体基板を選択
    的に酸化することにより、前記第１活性領域全体を覆い
    かつ前記第２活性領域の周縁部のみを覆うバーズビーク
    部を形成する工程と、 前記第１と第２マスク膜を除去した後に前記第１と第２
    活性領域上に第１と第２絶縁膜をそれぞれ形成する工程
    と、 前記第１絶縁膜および前記バーズビーク部を通して前記
    第１活性領域に不純物を注入するとともに、前記第２絶
    縁膜を通して前記第２活性領域に不純物を注入する工程
    と、 前記第１と第２絶縁膜を除去した後に前記第１と第２活
    性領域上に第３と第４絶縁膜を介して第１と第２ゲート
    電極を形成する工程と、を備えた、半導体装置の製造方
    法。
  10. 【請求項１０】 前記バーズビーク部の形成工程は、前
    記第１活性領域上で前記バーズビーク部を接続すること
    により前記第１活性領域表面が全体にわたってラウンド
    形状となるように前記バーズビーク部を形成する工程を
    含む、請求項９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記第１と第２絶縁膜の除去工程は、
    前記第１活性領域上に前記バーズビーク部を残しながら
    前記第２活性領域の表面を露出させる工程を含む、請求
    項９または請求項１０に記載の半導体装置の製造方法。
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