JPH053299A - スタテイツクメモリ - Google Patents
スタテイツクメモリInfo
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- JPH053299A JPH053299A JP3262842A JP26284291A JPH053299A JP H053299 A JPH053299 A JP H053299A JP 3262842 A JP3262842 A JP 3262842A JP 26284291 A JP26284291 A JP 26284291A JP H053299 A JPH053299 A JP H053299A
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Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 ゲートサイズを大きくしたりあるいはこれを
製造時のばらつきが増大する程度に小さくすることな
く、メモリセルのドライバＭＯＳＦＥＴとアクセスＭＯ
ＳＦＥＴとのレシオ（両トランジスタの電流供給能力
比）を大きくとれるようにして、チップサイズの増大や
製造余裕の低下を招くことなくメモリセルの動作安定性
を向上させる。 【構成】 １対のドライバＭＯＳＦＥＴと、各ドライバ
ＭＯＳＦＥＴのドレインと電源との間に接続された２本
の負荷抵抗と、各ドライバＭＯＳＦＥＴのドレインとビ
ット線との間に接続された、ゲートがワード線に接続さ
れた２個のアクセスＭＯＳＦＥＴと、を有するメモリに
おいて、アクセスＭＯＳＦＥＴのゲート酸化膜３ｂの膜
厚をドライバＭＯＳＦＥＴのゲート酸化膜の膜厚より厚
くする。
製造時のばらつきが増大する程度に小さくすることな
く、メモリセルのドライバＭＯＳＦＥＴとアクセスＭＯ
ＳＦＥＴとのレシオ（両トランジスタの電流供給能力
比）を大きくとれるようにして、チップサイズの増大や
製造余裕の低下を招くことなくメモリセルの動作安定性
を向上させる。 【構成】 １対のドライバＭＯＳＦＥＴと、各ドライバ
ＭＯＳＦＥＴのドレインと電源との間に接続された２本
の負荷抵抗と、各ドライバＭＯＳＦＥＴのドレインとビ
ット線との間に接続された、ゲートがワード線に接続さ
れた２個のアクセスＭＯＳＦＥＴと、を有するメモリに
おいて、アクセスＭＯＳＦＥＴのゲート酸化膜３ｂの膜
厚をドライバＭＯＳＦＥＴのゲート酸化膜の膜厚より厚
くする。
Description
【０００１】
【産業上の利用分野】本発明はスタティックメモリに関
し、特にＭＯＳＦＥＴを用いたスタティックメモリに関
する。
し、特にＭＯＳＦＥＴを用いたスタティックメモリに関
する。
【０００２】
【従来の技術】一般的に、スタティックメモリはフリッ
プフロップの設計の良否が製品のよしあしを決めている
が、その設計時にもっとも重要とされる項目はメモリセ
ルの安定性である。而して、IEEE JOURNAL OF SOLID-ST
ATE CIRCUITS VOL.SC-22 NO.5,OCTOBER 1987 にはフリ
ップフロップをＣＭＯＳインバータで構成したスタティ
ックメモリセルと、抵抗負荷のインバータで構成したス
タティックメモリセルとを対比させてメモリセルの安定
度について検討されているが、この論文でも論じられて
いるように、安定度を向上させるためにもっとも有効で
確実な方法はいわゆるセルレシオを大きくすることであ
る。
プフロップの設計の良否が製品のよしあしを決めている
が、その設計時にもっとも重要とされる項目はメモリセ
ルの安定性である。而して、IEEE JOURNAL OF SOLID-ST
ATE CIRCUITS VOL.SC-22 NO.5,OCTOBER 1987 にはフリ
ップフロップをＣＭＯＳインバータで構成したスタティ
ックメモリセルと、抵抗負荷のインバータで構成したス
タティックメモリセルとを対比させてメモリセルの安定
度について検討されているが、この論文でも論じられて
いるように、安定度を向上させるためにもっとも有効で
確実な方法はいわゆるセルレシオを大きくすることであ
る。
【０００３】以下にセルレシオとセルの安定度との関係
について図面を参照して説明する。図１０は、典型的な
スタティックメモリのビット線負荷回路とメモリセルの
回路図である。同図において、Ｄ、Ｄ＊（＊は上線の代
わり）は１対のビット線、Ｗはワード線、Ｑ１、Ｑ２は
メモリセルのフリップフロップのインバータを構成する
ドライバＭＯＳＦＥＴ、Ｑ３、Ｑ４はメモリセルとビッ
ト線Ｄ、Ｄ＊との間を接続するアクセスＭＯＳＦＥＴ、
Ｒ１、Ｒ２はメモリセルのフリップフロップのインバー
タを構成する負荷抵抗、Ｑ５、Ｑ６はビット線Ｄ、Ｄ＊
の負荷ＭＯＳＦＥＴである。ここで、メモリセルを構成
するＭＯＳＦＥＴは全てｎチャネルＭＯＳＦＥＴ、ビッ
ト線負荷ＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴである
ものとする。
について図面を参照して説明する。図１０は、典型的な
スタティックメモリのビット線負荷回路とメモリセルの
回路図である。同図において、Ｄ、Ｄ＊（＊は上線の代
わり）は１対のビット線、Ｗはワード線、Ｑ１、Ｑ２は
メモリセルのフリップフロップのインバータを構成する
ドライバＭＯＳＦＥＴ、Ｑ３、Ｑ４はメモリセルとビッ
ト線Ｄ、Ｄ＊との間を接続するアクセスＭＯＳＦＥＴ、
Ｒ１、Ｒ２はメモリセルのフリップフロップのインバー
タを構成する負荷抵抗、Ｑ５、Ｑ６はビット線Ｄ、Ｄ＊
の負荷ＭＯＳＦＥＴである。ここで、メモリセルを構成
するＭＯＳＦＥＴは全てｎチャネルＭＯＳＦＥＴ、ビッ
ト線負荷ＭＯＳＦＥＴはｐチャネルＭＯＳＦＥＴである
ものとする。
【０００４】次に、簡単にこの回路の動作について説明
する。メモリセルにデータを書き込むときは書き込み回
路（図１０では省略されている）からビット線に書き込
みデータが送られ、ビット線の一方がＶCCレベル、他方
がほぼＧＮＤレベルになる。たとえば、節点ＡがＨレベ
ル、節点ＢがＬレベルであるセルに逆のデータを書き込
むときはワード線Ｗを選択状態（ＶCCレベル）にし、ビ
ット線ＤをほぼＧＮＤレベルに、Ｄ＊をＶCCレベルにす
る。すると、節点ＡはアクセスＭＯＳＦＥＴＱ３を通し
てＨレベルがビット線のＬレベルに抜かれてＬレベルに
なる。すると、ドライバＭＯＳＦＥＴＱ２がオフし、そ
のためアクセスＭＯＳＦＥＴＱ４を通じてビット線Ｄ＊
のＨレベルが節点Ｂに入る。以上により、メモリセルに
逆のデータを書き込むことができる。
する。メモリセルにデータを書き込むときは書き込み回
路（図１０では省略されている）からビット線に書き込
みデータが送られ、ビット線の一方がＶCCレベル、他方
がほぼＧＮＤレベルになる。たとえば、節点ＡがＨレベ
ル、節点ＢがＬレベルであるセルに逆のデータを書き込
むときはワード線Ｗを選択状態（ＶCCレベル）にし、ビ
ット線ＤをほぼＧＮＤレベルに、Ｄ＊をＶCCレベルにす
る。すると、節点ＡはアクセスＭＯＳＦＥＴＱ３を通し
てＨレベルがビット線のＬレベルに抜かれてＬレベルに
なる。すると、ドライバＭＯＳＦＥＴＱ２がオフし、そ
のためアクセスＭＯＳＦＥＴＱ４を通じてビット線Ｄ＊
のＨレベルが節点Ｂに入る。以上により、メモリセルに
逆のデータを書き込むことができる。
【０００５】データが書き込まれた直後はメモリセルの
ＨレベルはＶCCよりアクセスＭＯＳＦＥＴのスレッショ
ルド電圧ＶT だけ低い電圧になっている。書き込みが終
了するとワード線ＷがＬレベルになってメモリセルは保
持状態になる。この状態ではアクセスＭＯＳＦＥＴＱ
３、Ｑ４はともにオフ、ドライバＭＯＳＦＥＴＱ１はオ
ン、Ｑ２はオフとなっている。セルの負荷抵抗Ｒ１、Ｒ
２は共に１００Ｇオーム以上の高抵抗を用いるため、メ
モリセルのＬレベルは、ほぼ完全にＧＮＤレベルとな
る。一方、Ｈレベルは前述したように、書き込み直後は
ＶCCからアクセスＭＯＳＦＥＴのＶT 分だけ低い電圧に
なっているがセル負荷抵抗によって徐々に充電され、最
終的にはＶCCレベルに到達する。つまり、データ保持状
態で、書き込み後充分に時間が経過した状態ではセルの
ＬレベルはＧＮＤ、ＨレベルはＶCCとなっている。
ＨレベルはＶCCよりアクセスＭＯＳＦＥＴのスレッショ
ルド電圧ＶT だけ低い電圧になっている。書き込みが終
了するとワード線ＷがＬレベルになってメモリセルは保
持状態になる。この状態ではアクセスＭＯＳＦＥＴＱ
３、Ｑ４はともにオフ、ドライバＭＯＳＦＥＴＱ１はオ
ン、Ｑ２はオフとなっている。セルの負荷抵抗Ｒ１、Ｒ
２は共に１００Ｇオーム以上の高抵抗を用いるため、メ
モリセルのＬレベルは、ほぼ完全にＧＮＤレベルとな
る。一方、Ｈレベルは前述したように、書き込み直後は
ＶCCからアクセスＭＯＳＦＥＴのＶT 分だけ低い電圧に
なっているがセル負荷抵抗によって徐々に充電され、最
終的にはＶCCレベルに到達する。つまり、データ保持状
態で、書き込み後充分に時間が経過した状態ではセルの
ＬレベルはＧＮＤ、ＨレベルはＶCCとなっている。
【０００６】次に、読み出し動作について説明する。読
み出し動作では、通常ビット線がプリチャージされた状
態でワード線が選択される。すなわち、ワード線がＨレ
ベルになるときはビット線Ｄ、Ｄ＊の電位はＶCCレベル
になっている。従って、ワード線レベルが上昇していく
と、まずメモリセルのＬ側節点に接続されているアクセ
スＭＯＳＦＥＴがオンし、メモリセルのＬレベルが上昇
し始める。しかし、通常の状態では、導通しているドラ
イバＭＯＳＦＥＴによってこのレベルは下げられ、これ
に続いてプリチャージされたワード線のレベルもＧＮＤ
レベル近くまで下げられる。一方Ｈレベル節点側のビッ
ト線はＬレベルに抜かれることはなくプリチャージされ
たままにとどまる。すなわち、メモリセルが保持してい
た情報はビット線に読み出されたことになる。
み出し動作では、通常ビット線がプリチャージされた状
態でワード線が選択される。すなわち、ワード線がＨレ
ベルになるときはビット線Ｄ、Ｄ＊の電位はＶCCレベル
になっている。従って、ワード線レベルが上昇していく
と、まずメモリセルのＬ側節点に接続されているアクセ
スＭＯＳＦＥＴがオンし、メモリセルのＬレベルが上昇
し始める。しかし、通常の状態では、導通しているドラ
イバＭＯＳＦＥＴによってこのレベルは下げられ、これ
に続いてプリチャージされたワード線のレベルもＧＮＤ
レベル近くまで下げられる。一方Ｈレベル節点側のビッ
ト線はＬレベルに抜かれることはなくプリチャージされ
たままにとどまる。すなわち、メモリセルが保持してい
た情報はビット線に読み出されたことになる。
【０００７】而して、上記読み出し過程において、Ｌ側
節点のＬレベルがどこまで上昇するかがメモリセルの安
定度を決める重要なファクタとなる。もし、Ｌレベルが
ドライバＭＯＳＦＥＴのスレッショルド電圧を超える
と、メモリセルのＨレベルはＶCCレベルからワード線電
圧よりアクセスＭＯＳＦＥＴのスレッショルド電圧だけ
低い電圧まで急激に低下する。従って、メモリセルのＨ
レベルとＬレベルとの電位差が小さくなり、現実のメモ
リセルではセルデータのＨとＬが反転してしまうことが
起こりうる。このようなセルデータの反転が起きないよ
うにするためにはメモリセルのＬレベルが高くならない
ように（具体的にはドライバＭＯＳＦＥＴのスレッショ
ルド電圧を超えないように）する必要がある。
節点のＬレベルがどこまで上昇するかがメモリセルの安
定度を決める重要なファクタとなる。もし、Ｌレベルが
ドライバＭＯＳＦＥＴのスレッショルド電圧を超える
と、メモリセルのＨレベルはＶCCレベルからワード線電
圧よりアクセスＭＯＳＦＥＴのスレッショルド電圧だけ
低い電圧まで急激に低下する。従って、メモリセルのＨ
レベルとＬレベルとの電位差が小さくなり、現実のメモ
リセルではセルデータのＨとＬが反転してしまうことが
起こりうる。このようなセルデータの反転が起きないよ
うにするためにはメモリセルのＬレベルが高くならない
ように（具体的にはドライバＭＯＳＦＥＴのスレッショ
ルド電圧を超えないように）する必要がある。
【０００８】次に、メモリセルのＬレベルがどのように
して決まるのかを図１１、図１２を参照して説明する。
図１１は図１０に示した回路図の一部分を取り出したも
ので、図１１のＱ３は図１０のＱ５、Ｑ６に対応し、図
１１のＱ２は図１０のＱ３、Ｑ４に対応し、図１１のＱ
１は図１０のＱ１、Ｑ２に対応し、図１１のＲは図１０
のＲ１、Ｒ２に対応している。
して決まるのかを図１１、図１２を参照して説明する。
図１１は図１０に示した回路図の一部分を取り出したも
ので、図１１のＱ３は図１０のＱ５、Ｑ６に対応し、図
１１のＱ２は図１０のＱ３、Ｑ４に対応し、図１１のＱ
１は図１０のＱ１、Ｑ２に対応し、図１１のＲは図１０
のＲ１、Ｒ２に対応している。
【０００９】今、図１０で節点ＡがＬレベル、節点Ｂが
Ｈレベルである時に、ワード線が上昇しＶCCレベルにな
ったとすると、節点Ａのレベルは図１１でＱ１のゲート
電極（節点Ｂ）にＶCCを印加した時の節点Ａのレベルに
等しい。ところで図１１の回路はＱ１をドライバＭＯＳ
ＦＥＴとし、Ｑ２、Ｑ３の二つのＭＯＳＦＥＴを直列接
続したものと、抵抗Ｒを並列にした回路を負荷素子とす
るインバータと考えることができる。そこでこのインバ
ータの入出力特性をとると図１２のようになる。図１２
はＱ１とＱ２の電流供給能力の比（一般にレシオと呼ば
れる）をパラメータにしたときの入出力特性の変化を示
したもので、Ｑ１の電流供給能力がＱ２のそれに対して
２倍、３倍、４倍になった場合について示した。これか
らわかるように能力比が大きくなるほど、同じ入力電圧
に対して出力電圧が低くなる。
Ｈレベルである時に、ワード線が上昇しＶCCレベルにな
ったとすると、節点Ａのレベルは図１１でＱ１のゲート
電極（節点Ｂ）にＶCCを印加した時の節点Ａのレベルに
等しい。ところで図１１の回路はＱ１をドライバＭＯＳ
ＦＥＴとし、Ｑ２、Ｑ３の二つのＭＯＳＦＥＴを直列接
続したものと、抵抗Ｒを並列にした回路を負荷素子とす
るインバータと考えることができる。そこでこのインバ
ータの入出力特性をとると図１２のようになる。図１２
はＱ１とＱ２の電流供給能力の比（一般にレシオと呼ば
れる）をパラメータにしたときの入出力特性の変化を示
したもので、Ｑ１の電流供給能力がＱ２のそれに対して
２倍、３倍、４倍になった場合について示した。これか
らわかるように能力比が大きくなるほど、同じ入力電圧
に対して出力電圧が低くなる。
【００１０】すなわち、メモリセルの安定度を高くする
ためにはメモリセルのドライバＭＯＳＦＥＴとアクセス
ＭＯＳＦＥＴとの能力比（レシオ）を大きくとってワー
ド線が上昇したときのメモリセルのＬレベルが高くなら
ないようにすればよい。ところで、ＭＯＳＦＥＴの電流
供給能力を表す定数としては利得係数βが用いられる。
そして、この利得係数βは、主としてプロセスの違いに
よって決定されるプロセス利得係数ＫとＭＯＳＦＥＴの
ゲートの縦横比（Ｗ／Ｌ）の積で与えられる。すなわ
ち、β＝Ｋ・Ｗ／Ｌ。また、レシオｒはドライバＭＯＳ
ＦＥＴの利得係数βD とアクセスＭＯＳＦＥＴの利得係
数βA の比で与えられる。すなわち、ｒ＝βD ／βA 。
ためにはメモリセルのドライバＭＯＳＦＥＴとアクセス
ＭＯＳＦＥＴとの能力比（レシオ）を大きくとってワー
ド線が上昇したときのメモリセルのＬレベルが高くなら
ないようにすればよい。ところで、ＭＯＳＦＥＴの電流
供給能力を表す定数としては利得係数βが用いられる。
そして、この利得係数βは、主としてプロセスの違いに
よって決定されるプロセス利得係数ＫとＭＯＳＦＥＴの
ゲートの縦横比（Ｗ／Ｌ）の積で与えられる。すなわ
ち、β＝Ｋ・Ｗ／Ｌ。また、レシオｒはドライバＭＯＳ
ＦＥＴの利得係数βD とアクセスＭＯＳＦＥＴの利得係
数βA の比で与えられる。すなわち、ｒ＝βD ／βA 。
【００１１】従来技術では、レシオを大きくするため
に、ドライバＭＯＳＦＥＴの縦横比（Ｗ／Ｌ）を大きく
し、アクセスＭＯＳＦＥＴのそれを小さくすること、す
なわち、ドライバＭＯＳＦＥＴのゲート幅を大きくし、
そのゲート長を短くする、アクセスＭＯＳＦＥＴのゲー
ト幅を小さくし、そのゲート長を長くする、ことが行わ
れてきた。
に、ドライバＭＯＳＦＥＴの縦横比（Ｗ／Ｌ）を大きく
し、アクセスＭＯＳＦＥＴのそれを小さくすること、す
なわち、ドライバＭＯＳＦＥＴのゲート幅を大きくし、
そのゲート長を短くする、アクセスＭＯＳＦＥＴのゲー
ト幅を小さくし、そのゲート長を長くする、ことが行わ
れてきた。
【００１２】
【発明が解決しようとする課題】上述したように、従来
技術では、メモリセルの安定度の向上のために、ドラ
イバＭＯＳＦＥＴのゲート幅を大きくするかアクセスＭ
ＯＳＦＥＴのゲート長を長くする、ドライバＭＯＳＦ
ＥＴのゲート長を短くするかアクセスＭＯＳＦＥＴのゲ
ート幅を小さくする、ことが行われてきた。しかし、こ
の技術をさらに進めようとすると、前者ではチップサイ
ズが大きくなるという問題が起こり、また後者では製造
ばらつきにより耐圧の低下や動作の不安定が起こり、歩
留りが大幅に低下する。即ち、現状では従来技術の延長
上でまたはの対策を採ることはいずれも好ましくな
い結果を招く。
技術では、メモリセルの安定度の向上のために、ドラ
イバＭＯＳＦＥＴのゲート幅を大きくするかアクセスＭ
ＯＳＦＥＴのゲート長を長くする、ドライバＭＯＳＦ
ＥＴのゲート長を短くするかアクセスＭＯＳＦＥＴのゲ
ート幅を小さくする、ことが行われてきた。しかし、こ
の技術をさらに進めようとすると、前者ではチップサイ
ズが大きくなるという問題が起こり、また後者では製造
ばらつきにより耐圧の低下や動作の不安定が起こり、歩
留りが大幅に低下する。即ち、現状では従来技術の延長
上でまたはの対策を採ることはいずれも好ましくな
い結果を招く。
【００１３】
【課題を解決するための手段】本発明のスタティックメ
モリは、複数のメモリセルを有し、各メモリセルが、ゲ
ートとドレインとが交差接続された１対のドライバＭＯ
ＳＦＥＴと、各ドライバＭＯＳＦＥＴのドレインと電源
との間にそれぞれ接続された２つの負荷素子と、各ドラ
イバＭＯＳＦＥＴのドレインと１対のビット線との間に
それぞれ接続され、ゲートがワード線に接続された２つ
のアクセスＭＯＳＦＥＴと、を構成要素としているもの
であって、前記ドライバＭＯＳＦＥＴのゲートの縦横比
は前記アクセスＭＯＳＦＥＴのゲートのそれより大きく
設定され、かつ前記ドライバＭＯＳＦＥＴの利得係数と
前記アクセスＭＯＳＦＥＴの利得係数との比は前記ドラ
イバＭＯＳＦＥＴのゲートの縦横比と前記アクセスＭＯ
ＳＦＥＴのゲートの縦横比との比より大きく設定されて
いることを特徴としている。
モリは、複数のメモリセルを有し、各メモリセルが、ゲ
ートとドレインとが交差接続された１対のドライバＭＯ
ＳＦＥＴと、各ドライバＭＯＳＦＥＴのドレインと電源
との間にそれぞれ接続された２つの負荷素子と、各ドラ
イバＭＯＳＦＥＴのドレインと１対のビット線との間に
それぞれ接続され、ゲートがワード線に接続された２つ
のアクセスＭＯＳＦＥＴと、を構成要素としているもの
であって、前記ドライバＭＯＳＦＥＴのゲートの縦横比
は前記アクセスＭＯＳＦＥＴのゲートのそれより大きく
設定され、かつ前記ドライバＭＯＳＦＥＴの利得係数と
前記アクセスＭＯＳＦＥＴの利得係数との比は前記ドラ
イバＭＯＳＦＥＴのゲートの縦横比と前記アクセスＭＯ
ＳＦＥＴのゲートの縦横比との比より大きく設定されて
いることを特徴としている。
【００１４】ドライバＭＯＳＦＥＴとアクセスＭＯＳＦ
ＥＴとの利得係数の比をこれらのトランジスタの縦横比
の比以上とするには、例えば、アクセスＭＯＳＦＥＴの
ゲート酸化膜の膜厚をドライバＭＯＳＦＥＴのそれより
厚くする、各トランジスタをＬＤＤ（Lightly Doped Dr
ain ) 構造またはＤＤ（Double Diffused Drain ）構造
とし、アクセスＭＯＳＦＥＴの低不純物濃度領域の不純
物濃度をドライバＭＯＳＦＥＴの低不純物濃度領域のそ
れより低くする、あるいは、アクセスＭＯＳＦＥＴのソ
ース・ドレイン領域のいずれか一方または両方の不純物
濃度をドライバＭＯＳＦＥＴのソース・ドレイン領域の
不純物濃度より低くする、等の手段が採用される。
ＥＴとの利得係数の比をこれらのトランジスタの縦横比
の比以上とするには、例えば、アクセスＭＯＳＦＥＴの
ゲート酸化膜の膜厚をドライバＭＯＳＦＥＴのそれより
厚くする、各トランジスタをＬＤＤ（Lightly Doped Dr
ain ) 構造またはＤＤ（Double Diffused Drain ）構造
とし、アクセスＭＯＳＦＥＴの低不純物濃度領域の不純
物濃度をドライバＭＯＳＦＥＴの低不純物濃度領域のそ
れより低くする、あるいは、アクセスＭＯＳＦＥＴのソ
ース・ドレイン領域のいずれか一方または両方の不純物
濃度をドライバＭＯＳＦＥＴのソース・ドレイン領域の
不純物濃度より低くする、等の手段が採用される。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示す断面図
である。同図において、１はｐウェル、２はフィールド
酸化膜、３ａ、４ａはそれぞれドライバＭＯＳＦＥＴの
ゲート酸化膜とゲート電極、３ｂ、４ｂはそれぞれアク
セスＭＯＳＦＥＴのゲート酸化膜とゲート電極、５はソ
ース、ドレイン領域を構成するｎ+ 型拡散層である。図
１に示されるように、本実施例においてはアクセスＭＯ
ＳＦＥＴのゲート酸化膜３ｂの膜厚がドライバＭＯＳＦ
ＥＴのゲート酸化膜３ａの膜厚より厚くなされている。
て説明する。図１は本発明の第１の実施例を示す断面図
である。同図において、１はｐウェル、２はフィールド
酸化膜、３ａ、４ａはそれぞれドライバＭＯＳＦＥＴの
ゲート酸化膜とゲート電極、３ｂ、４ｂはそれぞれアク
セスＭＯＳＦＥＴのゲート酸化膜とゲート電極、５はソ
ース、ドレイン領域を構成するｎ+ 型拡散層である。図
１に示されるように、本実施例においてはアクセスＭＯ
ＳＦＥＴのゲート酸化膜３ｂの膜厚がドライバＭＯＳＦ
ＥＴのゲート酸化膜３ａの膜厚より厚くなされている。
【００１６】次に、図２を参照して第１の実施例の製造
方法について説明する。まず、常法により、ｐウェル１
上に素子分離のために必要なフィールド酸化膜２を形成
し［図２の（ａ）］、続いて熱酸化法により全面に膜厚
７０Åのゲート酸化膜前駆体３ｃを形成する［図２の
（ｂ）］。
方法について説明する。まず、常法により、ｐウェル１
上に素子分離のために必要なフィールド酸化膜２を形成
し［図２の（ａ）］、続いて熱酸化法により全面に膜厚
７０Åのゲート酸化膜前駆体３ｃを形成する［図２の
（ｂ）］。
【００１７】次に、ゲート酸化膜前駆体３ｃ上にフォト
レジスト８ａを塗布し、アクセスＭＯＳＦＥＴ部分にフ
ォトレジストが残るようにした後、酸化膜をエッチング
する［図２の（ｃ）］。
レジスト８ａを塗布し、アクセスＭＯＳＦＥＴ部分にフ
ォトレジストが残るようにした後、酸化膜をエッチング
する［図２の（ｃ）］。
【００１８】続いて、フォトレジスト８を剥離し、再び
熱酸化法により必要なドライバＭＯＳＦＥＴのゲート酸
化膜厚分（１８０Å）の酸化膜を成長させてゲート酸化
膜３ａを形成する［図２の（ｄ）］。これにより、アク
セスＭＯＳＦＥＴのゲート酸化膜３ｂの厚さはゲート酸
化膜前駆体３ｃの膜厚７０ÅとドライバＭＯＳＦＥＴの
ゲート酸化膜３ａの膜厚１８０Åとの和の２５０Åとな
る。次に、多結晶シリコンを堆積し、これをパターニン
グしてゲート電極４ａ、４ｂを形成し、その後、イオン
注入工程、熱処理工程を経て図１に示した装置を得る。
熱酸化法により必要なドライバＭＯＳＦＥＴのゲート酸
化膜厚分（１８０Å）の酸化膜を成長させてゲート酸化
膜３ａを形成する［図２の（ｄ）］。これにより、アク
セスＭＯＳＦＥＴのゲート酸化膜３ｂの厚さはゲート酸
化膜前駆体３ｃの膜厚７０ÅとドライバＭＯＳＦＥＴの
ゲート酸化膜３ａの膜厚１８０Åとの和の２５０Åとな
る。次に、多結晶シリコンを堆積し、これをパターニン
グしてゲート電極４ａ、４ｂを形成し、その後、イオン
注入工程、熱処理工程を経て図１に示した装置を得る。
【００１９】次に、図３を参照して、第１の実施例によ
りレシオがどの程度改善されるかについて説明する。図
３はＭＯＳＦＥＴの能力を表す指標であるプロセス利得
係数Ｋがゲート酸化膜膜厚とどのような関係にあるかを
示したグラフで、横軸にゲート酸化膜膜厚を縦軸にプロ
セス利得係数をとっている。第１の実施例では、ドライ
バＭＯＳＦＥＴのゲート酸化膜３ａの厚さが１８０Å、
アクセスＭＯＳＦＥＴのゲート酸化膜３ｂの膜厚は２５
０Åであるから、ドライバＭＯＳＦＥＴのプロセス利得
係数は約３２０μＳ（micro siemens ）／Ｖ、アクセス
ＭＯＳＦＥＴのそれは約２４０μＳ／Ｖとなる。
りレシオがどの程度改善されるかについて説明する。図
３はＭＯＳＦＥＴの能力を表す指標であるプロセス利得
係数Ｋがゲート酸化膜膜厚とどのような関係にあるかを
示したグラフで、横軸にゲート酸化膜膜厚を縦軸にプロ
セス利得係数をとっている。第１の実施例では、ドライ
バＭＯＳＦＥＴのゲート酸化膜３ａの厚さが１８０Å、
アクセスＭＯＳＦＥＴのゲート酸化膜３ｂの膜厚は２５
０Åであるから、ドライバＭＯＳＦＥＴのプロセス利得
係数は約３２０μＳ（micro siemens ）／Ｖ、アクセス
ＭＯＳＦＥＴのそれは約２４０μＳ／Ｖとなる。
【００２０】レシオｒは、プロセス利得係数の比とゲー
ト縦横比の比との積で与えられるが、ここで、ゲート電
極４ａの縦横比とゲート電極４ｂの縦横比との比が３で
あるものとすると、レシオｒは、 ｒ＝（３２０／２４０）×３＝４ となる。一方、第１の実施例と同一のゲートサイズで従
来法によりメモリセルを構成した場合のレシオは３であ
るから、本実施例において、レシオについて３３％の改
善がなされたことになる。
ト縦横比の比との積で与えられるが、ここで、ゲート電
極４ａの縦横比とゲート電極４ｂの縦横比との比が３で
あるものとすると、レシオｒは、 ｒ＝（３２０／２４０）×３＝４ となる。一方、第１の実施例と同一のゲートサイズで従
来法によりメモリセルを構成した場合のレシオは３であ
るから、本実施例において、レシオについて３３％の改
善がなされたことになる。
【００２１】図４は本発明の第２の実施例を示す断面図
である。本実施例は、近年一般的に用いられるようにな
ってきたいわゆるＬＤＤ構造のＭＯＳＦＥＴの電流供給
能力が、ＬＤＤ構造に特有の低不純物濃度領域の不純物
濃度によって変化することに着目してなされたものであ
り、アクセスＭＯＳＦＥＴの低不純物濃度拡散層の不純
物濃度をドライバＭＯＳＦＥＴの低不純物濃度拡散層の
不純物濃度より低くすることによりレシオを大きくする
というものである。
である。本実施例は、近年一般的に用いられるようにな
ってきたいわゆるＬＤＤ構造のＭＯＳＦＥＴの電流供給
能力が、ＬＤＤ構造に特有の低不純物濃度領域の不純物
濃度によって変化することに着目してなされたものであ
り、アクセスＭＯＳＦＥＴの低不純物濃度拡散層の不純
物濃度をドライバＭＯＳＦＥＴの低不純物濃度拡散層の
不純物濃度より低くすることによりレシオを大きくする
というものである。
【００２２】図４において、１はｐウェル、２はフィー
ルド酸化膜、３はゲート酸化膜、４ａはドライバＭＯＳ
ＦＥＴのゲート電極、４ｂはアクセスＭＯＳＦＥＴのゲ
ート電極、５はｎ+ 型拡散層、６ａはｎ- 型拡散層、６
ｂはｎ--型拡散層、７はサイドウォールである。
ルド酸化膜、３はゲート酸化膜、４ａはドライバＭＯＳ
ＦＥＴのゲート電極、４ｂはアクセスＭＯＳＦＥＴのゲ
ート電極、５はｎ+ 型拡散層、６ａはｎ- 型拡散層、６
ｂはｎ--型拡散層、７はサイドウォールである。
【００２３】次に、図５を参照して第２の実施例の製造
方法について説明する。まず、従来と同様な工程でゲー
ト電極４ａ、４ｂまでを形成する［図５の（ａ）］。次
に、ゲート電極をマスクにして全面にアクセスＭＯＳＦ
ＥＴの低不純物濃度拡散層の不純物濃度になるようにド
ーズ量１×１０13／cm2 でイオン注入を行いｎ--型拡散
層６ｂを形成する［図５の（ｂ）］。
方法について説明する。まず、従来と同様な工程でゲー
ト電極４ａ、４ｂまでを形成する［図５の（ａ）］。次
に、ゲート電極をマスクにして全面にアクセスＭＯＳＦ
ＥＴの低不純物濃度拡散層の不純物濃度になるようにド
ーズ量１×１０13／cm2 でイオン注入を行いｎ--型拡散
層６ｂを形成する［図５の（ｂ）］。
【００２４】次に、フォトレジスト８ａを塗布し、アク
セスＭＯＳＦＥＴ部分にフォトレジストが残るようにし
た後、ドライバＭＯＳＦＥＴの低不純物濃度になるよう
にドーズ量２×１０13／cm2 でイオン注入を行い、ｎ-
型拡散層６ａを形成する。従って、ｎ- 型拡散層６ａへ
のドーズ量は３×１０13／cm2 となる。
セスＭＯＳＦＥＴ部分にフォトレジストが残るようにし
た後、ドライバＭＯＳＦＥＴの低不純物濃度になるよう
にドーズ量２×１０13／cm2 でイオン注入を行い、ｎ-
型拡散層６ａを形成する。従って、ｎ- 型拡散層６ａへ
のドーズ量は３×１０13／cm2 となる。
【００２５】この後、フォトレジスト８ａを取り去った
後サイドウォール７を形成し、高濃度不純物イオン注入
によりｎ+ 型拡散層５を形成すれば、図４に示す本実施
例装置が得られる。
後サイドウォール７を形成し、高濃度不純物イオン注入
によりｎ+ 型拡散層５を形成すれば、図４に示す本実施
例装置が得られる。
【００２６】次に、図６を参照して第２の実施例によ
り、レシオがどの程度改善されるかについて説明する。
図６は、ＬＤＤ構造のＭＯＳＦＥＴの電流供給能力が低
不純物濃度拡散層の不純物濃度とどのような関係にある
かを示したグラフで、横軸に低不純物濃度拡散層の不純
物イオン注入量を、縦軸にプロセス利得係数Ｋをとって
いる。
り、レシオがどの程度改善されるかについて説明する。
図６は、ＬＤＤ構造のＭＯＳＦＥＴの電流供給能力が低
不純物濃度拡散層の不純物濃度とどのような関係にある
かを示したグラフで、横軸に低不純物濃度拡散層の不純
物イオン注入量を、縦軸にプロセス利得係数Ｋをとって
いる。
【００２７】第２の実施例では、ドライバＭＯＳＦＥＴ
のｎ- 型拡散層６ａへのイオン注入量は３×１０13／cm
2 であり、アクセスＭＯＳＦＥＴのｎ--型拡散層６ｂへ
のイオン注入量は１×１０13／cm2 であるから、ドライ
バＭＯＳＦＥＴのプロセス利得係数は３４７μＳ／Ｖ、
アクセスＭＯＳＦＥＴのプロセス利得係数は２２０μＳ
／Ｖとなる。
のｎ- 型拡散層６ａへのイオン注入量は３×１０13／cm
2 であり、アクセスＭＯＳＦＥＴのｎ--型拡散層６ｂへ
のイオン注入量は１×１０13／cm2 であるから、ドライ
バＭＯＳＦＥＴのプロセス利得係数は３４７μＳ／Ｖ、
アクセスＭＯＳＦＥＴのプロセス利得係数は２２０μＳ
／Ｖとなる。
【００２８】ここで、ゲート電極４ａと４ｂとの縦横比
の比が３であるものとすると、レシオｒは、 ｒ＝（３４７／２２０）×３＝４．７ となる。従って、従来法による場合のレシオ３に対し、
５７％の改善がなされたことになる。
の比が３であるものとすると、レシオｒは、 ｒ＝（３４７／２２０）×３＝４．７ となる。従って、従来法による場合のレシオ３に対し、
５７％の改善がなされたことになる。
【００２９】図７の（ｃ）は本発明の第３の実施例を示
す断面図であり、図７の（ａ）、（ｂ）はその製造方法
を説明するための工程断面図である。図７の（ａ）に示
されるように、ゲート酸化膜３の一部を除去した後、多
結晶シリコンを被着し、これに不純物をドープした後パ
ターニングして、アクセスＭＯＳＦＥＴのゲート電極４
ｂ、および図示されないドライバＭＯＳＦＥＴのゲート
電極と接続され、一端が基板上のｎ型拡散層９と接触す
る多結晶シリコン配線４を形成する。
す断面図であり、図７の（ａ）、（ｂ）はその製造方法
を説明するための工程断面図である。図７の（ａ）に示
されるように、ゲート酸化膜３の一部を除去した後、多
結晶シリコンを被着し、これに不純物をドープした後パ
ターニングして、アクセスＭＯＳＦＥＴのゲート電極４
ｂ、および図示されないドライバＭＯＳＦＥＴのゲート
電極と接続され、一端が基板上のｎ型拡散層９と接触す
る多結晶シリコン配線４を形成する。
【００３０】次に、アクセスＭＯＳＦＥＴのソース・ド
レイン領域形成個所の、ドライバＭＯＳＦＥＴのゲート
電極と接続される側、即ち記憶ノード側領域上にフォト
レジスト８ｂを形成し、Ａｓを、加速エネルギー：５０
ｋｅＶ、ドーズ量：５×１０15／cm2 でイオン注入し
て、アクセスＭＯＳＦＥＴのビット線側ソース・ドレイ
ン領域およびドライバＭＯＳＦＥＴのソース・ドレイン
領域（図示なし）となるｎ+ 拡散層５を形成する。
レイン領域形成個所の、ドライバＭＯＳＦＥＴのゲート
電極と接続される側、即ち記憶ノード側領域上にフォト
レジスト８ｂを形成し、Ａｓを、加速エネルギー：５０
ｋｅＶ、ドーズ量：５×１０15／cm2 でイオン注入し
て、アクセスＭＯＳＦＥＴのビット線側ソース・ドレイ
ン領域およびドライバＭＯＳＦＥＴのソース・ドレイン
領域（図示なし）となるｎ+ 拡散層５を形成する。
【００３１】次に、図７の（ｂ）に示されるように、フ
ォトレジスト８ｂを除去した後、再びＡｓを、加速エネ
ルギー：５０ｋｅＶ、ドーズ量：５×１０14／cm2 でイ
オン注入して、アクセスＭＯＳＦＥＴの記憶ノード側ソ
ース・ドレイン領域としてｎ- 型拡散層６ａを形成す
る。
ォトレジスト８ｂを除去した後、再びＡｓを、加速エネ
ルギー：５０ｋｅＶ、ドーズ量：５×１０14／cm2 でイ
オン注入して、アクセスＭＯＳＦＥＴの記憶ノード側ソ
ース・ドレイン領域としてｎ- 型拡散層６ａを形成す
る。
【００３２】次に、層間絶縁膜１０を形成し、これにコ
ンタクトホールを形成した後、高抵抗素子と記憶ノード
部とを接続する多結晶シリコン配線１１を形成し、さら
に層間絶縁膜１２およびビット線を構成するＡｌ配線１
３を形成する。
ンタクトホールを形成した後、高抵抗素子と記憶ノード
部とを接続する多結晶シリコン配線１１を形成し、さら
に層間絶縁膜１２およびビット線を構成するＡｌ配線１
３を形成する。
【００３３】本実施例では、ｎ型拡散層９、ｎ+ 型拡散
層５、ｎ- 型拡散層６ａの不純物濃度をそれぞれＡ、
Ｂ、Ｃとするとき、Ｂ》Ａ≧Ｃとなされている。このよ
うに、本実施例では、アクセスＭＯＳＦＥＴの記憶ノー
ド側ソース・ドレイン領域の不純物濃度を下げこのトラ
ンジスタの電流供給能力を低下させているが、ここで注
意すべきことは、この領域の不純物濃度を下げすぎると
レシオはよくなっても抵抗値が高くなり書き込み速度が
遅くなるため、下限値が存在することである。
層５、ｎ- 型拡散層６ａの不純物濃度をそれぞれＡ、
Ｂ、Ｃとするとき、Ｂ》Ａ≧Ｃとなされている。このよ
うに、本実施例では、アクセスＭＯＳＦＥＴの記憶ノー
ド側ソース・ドレイン領域の不純物濃度を下げこのトラ
ンジスタの電流供給能力を低下させているが、ここで注
意すべきことは、この領域の不純物濃度を下げすぎると
レシオはよくなっても抵抗値が高くなり書き込み速度が
遅くなるため、下限値が存在することである。
【００３４】次に、図８を参照して本実施例のレシオの
改善程度について説明する。図８に示されるように、ア
クセスＭＯＳＦＥＴの一方のソース・ドレイン領域への
イオン注入のドーズ量を５×１０15／cm2 から５×１０
14／cm2 に下げることにより電流供給能力は８４％に低
下する。従って、レシオｒは、 ｒ＝３／０．８４＝３．５７ となり、レシオは従来の３に対して１９％改善される。
改善程度について説明する。図８に示されるように、ア
クセスＭＯＳＦＥＴの一方のソース・ドレイン領域への
イオン注入のドーズ量を５×１０15／cm2 から５×１０
14／cm2 に下げることにより電流供給能力は８４％に低
下する。従って、レシオｒは、 ｒ＝３／０．８４＝３．５７ となり、レシオは従来の３に対して１９％改善される。
【００３５】図９の（ｃ）は本発明の第４の実施例を示
す断面図であり、図９の（ａ）、（ｂ）はその製造方法
を説明するための工程断面図である。本実施例では、ア
クセスＭＯＳＦＥＴのビット線側ソース・ドレイン領域
およびドライバＭＯＳＦＥＴのソース・ドレイン領域が
ＬＤＤ構造となされた例に関する。図９の（ａ）に示す
ように、アクセスＭＯＳＦＥＴのゲート電極４ｂ、ドラ
イバＭＯＳＦＥＴのゲート電極に接続された多結晶シリ
コン配線４を形成した後、Ｐを、加速エネルギー：３５
ｋｅＶ、ドーズ量：３×１０13／cm2 でイオン注入し
て、ｎ- 型拡散層６ａを形成する。
す断面図であり、図９の（ａ）、（ｂ）はその製造方法
を説明するための工程断面図である。本実施例では、ア
クセスＭＯＳＦＥＴのビット線側ソース・ドレイン領域
およびドライバＭＯＳＦＥＴのソース・ドレイン領域が
ＬＤＤ構造となされた例に関する。図９の（ａ）に示す
ように、アクセスＭＯＳＦＥＴのゲート電極４ｂ、ドラ
イバＭＯＳＦＥＴのゲート電極に接続された多結晶シリ
コン配線４を形成した後、Ｐを、加速エネルギー：３５
ｋｅＶ、ドーズ量：３×１０13／cm2 でイオン注入し
て、ｎ- 型拡散層６ａを形成する。
【００３６】次に、ゲート電極４ｂおよび図示されてい
ないドライバ側ＭＯＳＦＥＴのゲート電極の側壁にサイ
ドウォール７を形成し、記憶ノード側ソース・ドレイン
領域上にフォトレジスト８ｂを形成する。次に、Ａｓ
を、加速エネルギー：５０ｋｅＶ、ドーズ量：５×１０
15／cm2 でイオン注入して、アクセスＭＯＳＦＥＴのビ
ット線側ソース・ドレイン領域およびドライバＭＯＳＦ
ＥＴのソース・ドレイン領域としてｎ+ 型拡散層５を形
成し［図９の（ｂ）］、その後、フォトレジスト８ｂを
剥離する［図９の（ｃ）］。これ以降の工程は先の実施
例と同様である。
ないドライバ側ＭＯＳＦＥＴのゲート電極の側壁にサイ
ドウォール７を形成し、記憶ノード側ソース・ドレイン
領域上にフォトレジスト８ｂを形成する。次に、Ａｓ
を、加速エネルギー：５０ｋｅＶ、ドーズ量：５×１０
15／cm2 でイオン注入して、アクセスＭＯＳＦＥＴのビ
ット線側ソース・ドレイン領域およびドライバＭＯＳＦ
ＥＴのソース・ドレイン領域としてｎ+ 型拡散層５を形
成し［図９の（ｂ）］、その後、フォトレジスト８ｂを
剥離する［図９の（ｃ）］。これ以降の工程は先の実施
例と同様である。
【００３７】以上、本発明の望ましい実施例について説
明したが、本発明はこれらの実施例に限定されるもので
はなく、例えば、第１の実施例を変更してドライバＭＯ
ＳＦＥＴのゲート絶縁膜を窒化膜としたり（アクセスＭ
ＯＳＦＥＴのゲート絶縁膜は酸化膜のまま）（この場
合、両トランジスタのゲート絶縁膜の膜厚はほぼ同程度
とすることができる）、第２の実施例のＬＤＤ構造のＭ
ＯＳＦＥＴに代えて二重拡散ドレイン構造（いわゆるＤ
Ｄ構造）のものを採用したりすることができる。
明したが、本発明はこれらの実施例に限定されるもので
はなく、例えば、第１の実施例を変更してドライバＭＯ
ＳＦＥＴのゲート絶縁膜を窒化膜としたり（アクセスＭ
ＯＳＦＥＴのゲート絶縁膜は酸化膜のまま）（この場
合、両トランジスタのゲート絶縁膜の膜厚はほぼ同程度
とすることができる）、第２の実施例のＬＤＤ構造のＭ
ＯＳＦＥＴに代えて二重拡散ドレイン構造（いわゆるＤ
Ｄ構造）のものを採用したりすることができる。
【００３８】さらに、第３の実施例を変更してビット線
側のソース・ドレイン領域の方をｎ- 型拡散層によって
構成したり（記憶ノード側はｎ+ 型拡散層とする）、あ
るいはビット線側および記憶ノード側の両方のソース・
ドレイン領域の不純物濃度を下げることもでき（この場
合には、一方のソース・ドレイン領域を低不純物濃度領
域で構成した場合の該領域の不純物濃度よりも高い不純
物濃度領域によりソース・ドレイン領域を構成する）、
また第４の実施例を変更して、ビット線側のＬＤＤ構造
のｎ- 型拡散層と記憶ノード側のソース・ドレイン領域
となるｎ- 型拡散層との不純物濃度を互いに異ならしめ
ることもできる。
側のソース・ドレイン領域の方をｎ- 型拡散層によって
構成したり（記憶ノード側はｎ+ 型拡散層とする）、あ
るいはビット線側および記憶ノード側の両方のソース・
ドレイン領域の不純物濃度を下げることもでき（この場
合には、一方のソース・ドレイン領域を低不純物濃度領
域で構成した場合の該領域の不純物濃度よりも高い不純
物濃度領域によりソース・ドレイン領域を構成する）、
また第４の実施例を変更して、ビット線側のＬＤＤ構造
のｎ- 型拡散層と記憶ノード側のソース・ドレイン領域
となるｎ- 型拡散層との不純物濃度を互いに異ならしめ
ることもできる。
【００３９】ここで、第４の実施例に対する上記変更例
に関し、ホットキャリア抑制効果に対する影響について
検討してみる。一般にＭＯＳＦＥＴにおいてホットキャ
リア対策としてＬＤＤ構造を採用する場合には、ｎ- 型
拡散層の不純物濃度はデバイスディメンジョンで決まる
最適濃度とし、ソース・ドレイン両側に同濃度の拡散層
を設けるが、上記変更例では、ビット線側のｎ- 型拡散
層の不純物濃度は上記のようにホットキャリア対策上の
観点から決定され、記憶ノード側のソース・ドレイン領
域の不純物濃度は、メモリセルの動作安定性と動作速度
とを考慮に入れて決定される。
に関し、ホットキャリア抑制効果に対する影響について
検討してみる。一般にＭＯＳＦＥＴにおいてホットキャ
リア対策としてＬＤＤ構造を採用する場合には、ｎ- 型
拡散層の不純物濃度はデバイスディメンジョンで決まる
最適濃度とし、ソース・ドレイン両側に同濃度の拡散層
を設けるが、上記変更例では、ビット線側のｎ- 型拡散
層の不純物濃度は上記のようにホットキャリア対策上の
観点から決定され、記憶ノード側のソース・ドレイン領
域の不純物濃度は、メモリセルの動作安定性と動作速度
とを考慮に入れて決定される。
【００４０】まず、読み出しモード時には、ビット線は
両方共Ｈレベルになされるため、両アクセスＭＯＳＦＥ
Ｔはビット線側がドレインとなる。よって、この場合、
ドレインがＬＤＤ構造となるため、ホットキャリアにつ
いては従来構造と同様に考えてよい。次に、書き込み時
について考えてみるに、記憶ノードがＬレベルでビット
線がＨレベルの場合はビット線側がドレインとなるた
め、読み出しモード時と同様であり、また逆に記憶ノー
ド側がドレインとなる場合、アクセスＭＯＳＦＥＴに流
れる電流がノード側容量に蓄えられた電荷だけであるた
めホットキャリアはほとんど問題にはならない。従っ
て、微細化された場合であっても、この変更例におい
て、記憶ノード側のソース・ドレイン領域の不純物濃度
をホットキャリア対策上の濃度と無関係に決定しても不
都合は生じない。
両方共Ｈレベルになされるため、両アクセスＭＯＳＦＥ
Ｔはビット線側がドレインとなる。よって、この場合、
ドレインがＬＤＤ構造となるため、ホットキャリアにつ
いては従来構造と同様に考えてよい。次に、書き込み時
について考えてみるに、記憶ノードがＬレベルでビット
線がＨレベルの場合はビット線側がドレインとなるた
め、読み出しモード時と同様であり、また逆に記憶ノー
ド側がドレインとなる場合、アクセスＭＯＳＦＥＴに流
れる電流がノード側容量に蓄えられた電荷だけであるた
めホットキャリアはほとんど問題にはならない。従っ
て、微細化された場合であっても、この変更例におい
て、記憶ノード側のソース・ドレイン領域の不純物濃度
をホットキャリア対策上の濃度と無関係に決定しても不
都合は生じない。
【００４１】
【発明の効果】以上説明したように、本発明は、ドライ
バＭＯＳＦＥＴとアクセスＭＯＳＦＥＴとの縦横比の比
以上にメモリセルのレシオを大きくするものであるの
で、本発明によれば、チップサイズを大きくすることな
く、また製造余裕や動作余裕を犠牲にすることなくメモ
リセルの安定度を高めることができる。
バＭＯＳＦＥＴとアクセスＭＯＳＦＥＴとの縦横比の比
以上にメモリセルのレシオを大きくするものであるの
で、本発明によれば、チップサイズを大きくすることな
く、また製造余裕や動作余裕を犠牲にすることなくメモ
リセルの安定度を高めることができる。
【００４２】また、本発明においては、第２乃至第４の
実施例では勿論第１の実施例でもアクセスＭＯＳＦＥＴ
のスレッショルド電圧ＶT は従来構造に対しほとんど変
化していない。このことはメモリセルのもう一つの動作
安定性に大きく関係する。アクセスＭＯＳＦＥＴの電流
供給能力を下げるために例えばチャネルドープを行うこ
とも考えられるが、この場合にはスレッショルド電圧Ｖ
T が大幅に高くなる。そのため、書き込み直後のメモリ
セルのＨレベルが低下して、書き込んでから十分に時間
が経過しないうちに読み出しを行うと、メモリセルが反
転する恐れがある。これに対し、本発明はしきい値をほ
とんど動かすことなく電流供給能力を下げているため、
メモリセルの反転問題は生じない。
実施例では勿論第１の実施例でもアクセスＭＯＳＦＥＴ
のスレッショルド電圧ＶT は従来構造に対しほとんど変
化していない。このことはメモリセルのもう一つの動作
安定性に大きく関係する。アクセスＭＯＳＦＥＴの電流
供給能力を下げるために例えばチャネルドープを行うこ
とも考えられるが、この場合にはスレッショルド電圧Ｖ
T が大幅に高くなる。そのため、書き込み直後のメモリ
セルのＨレベルが低下して、書き込んでから十分に時間
が経過しないうちに読み出しを行うと、メモリセルが反
転する恐れがある。これに対し、本発明はしきい値をほ
とんど動かすことなく電流供給能力を下げているため、
メモリセルの反転問題は生じない。
【００４３】近年半導体メモリは高密度化、大容量化の
一途をたどっており、その実現のためにますます高度な
微細加工技術が必要になってきているが、最近では光に
よるリソグラフィの限界のために、これ迄ほど加工精度
が上がらなくなる傾向が見えてきている。このため本来
非常に厳密な対称性を必要とするスタティックメモリセ
ルの非対称性が従来にも増して増大しつつあり、それに
伴ってメモリセルの安定度を確保するためのレシオの改
善が非常に重要になりつつある。本発明は、この様な要
請に応えるものであるので、その産業上の効果は極めて
大きい。
一途をたどっており、その実現のためにますます高度な
微細加工技術が必要になってきているが、最近では光に
よるリソグラフィの限界のために、これ迄ほど加工精度
が上がらなくなる傾向が見えてきている。このため本来
非常に厳密な対称性を必要とするスタティックメモリセ
ルの非対称性が従来にも増して増大しつつあり、それに
伴ってメモリセルの安定度を確保するためのレシオの改
善が非常に重要になりつつある。本発明は、この様な要
請に応えるものであるので、その産業上の効果は極めて
大きい。
【図１】 本発明の第１の実施例を示す断面図。
【図２】 本発明の第１の実施例の製造工程を説明する
ための工程断面図。
ための工程断面図。
【図３】 ＭＯＳＦＥＴのゲート酸化膜の膜厚とプロセ
ス利得係数の関係を示すグラフ。
ス利得係数の関係を示すグラフ。
【図４】 本発明の第２の実施例を示す断面図。
【図５】 本発明の第２の実施例の製造工程を説明する
ための工程断面図。
ための工程断面図。
【図６】 ＬＤＤ構造ＭＯＳＦＥＴの低不純物濃度拡散
層へのドーズ量とプロセス利得係数との関係を示すグラ
フ。
層へのドーズ量とプロセス利得係数との関係を示すグラ
フ。
【図７】 本発明の第３の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図８】 イオン注入ドーズ量と電流供給能力との関係
を示すグラフ。
を示すグラフ。
【図９】 本発明の第４の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図１０】 スタティックメモリセルの回路図。
【図１１】 図１０の部分等価回路図。
【図１２】 図１１の回路の入出力特性を示すグラフ。
１ ｐウェル
２ フィールド酸化膜
３、３ａ、３ｂ ゲート酸化膜
３ｃ ゲート酸化膜前駆体
４ 多結晶シリコン配線
４ａ、４ｂ ゲート電極
５ ｎ+ 型拡散層
６ａ ｎ- 型拡散層
６ｂ ｎ--型拡散層
７ サイドウォール
８ａ、８ｂ フォトレジスト
９ ｎ型拡散層
１０、１２ 層間絶縁膜
１１ 多結晶シリコン配線
１３ Ａｌ配線（ビット線）
Claims (4)
- 【請求項１】 複数のメモリセルを有し、各メモリセル
が、ゲートとドレインとが交差接続された１対のドライ
バＭＯＳＦＥＴと、各ドライバＭＯＳＦＥＴのドレイン
と電源との間にそれぞれ接続された２つの負荷素子と、
各ドライバＭＯＳＦＥＴのドレインと１対のビット線と
の間にそれぞれ接続され、ゲートがワード線に接続され
た２つのアクセスＭＯＳＦＥＴと、を構成要素としてい
るスタティックメモリにおいて、前記ドライバＭＯＳＦ
ＥＴのゲートの縦横比は前記アクセスＭＯＳＦＥＴのゲ
ートのそれより大きく設定され、かつ前記ドライバＭＯ
ＳＦＥＴの利得係数と前記アクセスＭＯＳＦＥＴの利得
係数との比は前記ドライバＭＯＳＦＥＴのゲートの縦横
比と前記アクセスＭＯＳＦＥＴのゲートの縦横比との比
より大きく設定されていることを特徴とするスタティッ
クメモリ。 - 【請求項２】 前記ドライバＭＯＳＦＥＴのゲート絶縁
膜の膜厚は前記アクセスＭＯＳＦＥＴのそれより薄くな
されている請求項１記載のスタティックメモリ。 - 【請求項３】 前記ドライバＭＯＳＦＥＴと前記アクセ
スＭＯＳＦＥＴのソース、ドレイン領域にはその対向す
る部分にそれぞれ低不純物濃度領域が形成されており、
かつ、前記ドライバＭＯＳＦＥＴの低不純物濃度領域の
不純物濃度が前記アクセスＭＯＳＦＥＴの低不純物濃度
領域のそれより高くなされている請求項１記載のスタテ
ィックメモリ。 - 【請求項４】 前記アクセスＭＯＳＦＥＴのソース・ド
レイン領域のいずれか一方または両方の不純物濃度が前
記ドライバＭＯＳのソース・ドレイン領域の不純物濃度
より低い請求項１記載のスタティックメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3262842A JP2754977B2 (ja) | 1991-02-08 | 1991-09-13 | スタティックメモリ |
| KR1019920016528A KR970007589B1 (ko) | 1991-09-13 | 1992-09-09 | 정적 메모리 장치 |
| DE69216728T DE69216728T2 (de) | 1991-09-13 | 1992-09-11 | Hochstabile statische Speichereinrichtung mit Metalloxid-Halbleiter-Feldeffekttransistoren |
| US07/944,117 US5285096A (en) | 1991-09-13 | 1992-09-11 | High stability static memory device having metal-oxide semiconductor field-effect transistors |
| EP92115604A EP0532041B1 (en) | 1991-09-13 | 1992-09-11 | High stability static memory device having metal-oxide-semiconductor field-effect transistors |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3780291 | 1991-02-08 | ||
| JP3-37802 | 1991-02-08 | ||
| JP3262842A JP2754977B2 (ja) | 1991-02-08 | 1991-09-13 | スタティックメモリ |
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|---|---|
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| JP2754977B2 JP2754977B2 (ja) | 1998-05-20 |
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Family Applications (1)
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| JP3262842A Expired - Fee Related JP2754977B2 (ja) | 1991-02-08 | 1991-09-13 | スタティックメモリ |
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| Country | Link |
|---|---|
| JP (1) | JP2754977B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1068459C (zh) * | 1996-10-14 | 2001-07-11 | 联华电子股份有限公司 | 静态随机存取存储器及其制作方法 |
| JP2002231828A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-09-13 JP JP3262842A patent/JP2754977B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1068459C (zh) * | 1996-10-14 | 2001-07-11 | 联华电子股份有限公司 | 静态随机存取存储器及其制作方法 |
| JP2002231828A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4592193B2 (ja) * | 2001-02-06 | 2010-12-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2754977B2 (ja) | 1998-05-20 |
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