JP3019200B2 - Ｓｒａｍ及びその作製方法 - Google Patents
Ｓｒａｍ及びその作製方法Info
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、スタティックラン
ダムアクセス記憶装置（ＳＲＡＭ）に係り、詳しくは、
安定性が改善されたＳＲＡＭとその作製方法とに関する
ものである。
ダムアクセス記憶装置（ＳＲＡＭ）に係り、詳しくは、
安定性が改善されたＳＲＡＭとその作製方法とに関する
ものである。
【０００２】
【従来の技術】寸法の小型化を図った集積回路の設計が
採用され、集積回路内の素子が高密度化していることか
ら、集積回路の性能が向上し、実質的なコストも低下し
ている。ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭな
どの現代の集積回路記憶装置は、このような戦略の特徴
が顕著に現れた例といえる。集積回路記憶装置内のメモ
リセルの高密度化は現在も進みつつあり、これに伴い、
このような素子内の記憶装置の１ビット当たりのコスト
も低下している。高密度化は、素子内の各構造を小型化
し、かつ各素子間または素子を構成する各構造間の分離
を減少させることによって実現される。このような小型
化設計ルールでは、小型化設計ルールが実施されるに当
たり、素子の小型化によって可能な、または、性能維持
を必要とする配置、設計、ならびに構成上の修正が行わ
れる。例えば、ゲート酸化膜の薄膜化や食刻処理におけ
る耐性制御の改善などの設計上の改善によって、多くの
従来型集積回路に加えられる動作電圧を低下できる。一
方、微細化設計ルールの場合、動作電圧の低下は、従来
の高い動作電圧で動作する小型素子に発生する高温キャ
リアの影響を制限するうえで欠かせない。
採用され、集積回路内の素子が高密度化していることか
ら、集積回路の性能が向上し、実質的なコストも低下し
ている。ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭな
どの現代の集積回路記憶装置は、このような戦略の特徴
が顕著に現れた例といえる。集積回路記憶装置内のメモ
リセルの高密度化は現在も進みつつあり、これに伴い、
このような素子内の記憶装置の１ビット当たりのコスト
も低下している。高密度化は、素子内の各構造を小型化
し、かつ各素子間または素子を構成する各構造間の分離
を減少させることによって実現される。このような小型
化設計ルールでは、小型化設計ルールが実施されるに当
たり、素子の小型化によって可能な、または、性能維持
を必要とする配置、設計、ならびに構成上の修正が行わ
れる。例えば、ゲート酸化膜の薄膜化や食刻処理におけ
る耐性制御の改善などの設計上の改善によって、多くの
従来型集積回路に加えられる動作電圧を低下できる。一
方、微細化設計ルールの場合、動作電圧の低下は、従来
の高い動作電圧で動作する小型素子に発生する高温キャ
リアの影響を制限するうえで欠かせない。
【０００３】小型化設計ルールに従ってスタティックラ
ンダムアクセス記憶装置（ＳＲＡＭ）を作成し、かつ低
い内部動作電圧を用いることによって、ＳＲＡＭセルの
安定性が損なわれる可能性がある。動作電圧の低下など
の設計上の変更を行った場合、ＳＲＡＭセルがデータ読
出し動作中に安定したデータ状態を確実に維持できるよ
うにする電圧マージンが低下する可能性があり、そのた
めに読出し動作が不確定なものになったり、ＳＲＡＭセ
ル内に記憶されたデータを全て失う可能性が高くなる。
ンダムアクセス記憶装置（ＳＲＡＭ）を作成し、かつ低
い内部動作電圧を用いることによって、ＳＲＡＭセルの
安定性が損なわれる可能性がある。動作電圧の低下など
の設計上の変更を行った場合、ＳＲＡＭセルがデータ読
出し動作中に安定したデータ状態を確実に維持できるよ
うにする電圧マージンが低下する可能性があり、そのた
めに読出し動作が不確定なものになったり、ＳＲＡＭセ
ル内に記憶されたデータを全て失う可能性が高くなる。
【０００４】代表的なＳＲＡＭ設計には、データに対応
する電荷状態を記憶する２つの電荷蓄積ノードを備えた
ラッチ構成によって２または４つのＭＯＳトランジスタ
が結合されたものがある。各電荷蓄積ノードと１対の相
補型ビット線のうち対応するビット線とを選択的に接続
することにより、非破壊的なやり方で、従来のＳＲＡＭ
セルからデータの読出しが行われる。この選択的接続
は、１対のパス・トランジスタによって行われ、各パス
・トランジスタは、電荷蓄積ノードの１つと相補型ビッ
ト線のうちの対応するビット線との間に接続されてい
る。パス・トランジスタのゲートにワード線信号が送信
され、データ読出し動作中にパス・トランジスタがオン
になる。オン状態のパス・トランジスタを介した電荷蓄
積ノードに電荷が流出、流入することにより、ビット線
の一方が放電され、他方が充電される。ビット線の電圧
の変化は、差動増幅器によって検知される。
する電荷状態を記憶する２つの電荷蓄積ノードを備えた
ラッチ構成によって２または４つのＭＯＳトランジスタ
が結合されたものがある。各電荷蓄積ノードと１対の相
補型ビット線のうち対応するビット線とを選択的に接続
することにより、非破壊的なやり方で、従来のＳＲＡＭ
セルからデータの読出しが行われる。この選択的接続
は、１対のパス・トランジスタによって行われ、各パス
・トランジスタは、電荷蓄積ノードの１つと相補型ビッ
ト線のうちの対応するビット線との間に接続されてい
る。パス・トランジスタのゲートにワード線信号が送信
され、データ読出し動作中にパス・トランジスタがオン
になる。オン状態のパス・トランジスタを介した電荷蓄
積ノードに電荷が流出、流入することにより、ビット線
の一方が放電され、他方が充電される。ビット線の電圧
の変化は、差動増幅器によって検知される。
【０００５】このようなデータ読出し動作中に安定性を
維持しながらＳＲＡＭセルのラッチを行うためには、Ｓ
ＲＡＭ内の電荷蓄積ノードのうち少なくとも１のノード
が、対応するビット線に電荷が流出、流入する速度より
も速い速度で充電または放電されなければならない。こ
れまで、特定の電荷蓄積ノードに接続されたパス・トラ
ンジスタのチャネルを、特定の電荷蓄積ノードに接続さ
れたドレインを有するＳＲＡＭセル・トランジスタのう
ち少なくとも１つのチャネルよりも狭くおよび／または
長くすることによって、このような制御が維持されてき
た。このような形態により、少なくとも１のＳＲＡＭセ
ル・トランジスタには、対応するパス・トランジスタよ
りも多くの電流を流すことができ、その結果、電荷蓄積
ノードによる充電または放電速度は、対応するビット線
による放電または充電速度よりも速くなる。
維持しながらＳＲＡＭセルのラッチを行うためには、Ｓ
ＲＡＭ内の電荷蓄積ノードのうち少なくとも１のノード
が、対応するビット線に電荷が流出、流入する速度より
も速い速度で充電または放電されなければならない。こ
れまで、特定の電荷蓄積ノードに接続されたパス・トラ
ンジスタのチャネルを、特定の電荷蓄積ノードに接続さ
れたドレインを有するＳＲＡＭセル・トランジスタのう
ち少なくとも１つのチャネルよりも狭くおよび／または
長くすることによって、このような制御が維持されてき
た。このような形態により、少なくとも１のＳＲＡＭセ
ル・トランジスタには、対応するパス・トランジスタよ
りも多くの電流を流すことができ、その結果、電荷蓄積
ノードによる充電または放電速度は、対応するビット線
による放電または充電速度よりも速くなる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな形態には一定の不利益や限界が生じる。例えば、パ
ス・トランジスタのチャネルを狭く、長くすることによ
って、データの読出し書込み動作が遅くなる。さらに、
異なるセル・トランジスタとパス・トランジスタの形態
に関連性があることから、ある特定のＳＲＡＭセルを厳
密にどのくらい小型化できるかという点に関して限界が
生じることになる。
うな形態には一定の不利益や限界が生じる。例えば、パ
ス・トランジスタのチャネルを狭く、長くすることによ
って、データの読出し書込み動作が遅くなる。さらに、
異なるセル・トランジスタとパス・トランジスタの形態
に関連性があることから、ある特定のＳＲＡＭセルを厳
密にどのくらい小型化できるかという点に関して限界が
生じることになる。
【０００７】そこで、本発明は、低い動作電圧で動作可
能な、またはより小規模な設計ルールによって構成可能
な安定性が強化されたＳＲＡＭを提供することを目的と
している。ＳＲＡＭセルへのアクセスに用いられるパス
・トランジスタのゲート電極が、セル・トランジスタに
比べてトランスコンダクタンスが低くなるような形状で
あることが好ましく、これによってＳＲＡＭセルの安定
性が高くなる。本発明の特に好適な実施例の方法によれ
ば、セルの安定性が向上するようなパス・トランジスタ
のゲートの断面形状を作成することができる。
能な、またはより小規模な設計ルールによって構成可能
な安定性が強化されたＳＲＡＭを提供することを目的と
している。ＳＲＡＭセルへのアクセスに用いられるパス
・トランジスタのゲート電極が、セル・トランジスタに
比べてトランスコンダクタンスが低くなるような形状で
あることが好ましく、これによってＳＲＡＭセルの安定
性が高くなる。本発明の特に好適な実施例の方法によれ
ば、セルの安定性が向上するようなパス・トランジスタ
のゲートの断面形状を作成することができる。
【０００８】
【課題を解決するための手段】本発明の１実施例によれ
ば、ビット線によってアドレス指定される複数のＳＲＡ
Ｍセルを備えたＳＲＡＭが提供されており、前記ＳＲＡ
Ｍセルは、高基準電位接触端子と低基準電位接触端子な
らびに電荷蓄積ノードを含んで構成されている。このよ
うなセルには、プルダウン・トランジスタとパス・トラ
ンジスタとがある。プルダウン・トランジスタは、電荷
蓄積ノードと低基準電位接触端子との間にソース・ドレ
インが接続されており、ゲート電極を有している。ま
た、パス・トランジスタは、電荷蓄積ノードとビット線
との間にソース・ドレインが接続されており、ゲート電
極を有しており、パス・トランジスタのゲート電極は、
プルダウン・トランジスタのゲート電極に較べて下方エ
ッジ部においてより大きく円弧状に上方に湾曲して底面
を有している。
ば、ビット線によってアドレス指定される複数のＳＲＡ
Ｍセルを備えたＳＲＡＭが提供されており、前記ＳＲＡ
Ｍセルは、高基準電位接触端子と低基準電位接触端子な
らびに電荷蓄積ノードを含んで構成されている。このよ
うなセルには、プルダウン・トランジスタとパス・トラ
ンジスタとがある。プルダウン・トランジスタは、電荷
蓄積ノードと低基準電位接触端子との間にソース・ドレ
インが接続されており、ゲート電極を有している。ま
た、パス・トランジスタは、電荷蓄積ノードとビット線
との間にソース・ドレインが接続されており、ゲート電
極を有しており、パス・トランジスタのゲート電極は、
プルダウン・トランジスタのゲート電極に較べて下方エ
ッジ部においてより大きく円弧状に上方に湾曲して底面
を有している。
【０００９】本発明の別の実施例によるＳＲＡＭは、ビ
ット線によりアドレス指定される複数のＳＲＡＭセルか
ら成り、高基準電位接触端子と低基準電位接触端子と電
荷蓄積ノードとから成る。プルダウン・トランジスタ
は、電荷蓄積ノードと低基準電位接触端子との間にソー
ス・ドレインが接続されておりゲート電極を有してい
る。パス・トランジスタは、電荷蓄積ノードとビット線
との間にソース・ドレインが接続され、ゲート電極を有
している。パス・トランジスタのゲート電極は、パス・
トランジスタのチャネル領域内に電界を生成する手段を
備え、生成された電界は、パス・トランジスタのチャネ
ル領域内のソースおよびドレインに隣接する部分で電界
強度が減少することを特徴とする。
ット線によりアドレス指定される複数のＳＲＡＭセルか
ら成り、高基準電位接触端子と低基準電位接触端子と電
荷蓄積ノードとから成る。プルダウン・トランジスタ
は、電荷蓄積ノードと低基準電位接触端子との間にソー
ス・ドレインが接続されておりゲート電極を有してい
る。パス・トランジスタは、電荷蓄積ノードとビット線
との間にソース・ドレインが接続され、ゲート電極を有
している。パス・トランジスタのゲート電極は、パス・
トランジスタのチャネル領域内に電界を生成する手段を
備え、生成された電界は、パス・トランジスタのチャネ
ル領域内のソースおよびドレインに隣接する部分で電界
強度が減少することを特徴とする。
【００１０】本発明の別の実施例では、ＳＲＡＭの形成
方法が示されている。上方に導線が形成された基板が提
供されており、第１の導線は、プルダウン・トランジス
タのチャネル領域の上方に形成され、第２の導線は、パ
ス・トランジスタのチャネル領域の上方に形成されてい
る。第１の導線は、前記第１の導線の酸化を防止するた
めにマスキングが施されている。第２の導線は、酸化が
行われる環境にさらされるが、第１の導線は、下方エッ
ジ部の断面形状が第２の導線の下方エッジ部の断面形状
と相異なるようマスキングされる。
方法が示されている。上方に導線が形成された基板が提
供されており、第１の導線は、プルダウン・トランジス
タのチャネル領域の上方に形成され、第２の導線は、パ
ス・トランジスタのチャネル領域の上方に形成されてい
る。第１の導線は、前記第１の導線の酸化を防止するた
めにマスキングが施されている。第２の導線は、酸化が
行われる環境にさらされるが、第１の導線は、下方エッ
ジ部の断面形状が第２の導線の下方エッジ部の断面形状
と相異なるようマスキングされる。
【００１１】
【発明の実施の形態】本発明の好適な実施例によれば、
ＳＲＡＭセルのパス・トランジスタのトランスコンダク
タンスを選択的に調整し、ＳＲＡＭトランジスタの形態
や配置を変えずにパス・トランジスタを流れる電流を制
限することにより、ＳＲＡＭセルの安定性が向上する。
ＳＲＡＭセルのパス・トランジスタのトランスコンダク
タンスを選択的に調整し、ＳＲＡＭトランジスタの形態
や配置を変えずにパス・トランジスタを流れる電流を制
限することにより、ＳＲＡＭセルの安定性が向上する。
【００１２】本発明の特に好適な実施例では、パス・ト
ランジスタのゲートの断面形状を変えることにより、パ
ス・トランジスタのトランスコンダクタンスを調整す
る。例えば、差動酸化工程により、パス・トランジスタ
のゲートを酸化して、パス・トランジスタのチャネルを
流れる電流を低下できるように、下方エッジ部が基板上
方に位置するゲートを作成できる。この酸化工程は、パ
ス・トランジスタ・ゲート電極の断面形状は酸化工程に
よって変化するが、保護されているセル・トランジスタ
のゲートの断面形状は変化しないように、酸化段階中に
セル・トランジスタの少なくとも一部のゲートが保護さ
れているという点で差動といえる。
ランジスタのゲートの断面形状を変えることにより、パ
ス・トランジスタのトランスコンダクタンスを調整す
る。例えば、差動酸化工程により、パス・トランジスタ
のゲートを酸化して、パス・トランジスタのチャネルを
流れる電流を低下できるように、下方エッジ部が基板上
方に位置するゲートを作成できる。この酸化工程は、パ
ス・トランジスタ・ゲート電極の断面形状は酸化工程に
よって変化するが、保護されているセル・トランジスタ
のゲートの断面形状は変化しないように、酸化段階中に
セル・トランジスタの少なくとも一部のゲートが保護さ
れているという点で差動といえる。
【００１３】図２では、２つのＰＭＯＳロード・トラン
ジスタ１０および１２、２つのＮＭＯＳプルダウン・ト
ランジスタ１４および１６の接続により形成された相互
結合型インバータを備えたＳＲＡＭセル（６トランジス
タまたは６Ｔセル）が示されている。ＰＭＯＳロード・
トランジスタ１０および１２は、それぞれ対応するＮＭ
ＯＳプルダウン・トランジスタ１４および１６のゲート
に接続されたゲートを有している。ＰＭＯＳロード・ト
ランジスタ１０および１２のドレインは、対応するＮＭ
ＯＳトランジスタ１４および１６のドレインに接続さ
れ、従来の構成によるインバータを形成している。
ジスタ１０および１２、２つのＮＭＯＳプルダウン・ト
ランジスタ１４および１６の接続により形成された相互
結合型インバータを備えたＳＲＡＭセル（６トランジス
タまたは６Ｔセル）が示されている。ＰＭＯＳロード・
トランジスタ１０および１２は、それぞれ対応するＮＭ
ＯＳプルダウン・トランジスタ１４および１６のゲート
に接続されたゲートを有している。ＰＭＯＳロード・ト
ランジスタ１０および１２のドレインは、対応するＮＭ
ＯＳトランジスタ１４および１６のドレインに接続さ
れ、従来の構成によるインバータを形成している。
【００１４】ロード・トランジスタのソースは高基準電
位（ＶＣＣ）に接続されており、プルダウン・トランジ
スタのソースは低基準電位（ＶＳＳ）に接続されてい
る。１つのインバータを形成しているＰＭＯＳトランジ
スタ１０とＮＭＯＳトランジスタ１４のゲートは、他の
インバータのトランジスタ１２および１６のドレインに
接続されている。同様に、他のインバータを形成してい
るＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１
６のゲートは、トランジスタ１０および１４のドレイン
に接続されている。
位（ＶＣＣ）に接続されており、プルダウン・トランジ
スタのソースは低基準電位（ＶＳＳ）に接続されてい
る。１つのインバータを形成しているＰＭＯＳトランジ
スタ１０とＮＭＯＳトランジスタ１４のゲートは、他の
インバータのトランジスタ１２および１６のドレインに
接続されている。同様に、他のインバータを形成してい
るＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１
６のゲートは、トランジスタ１０および１４のドレイン
に接続されている。
【００１５】したがって、第１インバータのトランジス
タ１０および１４のドレイン上（ノードＮ１）の電位が
第２インバータのトランジスタ１２および１６のゲート
に印加され、その電荷によって第２インバータがオンま
たはオフ状態に保たれる。論理的に逆の電位が第２イン
バータのトランジスタ１２および１６のドレイン（ノー
ドＮ２）と第１インバータのトランジスタ１０および１
４のゲート上に存在し、第１インバータを相補的なオフ
またはオン状態に保つ働きをしている。このため、図示
されたＳＲＡＭセルのラッチには２つの安定した状態が
あり、１つは、電荷蓄積ノードＮ１が所定の電位であ
り、かつ電荷蓄積ノードＮ２が低電位となっている状態
であり、もう１つは、電荷蓄積ノードＮ１が低電位であ
り、かつ電荷蓄積ノードＮ２が所定の電位となっている
状態である。ラッチの２つの状態を交互に入れ替わる方
式で２進データが記憶される。
タ１０および１４のドレイン上（ノードＮ１）の電位が
第２インバータのトランジスタ１２および１６のゲート
に印加され、その電荷によって第２インバータがオンま
たはオフ状態に保たれる。論理的に逆の電位が第２イン
バータのトランジスタ１２および１６のドレイン（ノー
ドＮ２）と第１インバータのトランジスタ１０および１
４のゲート上に存在し、第１インバータを相補的なオフ
またはオン状態に保つ働きをしている。このため、図示
されたＳＲＡＭセルのラッチには２つの安定した状態が
あり、１つは、電荷蓄積ノードＮ１が所定の電位であ
り、かつ電荷蓄積ノードＮ２が低電位となっている状態
であり、もう１つは、電荷蓄積ノードＮ１が低電位であ
り、かつ電荷蓄積ノードＮ２が所定の電位となっている
状態である。ラッチの２つの状態を交互に入れ替わる方
式で２進データが記憶される。
【００１６】インバータの一方をオン状態に、かつ別の
インバータをオフ状態に明確に保ちながら記憶状態を保
持しておくためには、電荷蓄積ノード、したがって、関
連するインバータの結合ゲートに充分な電荷が蓄積され
なくてはならない。ＳＲＡＭセルの安定性は、ＳＲＡＭ
セルが元の状態に保持された状態で電荷蓄積ノードの電
位が名目上の値から変化し得るマージンによって定量化
できる。
インバータをオフ状態に明確に保ちながら記憶状態を保
持しておくためには、電荷蓄積ノード、したがって、関
連するインバータの結合ゲートに充分な電荷が蓄積され
なくてはならない。ＳＲＡＭセルの安定性は、ＳＲＡＭ
セルが元の状態に保持された状態で電荷蓄積ノードの電
位が名目上の値から変化し得るマージンによって定量化
できる。
【００１７】ＳＲＡＭセルの状態は、これまで、セルの
２つの電荷蓄積ノードＮ１およびＮ２を選択的に１対の
相補的ビット線（ＢＬ、バーＢＬ）に接続することによ
って、読出しが行われてきた。１対のパス・トランジス
タ１８および２０は、電荷蓄積ノードＮ１およびＮ２と
それぞれ対応するビット線ＢＬおよびバーＢＬとの間に
接続されている。読出しが行われる前に、ビット線ＢＬ
およびバーＢＬは、高基準電圧と低基準電圧の中間の電
圧、すなわち、１／２・（ＶＣＣ−ＶＳＳ）で均一化さ
れ、ワード線ＷＬの信号により、パス・トランジスタは
オンになる。
２つの電荷蓄積ノードＮ１およびＮ２を選択的に１対の
相補的ビット線（ＢＬ、バーＢＬ）に接続することによ
って、読出しが行われてきた。１対のパス・トランジス
タ１８および２０は、電荷蓄積ノードＮ１およびＮ２と
それぞれ対応するビット線ＢＬおよびバーＢＬとの間に
接続されている。読出しが行われる前に、ビット線ＢＬ
およびバーＢＬは、高基準電圧と低基準電圧の中間の電
圧、すなわち、１／２・（ＶＣＣ−ＶＳＳ）で均一化さ
れ、ワード線ＷＬの信号により、パス・トランジスタは
オンになる。
【００１８】１例として、ここでノードＮ１が所定の電
位ＶＣＣとなり、ノードＮ２がそれよりも低い電位ＶＳ
Ｓになったとする。パス・トランジスタ１８および２０
がオンになると、電荷はノードＮ１からパス・トランジ
スタ１８を通ってビット線ＢＬに流出する。ノードＮ１
の電荷はビット線ＢＬへの流出を始め、また、ロード・
トランジスタ１０を通ってノードＮ１に流入して電荷が
補充される。同時に、ビット線バーＢＬからパス・トラ
ンジスタ２０を通ってノードＮ２に電荷が流れ、さらに
この電荷は、ノードＮ２からプルダウン・トランジスタ
１６を通って流れる。トランジスタ１０を通って流れる
電流よりもパス・トランジスタ１８を通って流れる電流
の方が多い限り、電荷はノードＮ１から流出し始め、あ
る一定の水準まで低下すると、プルダウン・トランジス
タ１６のオフへの切換えを開始できる。また、プルダウ
ン・トランジスタ１６を通って流れる電流よりもパス・
トランジスタ２０を通って流れる電流の方が多い限り、
電荷は、電荷蓄積ノードＮ２に蓄積し始め、ある一定の
水準まで達すると、ロード・トランジスタ１０のオフへ
の切換えを開始できる。
位ＶＣＣとなり、ノードＮ２がそれよりも低い電位ＶＳ
Ｓになったとする。パス・トランジスタ１８および２０
がオンになると、電荷はノードＮ１からパス・トランジ
スタ１８を通ってビット線ＢＬに流出する。ノードＮ１
の電荷はビット線ＢＬへの流出を始め、また、ロード・
トランジスタ１０を通ってノードＮ１に流入して電荷が
補充される。同時に、ビット線バーＢＬからパス・トラ
ンジスタ２０を通ってノードＮ２に電荷が流れ、さらに
この電荷は、ノードＮ２からプルダウン・トランジスタ
１６を通って流れる。トランジスタ１０を通って流れる
電流よりもパス・トランジスタ１８を通って流れる電流
の方が多い限り、電荷はノードＮ１から流出し始め、あ
る一定の水準まで低下すると、プルダウン・トランジス
タ１６のオフへの切換えを開始できる。また、プルダウ
ン・トランジスタ１６を通って流れる電流よりもパス・
トランジスタ２０を通って流れる電流の方が多い限り、
電荷は、電荷蓄積ノードＮ２に蓄積し始め、ある一定の
水準まで達すると、ロード・トランジスタ１０のオフへ
の切換えを開始できる。
【００１９】電荷蓄積ノードＮ１およびＮ２の放電およ
び充電により、ＳＲＡＭセルの記憶状態が切り換えられ
ることによって、ＳＲＡＭセルに誤ったデータが記憶さ
れたまま放置される。したがって、パス・トランジスタ
を通って流れる電流の量を一定の相対的水準に調節する
ことが望ましく、この水準は、セル・トランジスタのう
ち少なくとも数個のトランジスタを流れる電流の量を下
回ることが望ましい。すなわち、比較的高い電流が、電
荷蓄積ノードの各々に接続されたロード・トランジスタ
またはプルダウン・トランジスタの１つを流れることに
なる。一般に、薄膜トランジスタ（ＴＦＴ）として形成
された２つのロード・トランジスタ１０および１２を有
する６つのトランジスタＳＲＡＭセルが形成されてい
る。このような２つの薄膜トランジスタによるＳＲＡＭ
セルを構成するために、ロード・トランジスタ１０およ
び１２のゲート電極だけでなく、ソース、ドレイン、お
よびチャネル領域も、すべてポリシリコンによって形成
されており、このポリシリコンは、基板表面に形成され
たパス・トランジスタとプルダウン・トランジスタを備
えた回路の下層を覆っている絶縁層に堆積されている。
び充電により、ＳＲＡＭセルの記憶状態が切り換えられ
ることによって、ＳＲＡＭセルに誤ったデータが記憶さ
れたまま放置される。したがって、パス・トランジスタ
を通って流れる電流の量を一定の相対的水準に調節する
ことが望ましく、この水準は、セル・トランジスタのう
ち少なくとも数個のトランジスタを流れる電流の量を下
回ることが望ましい。すなわち、比較的高い電流が、電
荷蓄積ノードの各々に接続されたロード・トランジスタ
またはプルダウン・トランジスタの１つを流れることに
なる。一般に、薄膜トランジスタ（ＴＦＴ）として形成
された２つのロード・トランジスタ１０および１２を有
する６つのトランジスタＳＲＡＭセルが形成されてい
る。このような２つの薄膜トランジスタによるＳＲＡＭ
セルを構成するために、ロード・トランジスタ１０およ
び１２のゲート電極だけでなく、ソース、ドレイン、お
よびチャネル領域も、すべてポリシリコンによって形成
されており、このポリシリコンは、基板表面に形成され
たパス・トランジスタとプルダウン・トランジスタを備
えた回路の下層を覆っている絶縁層に堆積されている。
【００２０】一般に、ロード・トランジスタのトランス
コンダクタンスを高くするのは好ましくないが、これ
は、トランスコンダクタンスの高いＴＦＴロード・トラ
ンジスタが不適当な水準の電力を消費する場合、ポリシ
リコン・トランジスタが漏電しやすくなる傾向があるた
めである。したがって、プルダウン・トランジスタが、
読出し動作によってＳＲＡＭセルのデータ状態が変化し
ないことを保証する充分な水準の電流をパス・トランジ
スタよりも容易に流せることが好ましい。
コンダクタンスを高くするのは好ましくないが、これ
は、トランスコンダクタンスの高いＴＦＴロード・トラ
ンジスタが不適当な水準の電力を消費する場合、ポリシ
リコン・トランジスタが漏電しやすくなる傾向があるた
めである。したがって、プルダウン・トランジスタが、
読出し動作によってＳＲＡＭセルのデータ状態が変化し
ないことを保証する充分な水準の電流をパス・トランジ
スタよりも容易に流せることが好ましい。
【００２１】従来のＳＲＡＭの利用法では、比較的狭く
長いチャネルを有するパス・トランジスタと広くて短い
チャネルを有するプルダウン・トランジスタを提供する
ことにより、パス・トランジスタとプルダウン・トラン
ジスタを通るコンダクタンスの違いが取り入れられてき
た。しかしながら、小型化設計ルールの実施や低動作電
圧を対象にした設計を行うに当たって、最小構造規模な
どの処理による限界があることから、この時点で現在の
インプリメンテーションを上回る戦略を押し通すのは不
適当である。プルダウン・トランジスタとパス・トラン
ジスタのトランスコンダクタンスの比を一定に保ちなが
ら、セルのサイズをさらに小型化するのは困難である。
同様に、セルの大きさを不適当にも拡大しなければ動作
電圧が低下する場合、セルの安定性を保つうえで充分な
電圧マージンを確保するのは難しい。したがって、本発
明の実施例では、好ましくは、プルダウン・トランジス
タの伝導性を損なうことなく、パス・トランジスタの伝
導性を低下させる代替的な方法を提供している。
長いチャネルを有するパス・トランジスタと広くて短い
チャネルを有するプルダウン・トランジスタを提供する
ことにより、パス・トランジスタとプルダウン・トラン
ジスタを通るコンダクタンスの違いが取り入れられてき
た。しかしながら、小型化設計ルールの実施や低動作電
圧を対象にした設計を行うに当たって、最小構造規模な
どの処理による限界があることから、この時点で現在の
インプリメンテーションを上回る戦略を押し通すのは不
適当である。プルダウン・トランジスタとパス・トラン
ジスタのトランスコンダクタンスの比を一定に保ちなが
ら、セルのサイズをさらに小型化するのは困難である。
同様に、セルの大きさを不適当にも拡大しなければ動作
電圧が低下する場合、セルの安定性を保つうえで充分な
電圧マージンを確保するのは難しい。したがって、本発
明の実施例では、好ましくは、プルダウン・トランジス
タの伝導性を損なうことなく、パス・トランジスタの伝
導性を低下させる代替的な方法を提供している。
【００２２】図１は、本発明の好適な実施例によるＳＲ
ＡＭの断面部分を示したものであり、詳しくは、ＳＲＡ
Ｍの好適な実施例のプルダウン・トランジスタ１４とパ
ス・トランジスタ１８の側面を示したものである。図示
されている実施例には、従来の形状を備えたパス・トラ
ンジスタ・ゲート電極によって生成される電界とは著し
く異なった電界をパス・トランジスタのチャネルに生成
するパス・トランジスタ・ゲート電極４４が具備されて
いる。
ＡＭの断面部分を示したものであり、詳しくは、ＳＲＡ
Ｍの好適な実施例のプルダウン・トランジスタ１４とパ
ス・トランジスタ１８の側面を示したものである。図示
されている実施例には、従来の形状を備えたパス・トラ
ンジスタ・ゲート電極によって生成される電界とは著し
く異なった電界をパス・トランジスタのチャネルに生成
するパス・トランジスタ・ゲート電極４４が具備されて
いる。
【００２３】図１の実施例に示すパス・トランジスタ・
ゲート電極４４によって生成される電界の違いは、パス
・トランジスタのチャネル領域内およびソース・ドレイ
ン電極近傍で最も顕著になることが望ましい。この領域
の電界が低下すると、引きつけられる自由キャリアの数
が減少することから、従来のパス・トランジスタ・ゲー
ト電極に比べてパス・トランジスタ・チャネルの伝導性
が低下する。チャネル領域内に生成される電界の変更を
強化するためには、円周が周辺のソース／ドレイン領域
を越え、しかもチャネル領域上を覆う範囲にわたって、
パス・トランジスタ・ゲート電極の下方エッジ部が円形
を描くことが特に好ましい。このため、パス・トランジ
スタ・ゲート電極の下方エッジ部が、ソース／ドレイン
電極４０および４２の拡散範囲の間において、基板のチ
ャネル領域上の基板表面上方に引き上げられる。
ゲート電極４４によって生成される電界の違いは、パス
・トランジスタのチャネル領域内およびソース・ドレイ
ン電極近傍で最も顕著になることが望ましい。この領域
の電界が低下すると、引きつけられる自由キャリアの数
が減少することから、従来のパス・トランジスタ・ゲー
ト電極に比べてパス・トランジスタ・チャネルの伝導性
が低下する。チャネル領域内に生成される電界の変更を
強化するためには、円周が周辺のソース／ドレイン領域
を越え、しかもチャネル領域上を覆う範囲にわたって、
パス・トランジスタ・ゲート電極の下方エッジ部が円形
を描くことが特に好ましい。このため、パス・トランジ
スタ・ゲート電極の下方エッジ部が、ソース／ドレイン
電極４０および４２の拡散範囲の間において、基板のチ
ャネル領域上の基板表面上方に引き上げられる。
【００２４】従来のパス・トランジスタ・ゲート電極
は、平面状の底面が、チャネル領域からある一定の距離
だけ隔てられている。同じようなチャネル領域に同じよ
うな電位を加えるために、図１に示すゲート電極４４
は、チャネル領域のエッジ部またはソース／ドレイン電
極内に低い電界を発生させ、チャネル領域の伝導性が、
従来の平面状のゲート電極を有するパス・トランジスタ
のチャネルよりも低くなるようにする。いずれの場合
も、ソース／ドレイン領域に直に隣接するパス・トラン
ジスタのチャネル領域に配置される導線が少なくてす
む。したがって、図示されているパス・トランジスタ・
ゲート電極によって生成される別の電界により、パス・
トランジスタのチャネルのトランスコンダクタンスが低
下し、これによってプルダウン・トランジスタ１４を流
れる電流よりもパス・トランジスタ１８を流れる電流の
量が少なくなる。図１に示すように、プルダウン・トラ
ンジスタ１４のゲート電極３８の断面は、従来ＳＲＡＭ
に実現されている形状と大きく変わってはいないことか
ら、パス・トランジスタ１８のゲート電極４４の断面形
状を目的に合わせて作成することにより、ＳＲＡＭセル
の安定性が向上するようパス・トランジスタ１８の伝導
性を低下させることができる。
は、平面状の底面が、チャネル領域からある一定の距離
だけ隔てられている。同じようなチャネル領域に同じよ
うな電位を加えるために、図１に示すゲート電極４４
は、チャネル領域のエッジ部またはソース／ドレイン電
極内に低い電界を発生させ、チャネル領域の伝導性が、
従来の平面状のゲート電極を有するパス・トランジスタ
のチャネルよりも低くなるようにする。いずれの場合
も、ソース／ドレイン領域に直に隣接するパス・トラン
ジスタのチャネル領域に配置される導線が少なくてす
む。したがって、図示されているパス・トランジスタ・
ゲート電極によって生成される別の電界により、パス・
トランジスタのチャネルのトランスコンダクタンスが低
下し、これによってプルダウン・トランジスタ１４を流
れる電流よりもパス・トランジスタ１８を流れる電流の
量が少なくなる。図１に示すように、プルダウン・トラ
ンジスタ１４のゲート電極３８の断面は、従来ＳＲＡＭ
に実現されている形状と大きく変わってはいないことか
ら、パス・トランジスタ１８のゲート電極４４の断面形
状を目的に合わせて作成することにより、ＳＲＡＭセル
の安定性が向上するようパス・トランジスタ１８の伝導
性を低下させることができる。
【００２５】図１のＳＲＡＭは、シリコン基板３０上に
形成され、フィールド酸化膜素子絶縁領域３２が基板３
０の表面上に形成されている。プルダウン・トランジス
タ１４は、基板表面３０に形成されたソース／ドレイン
領域３４および３６と、基板表面上のゲート酸化膜（不
図示）の上方に形成されたゲート電極３８とによって構
成されている。一方、パス・トランジスタ１８は、基板
表面に形成されたソース／ドレイン領域４０および４２
と、ゲート酸化膜（不図示）上に形成されたゲート電極
４４とにより構成されている。プルダウン・トランジス
タとパス・トランジスタのゲート電極３８および４４
は、少なくとも部分的にはドーピングされたポリシリコ
ンによって形成されている。
形成され、フィールド酸化膜素子絶縁領域３２が基板３
０の表面上に形成されている。プルダウン・トランジス
タ１４は、基板表面３０に形成されたソース／ドレイン
領域３４および３６と、基板表面上のゲート酸化膜（不
図示）の上方に形成されたゲート電極３８とによって構
成されている。一方、パス・トランジスタ１８は、基板
表面に形成されたソース／ドレイン領域４０および４２
と、ゲート酸化膜（不図示）上に形成されたゲート電極
４４とにより構成されている。プルダウン・トランジス
タとパス・トランジスタのゲート電極３８および４４
は、少なくとも部分的にはドーピングされたポリシリコ
ンによって形成されている。
【００２６】ゲート電極は、導電性材料から成る複数の
層で形成されている場合、ゲート電極の少なくとも最も
下層の部分が、ドーピングされたポリシリコン層により
形成されている。プルダウン・トランジスタ電極３８お
よびパス・トランジスタ電極４４のゲート内のドーピン
グされたポリシリコンの最下層部は、１枚のポリシリコ
ン層により形成されていてもよく、あるいは、ＳＲＡＭ
セルの別の構成では、プルダウン・トランジスタとパス
・トランジスタのゲート電極内に、異なるポリシリコン
層が含まれていてもよい。
層で形成されている場合、ゲート電極の少なくとも最も
下層の部分が、ドーピングされたポリシリコン層により
形成されている。プルダウン・トランジスタ電極３８お
よびパス・トランジスタ電極４４のゲート内のドーピン
グされたポリシリコンの最下層部は、１枚のポリシリコ
ン層により形成されていてもよく、あるいは、ＳＲＡＭ
セルの別の構成では、プルダウン・トランジスタとパス
・トランジスタのゲート電極内に、異なるポリシリコン
層が含まれていてもよい。
【００２７】図１に示す構造は、プルダウン・トランジ
スタのゲート電極と、また、基板レベルの形成であれ
ば、ロード・トランジスタのゲート電極とが、酸化され
ないようマスクで覆われる差動酸化工程によって実現で
きる。パス・トランジスタのゲート電極は、露出した状
態のままにしておくか、または、パス・トランジスタの
ゲート電極を露出するためにパス・トランジスタ上のマ
スクを取り除くか、いずれかの方法が採られる。次に、
ポリシリコンのゲート電極は、酸化が行われる環境、例
えば、ゲート電極の下方エッジ部が所望の程度まで酸化
されるだけの充分な時間にわたって温度が約９５０〜１
０５０℃の酸素にさらされる。この工程中、同時に、パ
ス・トランジスタ・ゲート電極の上方エッジ部が酸化さ
れることも多い。
スタのゲート電極と、また、基板レベルの形成であれ
ば、ロード・トランジスタのゲート電極とが、酸化され
ないようマスクで覆われる差動酸化工程によって実現で
きる。パス・トランジスタのゲート電極は、露出した状
態のままにしておくか、または、パス・トランジスタの
ゲート電極を露出するためにパス・トランジスタ上のマ
スクを取り除くか、いずれかの方法が採られる。次に、
ポリシリコンのゲート電極は、酸化が行われる環境、例
えば、ゲート電極の下方エッジ部が所望の程度まで酸化
されるだけの充分な時間にわたって温度が約９５０〜１
０５０℃の酸素にさらされる。この工程中、同時に、パ
ス・トランジスタ・ゲート電極の上方エッジ部が酸化さ
れることも多い。
【００２８】しかしながら、パス・トランジスタ・ゲー
ト電極が複数層の構造によって形成されていれば、例え
ば、ポリシリコン電極の表面上にメタル・シリサイド層
が形成されている場合、パス・トランジスタ・ゲート電
極の上面が酸化されない、されても、わずかしか酸化さ
れないことはあり得る。そのような場合、パス・トラン
ジスタ・ゲート電極の上方エッジ部は、図１の実施例に
示すように従来の形状を保持していてもよい。プルダウ
ン・トランジスタ１４のゲート電極３８は、一般に、断
面が典型的な長方形である。ゲート電極３８のエッジ部
の円形の形成は、ゲート電極の周囲の多様な酸化膜を形
成する間に行われてもよいが、このような円形の形成は
あまり重要なものではなく、プルダウン・トランジスタ
のチャネルに形成される電界分布を大幅に変えることは
ない。プルダウン・トランジスタとパス・トランジスタ
のチャネルは、各ソース／ドレイン領域間がほぼ同じ長
さを有しているように示されているが、多くの場合、パ
ス・トランジスタのチャネルは、プルダウン・トランジ
スタのチャネルよりも長く作成される。酸化を行った後
は、ポリシリコン酸化膜を除去するためエッチングが行
われ、さらに、従来の方法によりＳＲＡＭを完成させる
ための処理が行われる。
ト電極が複数層の構造によって形成されていれば、例え
ば、ポリシリコン電極の表面上にメタル・シリサイド層
が形成されている場合、パス・トランジスタ・ゲート電
極の上面が酸化されない、されても、わずかしか酸化さ
れないことはあり得る。そのような場合、パス・トラン
ジスタ・ゲート電極の上方エッジ部は、図１の実施例に
示すように従来の形状を保持していてもよい。プルダウ
ン・トランジスタ１４のゲート電極３８は、一般に、断
面が典型的な長方形である。ゲート電極３８のエッジ部
の円形の形成は、ゲート電極の周囲の多様な酸化膜を形
成する間に行われてもよいが、このような円形の形成は
あまり重要なものではなく、プルダウン・トランジスタ
のチャネルに形成される電界分布を大幅に変えることは
ない。プルダウン・トランジスタとパス・トランジスタ
のチャネルは、各ソース／ドレイン領域間がほぼ同じ長
さを有しているように示されているが、多くの場合、パ
ス・トランジスタのチャネルは、プルダウン・トランジ
スタのチャネルよりも長く作成される。酸化を行った後
は、ポリシリコン酸化膜を除去するためエッチングが行
われ、さらに、従来の方法によりＳＲＡＭを完成させる
ための処理が行われる。
【００２９】差動酸化工程によってパス・トランジスタ
のトランスコンダクタンスを低下させる度合いは、パス
・トランジスタ・ゲート電極の下方エッジ部を除去する
程度によって異なってくる。したがって、他のトランジ
スタやセルの特性だけでなく、所定のトランジスタのサ
イズと形態に対して安定したセルを実現するためにパス
・トランジスタおよびプルダウン・トランジスタ間の電
流の差異がどの程度必要か判断することにより、ポリシ
リコン酸化工程の処理時間、したがって、パス・トラン
ジスタの相対電導性が低下する度合いを判断する必要が
あろう。当然、パス・トランジスタに流すことのできる
電流量の低下は、アクセス速度などのＳＲＡＭに関する
他の性能上の特性に影響を与え得ることから、パス・ト
ランジスタの電流容量を過度に大きく低下させることは
好ましくない。
のトランスコンダクタンスを低下させる度合いは、パス
・トランジスタ・ゲート電極の下方エッジ部を除去する
程度によって異なってくる。したがって、他のトランジ
スタやセルの特性だけでなく、所定のトランジスタのサ
イズと形態に対して安定したセルを実現するためにパス
・トランジスタおよびプルダウン・トランジスタ間の電
流の差異がどの程度必要か判断することにより、ポリシ
リコン酸化工程の処理時間、したがって、パス・トラン
ジスタの相対電導性が低下する度合いを判断する必要が
あろう。当然、パス・トランジスタに流すことのできる
電流量の低下は、アクセス速度などのＳＲＡＭに関する
他の性能上の特性に影響を与え得ることから、パス・ト
ランジスタの電流容量を過度に大きく低下させることは
好ましくない。
【００３０】パス・トランジスタ・ゲート電極のエッジ
部が、パス・トランジスタ・ゲート電極の中央部に用い
られるＮ型ポリシリコンとは異なった、シリコンに関す
る仕事関数を有する材料で形成されていた場合に、図２
の実施例のＳＲＡＭに同じような影響が見られる。例え
ば、パス・トランジスタ・ゲート電極のエッジ部は、Ｐ
型ポリシリコンによって形成されていてもよく、このＰ
型ポリシリコンは、Ｎ型ポリシリコンとは異なったシリ
コンに関する仕事関数を有している。このような実施例
において、パス・トランジスタ・ゲート電極の表面に形
成されたタングステン・シリサイド層は、ポリシリコン
・ゲート電極のＮ型中央部とＰ型エッジ部の両方に接
し、ゲート電極全体を等電位面として維持する働きをす
る。パス・トランジスタ・ゲート電極のエッジ部の仕事
関数の違いにより、パス・トランジスタのトランスコン
ダクタンスが大きく変化するように、チャネル内および
ソース／ドレイン接触領域のエッジ部で生成される電界
が大幅に変化する。ゲート電極のＰ型エッジ部の幅とド
ーピングは、パス・トランジスタのトランスコンダクタ
ンスを変えることにより、プルダウン・トランジスタの
トランスコンダクタンスに対し所望の水準に合わせるこ
とができる。図１の実施例は、少ない処理段階と緩やか
な設計ルールとによって製造可能なことから、このよう
な代替例よりも好ましい。
部が、パス・トランジスタ・ゲート電極の中央部に用い
られるＮ型ポリシリコンとは異なった、シリコンに関す
る仕事関数を有する材料で形成されていた場合に、図２
の実施例のＳＲＡＭに同じような影響が見られる。例え
ば、パス・トランジスタ・ゲート電極のエッジ部は、Ｐ
型ポリシリコンによって形成されていてもよく、このＰ
型ポリシリコンは、Ｎ型ポリシリコンとは異なったシリ
コンに関する仕事関数を有している。このような実施例
において、パス・トランジスタ・ゲート電極の表面に形
成されたタングステン・シリサイド層は、ポリシリコン
・ゲート電極のＮ型中央部とＰ型エッジ部の両方に接
し、ゲート電極全体を等電位面として維持する働きをす
る。パス・トランジスタ・ゲート電極のエッジ部の仕事
関数の違いにより、パス・トランジスタのトランスコン
ダクタンスが大きく変化するように、チャネル内および
ソース／ドレイン接触領域のエッジ部で生成される電界
が大幅に変化する。ゲート電極のＰ型エッジ部の幅とド
ーピングは、パス・トランジスタのトランスコンダクタ
ンスを変えることにより、プルダウン・トランジスタの
トランスコンダクタンスに対し所望の水準に合わせるこ
とができる。図１の実施例は、少ない処理段階と緩やか
な設計ルールとによって製造可能なことから、このよう
な代替例よりも好ましい。
【００３１】図３及び図４では、図１に示すように目的
に合わせて作られたパス・トランジスタを有するセルを
備えたＳＲＡＭの製造に関する処理段階の一部が示され
ている。ＳＲＡＭの構造と製造過程の大半は従来通りで
あることから、ここでは詳しく説明しない。まず、図３
について説明すると、中間の処理段階にあるＳＲＡＭセ
ルが示されている。フィールド酸化膜素子絶縁領域３２
が基板３０上に形成され、ゲート酸化膜（不図示）が基
板３０上に形成され、さらに、ドーピングされたポリシ
リコン層がゲート酸化膜上に形成されている。ドーピン
グされたポリシリコン層を予備的にパターン化すること
により、従来の構成によるプルダウン・トランジスタ・
ゲート電極３８と、パス・トランジスタ１８のチャネル
上方に未成形の電極が用意される。ソース／ドレインの
注入は、ゲート電極３８および４４に対して自己整合的
になされる。このようなトランジスタに、ドーピング濃
度が低いドレイン（ＬＤＤ）によるソース／ドレイン構
成が用いられている場合、この時点では、通常、ドーピ
ング濃度の低いドレイン部のみの注入が行われる。
に合わせて作られたパス・トランジスタを有するセルを
備えたＳＲＡＭの製造に関する処理段階の一部が示され
ている。ＳＲＡＭの構造と製造過程の大半は従来通りで
あることから、ここでは詳しく説明しない。まず、図３
について説明すると、中間の処理段階にあるＳＲＡＭセ
ルが示されている。フィールド酸化膜素子絶縁領域３２
が基板３０上に形成され、ゲート酸化膜（不図示）が基
板３０上に形成され、さらに、ドーピングされたポリシ
リコン層がゲート酸化膜上に形成されている。ドーピン
グされたポリシリコン層を予備的にパターン化すること
により、従来の構成によるプルダウン・トランジスタ・
ゲート電極３８と、パス・トランジスタ１８のチャネル
上方に未成形の電極が用意される。ソース／ドレインの
注入は、ゲート電極３８および４４に対して自己整合的
になされる。このようなトランジスタに、ドーピング濃
度が低いドレイン（ＬＤＤ）によるソース／ドレイン構
成が用いられている場合、この時点では、通常、ドーピ
ング濃度の低いドレイン部のみの注入が行われる。
【００３２】次に、図４について説明すると、図３に示
すようにゲート電極のパターン化が終了すると、ゲート
電極内のポリシリコンを保護するために、プルダウン・
トランジスタのゲート電極上にマスク４６が形成され
る。プルダウン・トランジスタ・ゲート電極の保護に
は、多くの多様なマスク材料が使用できる。例えば、テ
トラエチルオルトシリケート（ＴＥＯＳ）を用いて化学
的気相成長により形成された５０〜５００Å厚さのシリ
コン酸化膜、または、同様に形成された高温酸化膜など
がある。窒化珪素膜または酸化形窒化珪素膜によって形
成された保護マスクを用いれば更なる酸化を防止でき
る。
すようにゲート電極のパターン化が終了すると、ゲート
電極内のポリシリコンを保護するために、プルダウン・
トランジスタのゲート電極上にマスク４６が形成され
る。プルダウン・トランジスタ・ゲート電極の保護に
は、多くの多様なマスク材料が使用できる。例えば、テ
トラエチルオルトシリケート（ＴＥＯＳ）を用いて化学
的気相成長により形成された５０〜５００Å厚さのシリ
コン酸化膜、または、同様に形成された高温酸化膜など
がある。窒化珪素膜または酸化形窒化珪素膜によって形
成された保護マスクを用いれば更なる酸化を防止でき
る。
【００３３】マスク４６が形成されると、パス・トラン
ジスタ１８のゲート電極上に形成された酸化膜またはマ
スク材が取り除かれる。
ジスタ１８のゲート電極上に形成された酸化膜またはマ
スク材が取り除かれる。
【００３４】これは、プルダウン・トランジスタの少な
くともゲート電極上に保護用フォトレジスト・マスクを
形成して、また、ＳＲＡＭの基板レベルにロード・トラ
ンジスタが形成されている場合は、ロード・トランジス
タ上にも保護用フォトレジスト・マスクを形成して行っ
てもよい。酸化膜は、希薄ＨＦ溶液または等方性フロラ
イド・ベースの酸化物乾式食刻剤を用いてパス・トラン
ジスタ・ゲート電極の表面から除去される。他のマスキ
ング材は、適当な方法で取り除かれる。その前の処理段
階のフォトレジスト・マスクは、酸化処理段階中には当
然灰になるので、フォトレジスト・マスクを除去するた
めの段階を特に設ける必要はない。次に、より長い酸化
工程が実施され、パス・トランジスタ・ゲート電極のポ
リシリコンが所望の程度まで酸化される。
くともゲート電極上に保護用フォトレジスト・マスクを
形成して、また、ＳＲＡＭの基板レベルにロード・トラ
ンジスタが形成されている場合は、ロード・トランジス
タ上にも保護用フォトレジスト・マスクを形成して行っ
てもよい。酸化膜は、希薄ＨＦ溶液または等方性フロラ
イド・ベースの酸化物乾式食刻剤を用いてパス・トラン
ジスタ・ゲート電極の表面から除去される。他のマスキ
ング材は、適当な方法で取り除かれる。その前の処理段
階のフォトレジスト・マスクは、酸化処理段階中には当
然灰になるので、フォトレジスト・マスクを除去するた
めの段階を特に設ける必要はない。次に、より長い酸化
工程が実施され、パス・トランジスタ・ゲート電極のポ
リシリコンが所望の程度まで酸化される。
【００３５】この後も処理が継続されて、ＳＲＡＭが完
成する。ＳＲＡＭトランジスタの一部または全体にＬＤ
Ｄソース／ドレイン領域が用いられた場合、適当なゲー
ト電極上の酸化膜等のマスク層が取り除かれる。ＣＶＤ
酸化物蒸着およびエッチングの通常の処理工程では、ゲ
ート電極のいずれの側にも酸化物によるスペーサが形成
され、次に、ＬＤＤ電極のドーピング濃度の高い部分が
形成される。ソース／ドレイン領域のドーピングがこれ
以上必要なければ、次に、厚い絶縁層の蒸着と共に図４
の構造に関する処理が行われる。いずれの場合も、その
後、従来の処理が実施されて、素子が完成する。
成する。ＳＲＡＭトランジスタの一部または全体にＬＤ
Ｄソース／ドレイン領域が用いられた場合、適当なゲー
ト電極上の酸化膜等のマスク層が取り除かれる。ＣＶＤ
酸化物蒸着およびエッチングの通常の処理工程では、ゲ
ート電極のいずれの側にも酸化物によるスペーサが形成
され、次に、ＬＤＤ電極のドーピング濃度の高い部分が
形成される。ソース／ドレイン領域のドーピングがこれ
以上必要なければ、次に、厚い絶縁層の蒸着と共に図４
の構造に関する処理が行われる。いずれの場合も、その
後、従来の処理が実施されて、素子が完成する。
【００３６】以上、一定の好適な実施例に基づいて本発
明の説明がなされたが、本発明の基本的な機能を変更し
ない限り、ここに述べた実施例に対して多種多様な修正
および変更が可能なことは、当業者にとって明らかであ
ろう。したがって、本発明の範囲は、ここに挙げた特定
の実施例に限定されるものではなく、特許請求の範囲に
よって判断されるべきものである。
明の説明がなされたが、本発明の基本的な機能を変更し
ない限り、ここに述べた実施例に対して多種多様な修正
および変更が可能なことは、当業者にとって明らかであ
ろう。したがって、本発明の範囲は、ここに挙げた特定
の実施例に限定されるものではなく、特許請求の範囲に
よって判断されるべきものである。
【図１】図２に示すＳＲＡＭの一部を示す部分略正面図
である。
である。
【図２】本発明の特定の１実施例による回路図である。
【図３】図１の素子の作成過程を示す部分正面図であ
る。
る。
【図４】図１の素子の作成過程を示す部分正面図であ
る。
る。
１４ プルダウントランジスタ １８ パストランジスタ ３８ プルダウントランジスタゲート電極 ４４ パストランジスタゲート電極
フロントページの続き (56)参考文献 特開 平５−3299（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (7)
- 【請求項１】 ビット線によりアドレス指定される複数
のＳＲＡＭセルを有するＳＲＡＭにおいて、前記ＳＲＡ
Ｍセルが、 高基準電位接触端子および低基準電位接触端子と、 電荷蓄積ノードと、 前記電荷蓄積ノードと前記低基準電位接触端子との間に
ソース・ドレインが接続された１対のプルダウン・トラ
ンジスタと、 前記電荷蓄積ノードとビット線との間にソース・ドレイ
ンが接続された１対のパス・トランジスタとを備え、 前記パス・トランジスタのゲート電極の下方エッジ部
は、前記プルダウン・トランジスタのゲート電極の下方
エッジ部よりも、大きく円弧状に上方に湾曲している こ
とを特徴とするＳＲＡＭ。 - 【請求項２】 ビット線によりアドレスが指定される複
数のＳＲＡＭセルを有するＳＲＡＭにおいて、前記ＳＲ
ＡＭセルが、 高基準電位接触端子および低基準電位接触端子と、 電荷蓄積ノードと、 前記電荷蓄積ノードと前記低基準電位接触端子との間に
ソース・ドレインが接続された１対のプルダウン・トラ
ンジスタと、 前記電荷蓄積ノードとビット線との間にソース・ドレイ
ンが接続された１対のパス・トランジスタとを備え、 前記パス・トランジスタのゲート電極の下方エッジ部
が、前記プルダウン・トランジスタのゲート電極の下方
エッジ部よりも高く基板表面の上方に配置されているこ
とを特徴とするＳＲＡＭ。 - 【請求項３】 ビット線によりアドレスが指定される複
数のＳＲＡＭセルを有するＳＲＡＭにおいて、前記ＳＲ
ＡＭセルが、 高基準電位接触端子および低基準電位接触端子と、 電荷蓄積ノードと、 前記電荷蓄積ノードと前記低基準電位接触端子との間に
ソース・ドレインが接続された１対のプルダウン・トラ
ンジスタと、 前記電荷蓄積ノードとビット線との間にソース・ドレイ
ンが接続された１対のパス・トランジスタとを備え、 前記パス・トランジスタのゲート電極の前記下方エッジ
部が、前記パス・トランジスタのトランスコンダクタン
スが変化するのに充分な量だけ、平面状の下部電極を有
するパス・トランジスタによって生成される電界よりも
前記パス・トランジスタのチャネル領域内に形成される
電界が変化するのに充分な高さに基板表面の上方に配置
されていることを特徴とするＳＲＡＭ。 - 【請求項４】 ビット線によりアドレスが指定される複
数のＳＲＡＭセルを有するＳＲＡＭにおいて、前記ＳＲ
ＡＭセルが、 高基準電位接触端子および低基準電位接触端子と、 電荷蓄積ノードと、 前記電荷蓄積ノードと前記低基準電位接触端子との間に
ソース・ドレインが接続された１対のプルダウン・トラ
ンジスタと、 前記電荷蓄積ノードとビット線との間にソース・ドレイ
ンが接続された１対のパス・トランジスタとを備え、 前記パス・トランジスタのゲート電極の前記下方エッジ
部が、前記パス・トランジスタのチャネル領域上の前記
基板から、前記パス・トランジスタ・ゲート電極の底面
中央部よりも高く持上げられていることを特徴とするＳ
ＲＡＭ。 - 【請求項５】 ビット線によりアドレス指定される複数
のＳＲＡＭセルを有するＳＲＡＭにおいて、前記ＳＲＡ
Ｍセルが、 高基準電位接触端子および低基準電位接触端子と、 電荷蓄積ノードと、 前記電荷蓄積ノードと前記低基準電位接触端子との間に
ソース・ドレインが接続された１対のプルダウン・トラ
ンジスタと、 前記電荷蓄積ノードとビット線との間にソース・ドレイ
ンが接続された１対のパス・トランジスタとを備え、 前記パス・トランジスタのゲート電極が前記パス・トラ
ンジスタのチャネル領域内に電界を生成する手段を有
し、 前記生成された電界が前記チャネル領域内のソースとド
レインとに隣接する部 分で電界強度が減少することを特
徴とするＳＲＡＭ。 - 【請求項６】 第１の導線がプルダウン・トランジスタ
のチャネル領域の上方に形成され、かつ第２の導線がパ
ス・トランジスタのチャネル領域の上方に形成されるよ
うに、基板と前記基板の上方に導線を形成する工程と、 前記第１の導線が酸化されないように前記第１の導線に
マスキングする工程と、 前記第２の導線を酸化が行われる環境にさらす一方で、
前記第１の導線にマスキングすることにより、前記第１
の導線の下方エッジ部の断面形状が前記第２の導線の下
方エッジ部の断面形状と異なるようにする工程と、 から成ることを特徴とするＳＲＡＭの作製方法。 - 【請求項７】 前記第１の導線と前記第２の導線の少な
くとも下方部分がドーピングされたポリシリコンである
ことを特徴とする請求項６に記載のＳＲＡＭの作製方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220218A JP3019200B2 (ja) | 1996-08-21 | 1996-08-21 | Ｓｒａｍ及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220218A JP3019200B2 (ja) | 1996-08-21 | 1996-08-21 | Ｓｒａｍ及びその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1084048A JPH1084048A (ja) | 1998-03-31 |
| JP3019200B2 true JP3019200B2 (ja) | 2000-03-13 |
Family
ID=16747738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8220218A Expired - Fee Related JP3019200B2 (ja) | 1996-08-21 | 1996-08-21 | Ｓｒａｍ及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019200B2 (ja) |
-
1996
- 1996-08-21 JP JP8220218A patent/JP3019200B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1084048A (ja) | 1998-03-31 |
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