JPH1140775A

JPH1140775A - 半導体装置およびその製造方法

Info

Publication number: JPH1140775A
Application number: JP9196976A
Authority: JP
Inventors: Shizunori Oyu; 静憲大湯; Yoshifumi Kawamoto; 佳史川本; Yuzuru Oji; 譲大路; Jiro Yoshigami; 二郎由上; Shinichiro Kimura; 紳一郎木村; Toshiaki Yamanaka; 俊明山中; Takafumi Oshima; 隆文大島; Hidekazu Murakami; 英一村上
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-07-23
Filing date: 1997-07-23
Publication date: 1999-02-12
Anticipated expiration: 2017-07-23
Also published as: JP3665183B2

Abstract

(57)【要約】【課題】ダイナミック・ランダム・アクセス・メモリ
セルを有する情報記憶部と、情報処理部とを有した半導
体装置に対して、より高集積度を実現すると共に、リフ
レッシュ特性の向上と情報処理部の高速化の要請を満足
させる。【解決手段】溝型素子分離方法を用い、且つメモリセ
ルトランジスタのゲート絶縁膜を情報処理部のトランジ
スタのゲート酸化膜より実効的に厚くして、メモリセル
トランジスタのしきい値電圧を確保しながら基板濃度の
低濃度化を実現する。加えて完全空乏化する低濃度拡散
層を設ければより効果的である。【効果】メモリセルの情報保持時間を飛躍的に長くで
きる。この為、メモリのリフレッシュ特性を大幅に向上
できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルを有す
る半導体装置、特にダイナミック・ランダム・アクセス
・メモリ(以下、DRAMと略記する)セルを有した半導体装
置およびその製造方法に関するものである。

【０００２】

【従来の技術】DRAMセルを情報記憶部とし、その他に情
報処理部を有した従来の半導体集積回路装置では、次の
考慮がなされている。即ち、情報記憶部における耐圧、
信頼性確保の為の要請と情報処理部における情報処理
の高速性確保の要請に答えるものである。以下はそのい
くつかの試みである。

【０００３】先ず、双方の部分のMOS型トランジスタの
ゲート酸化膜の膜厚を異ならせている例である。例え
ば、日本公開特許公報、特開平3-220766号（記事１）に
見られる。この例は、ワード線昇圧の下でのゲート酸化
膜の信頼性を確保して、高速の情報読み出し・書き込み
が行なえるように、情報記憶部のMOS型トランジスタの
ゲート酸化膜を、情報処理部のMOS型トランジスタのゲ
ート酸化膜より厚くしている。

【０００４】また、上記と同種の半導体集積回路に対す
る、日本公開特許公報、特開昭 56-120166号（記事２）
に見られる例では、情報記憶部や情報処理部で独立にし
きい値電圧を設定している。このことの実現する為、２
種類のゲート酸化膜を用いる。即ち、厚いゲート酸化膜
の下部の半導体基板の不純物濃度を、薄いゲート酸化膜
の下部のそれより低くしている。

【０００５】また、日本公開特許公報、特開昭61-19477
0号（記事３）では、高電圧駆動のMOS型トランジスタの
ゲート酸化膜の信頼性を確保するための工夫を行ってい
る。即ち、入出力回路部のMOS型トランジスタとメモリ
セル部の高しきい値電圧を必要とするMOS型トランジス
タのゲート酸化膜を、内部回路部のMOS型トランジスタ
とメモリセル部の低しきい値電圧を必要とするMOS型ト
ランジスタのゲート酸化膜より厚くしていた。

【０００６】一方、フラッシュメモリセルを情報記憶部
とし、その他に情報処理部を有した半導体集積回路で
も、各ゲート酸化膜の膜厚を工夫している。例えば、日
本公開特許公報、特開平8-83503号（記事４）に例が見
られる。浮遊ゲート電極とドレイン拡散層との間のリー
ク電流を低減するために、ドレイン拡散層上のゲート酸
化膜を厚くしている。このような、ドレイン拡散層上の
ゲート酸化膜を厚くする方法をDRAMを含む半導体集積回
路に適用しても、情報記憶部のMOS型トランジスタのゲ
ート電極端での接合端部の電界は変化しない。すなわ
ち、高濃度のドレイン拡散層の端からゲート電極までの
距離であるゲート酸化膜の厚さは何ら変化しないので、
接合端部の電界は変わらない。このように、記事４では
DRAMにおける接合端部の電界の影響について考慮されて
いない。

【０００７】この他、DRAMセルを情報記憶部とし、その
他に情報処理部を有した半導体集積回路では、半導体基
板の不純物濃度の工夫も見られる。例えば、日本公開特
許公報、特開平3-204969号（記事５）がそれである。情
報記憶部のMOS型トランジスタの電荷蓄積電極に接する
拡散層を、電荷蓄積電極に接する拡散層を低濃度層だけ
で構成し、その濃度は、情報処理部のMOS型トランジス
タのソース・ドレイン拡散層の低濃度層とほぼ同じにし
ていた。それは、この層を形成する際の、高濃度イオン
打込みに起因する欠陥の影響を受けたリーク電流の増大
を防止するためである。

【０００８】また、DRAMセルを情報記憶部としその他に
情報処理部を有した半導体集積回路では、DRAMのリフレ
ッシュ特性を向上するための別な工夫も見られる。例え
ば、日本公開特許公報、特開平6-61486号（記事６）で
ある。それは、平面的にみて蓄積電極への接続穴部分で
のみ、拡散層の高濃度層下に上記拡散層と同じ電導型の
低濃度層を形成する。そして、前記低濃度層の不純物濃
度を、前記高濃度拡散層と基板とで構成されるp-n接合
に印加される逆方向電圧が大きい場合に、完全に空乏化
するように設定するものである。しかし、 DRAMにおけ
る接合端部の電界の影響について考慮されていない。

【０００９】一方、溝による素子分離に関しては、日本
公開特許公報、特開平5-144934号（記事７）に見られ
る。即ち、それは、微細な素子分離領域を実現するた
め、絶縁物が埋込まれた溝で素子分離を行なっている。

【００１０】また、情報記憶部と情報処理部とでゲート
酸化膜の膜厚を変えMOS型トランジスタ製造する方法
は、例えば、特願昭62-275815（記事８）に見られる。
それは次の方法をとっている。先ず、情報記憶部に必要
な薄いゲート酸化膜を形成して情報記憶部の浮遊ゲート
電極となるシリコン膜を堆積する。この後、浮遊ゲート
電極用シリコン膜を所望形状に加工、更に制御ゲート電
極用シリコン膜との間で層間絶縁膜となる絶縁膜を堆積
する。その後、情報処理部の層間絶縁膜を除去して、情
報処理部に必要な厚いゲート酸化膜を形成している。

【００１１】

【発明が解決しようとする課題】本願発明の課題は、溝
型分離の方法を用い、且つ DRAMセルを情報記憶部とし
その他に情報処理部を有した半導体集積回路において、
より高集積度を実現すると共に、情報記憶部における耐
圧、信頼性確保の為の要請と情報処理部における情報
処理の高速性確保の要請との両面に答えるものである。

【００１２】本願発明の更なる課題は、半導体基板内に
形成される不純物領域の接合部の電界に依って生ずる難
点を対策し、 DRAMのリフレッシュ特性をより良好なら
しめるものである。

【００１３】特に、溝型素子分離の方法は、一般に不純
物拡散領域の接合電界が大きくなり、この電界に起因す
るリーク電流が無視できなくなる傾向を有する。そし
て、この問題に十分な考慮がなされないと、結果として
DRAMのリフレッシュ特性が劣化を招くこととなる。

【００１４】本願発明は、とりわけ、DRAMセルの絶縁ゲ
ート型トランジスタを溝型分離法を用いて素子分離を行
っている半導体集積回路装置に有用なものである。さら
には、特に256Mbit以上の高集積度を有するDRAMおよび
こうしたDRAMを有する半導体装置に適用して有用なもの
である。尚、絶縁ゲート型トランジスタの代表例は、実
用的に有用ないわゆるMOS型トランジスタである。本願
明細書において、以下、絶縁ゲート型を、その代表例で
あるMOS型をもって略記する。

【００１５】本願発明の目的は、上記従来の半導体装置
およびその製造方法が有する諸問題点を解決し、高集積
度を実現すると共に情報記憶部における耐圧、信頼性を
確保し、且つ情報処理部における情報処理の高速性を
確保した半導体装置およびその製造方法を提供すること
にある。更には、そのリフレッシュ特性を向上したDRAM
セルを有した半導体装置およびその製造方法を提供する
ことにある。

【００１６】

【課題を解決するための手段】本願明細書の開示される
発明のうち、その代表的なものを列挙すれば、以下の通
りである。

【００１７】（１）第１の発明は特にゲート絶縁膜の膜
厚に関するものである。

【００１８】一般に半導体集積回路装置の集積度の観点
から、素子分離方法を、現在多用されている選択酸化膜
（LOCOS(Local Oxidation of Silicon)）から溝型分離
の方法に変更することは理のあることではある。しか
し、 DRAMセルと共に情報処理部をも有する半導体装置
の場合、情報記憶部のMOS型トランジスタのしきい値電
圧を情報処理部のMOS型トランジスタのしきい値電圧よ
り高く設定する必要がある。それは、情報保持時のサブ
スレショルド電流を低減する必要がある為である。

【００１９】尚、本願明細書において、溝によって積極
的にある領域を分離する方法を溝型分離あるいは溝型素
子分離と称する。実際的には、半導体基体に設けられた
この溝内に絶縁物、通例は酸化シリコンを埋め込んであ
る。

【００２０】即ち、第１の発明は、メモリセルを有する
情報記憶部と、情報処理部とを少なくとも有し、少なく
とも前記メモリセルは溝型分離されたMOS型トランジス
タを有し、溝によって分離されたこのMOS型トランジス
タのソースまたはドレインとなる不純物拡散領域のゲー
ト電極との境界部分に対応するゲート絶縁膜の膜厚が、
前記情報処理部が有するMOS型トランジスタのソースま
たはドレインとなる拡散層のゲート電極との境界部分に
対応するゲート絶縁膜の膜厚より大きいことを特徴とす
る半導体装置である。

【００２１】この場合、溝によって分離されたMOS型ト
ランジスタのソースまたはドレインとなる不純物拡散領
域のゲート電極との境界部分に対応する前記ゲート絶縁
膜の膜厚がチャネル間隔において実質的に均一の厚さで
あっても良い。また、当該MOS型トランジスタのソース
またはドレインとなる不純物拡散領域のゲート電極との
境界部分に対応する領域とそれ以外の領域とで膜厚に
差、即ち膜厚分布を有していても良い。

【００２２】これらの形態の中では、ゲート絶縁膜がチ
ャネル対応部分で実質的に均一の厚さの形態が製造に当
って大変有利である。ゲート絶縁膜が膜厚分布を有する
場合、各セルにおける膜厚分布を同一に調整する為、製
造条件を十分管理する必要がある。

【００２３】尚、本願発明は、厚いゲート絶縁膜を用い
ることは、実質的な構成を考慮すると更に次の効果を有
する。

【００２４】図１に主要部のこの状態の断面図を示す。
半導体基板１００に溝１０１が形成されている。この溝
１０１には酸化シリコン１０２が埋め込まれている。

【００２５】溝型素子分離の方法によると、溝に酸化シ
リコン１０２を埋め込んで後、この表面の平坦化を行
う。しかし、この時、現実の工程では、溝型分離領域の
酸化シリコン部分の表面はチャネル１０３に対応する領
域に比較して低い位置１０４まで後退する。この場合、
ゲート絶縁膜１０５が薄いと、この本来のチャネル領域
１０３から溝に移行する端面部分に実質的なチャネル部
分１０６が形成される。

【００２６】従って、本来のチャネル領域に加えて、溝
部分側壁にもチャネルが存在し、ソースードレイン間電
流が増大する。この結果、情報を保持する時（即ち、ゲ
ート電圧が０Ｖの時）、リーク電流が実効的に増加する
ように作用し、情報保持の特性（即ち、リフレッシュ特
性）が劣化する。

【００２７】これに対して、本願発明のごとく厚いゲー
ト絶縁膜を用いた場合、本来のチャネル領域から溝に移
行する端面部分も前記の場合に比較して厚い絶縁膜とな
る。従って、上述したごとき問題の発生はない。この結
果、情報保持時のリーク電流の増大を防止できる。

【００２８】尚、以下の説明および実施例において、溝
に埋め込まれた酸化シリコン膜がその平坦化の過程で若
干低く後退することなど、より詳細な点は説明や図示が
省略されている。

【００２９】＜リフレッシュ特性確保等の為に、更に考
慮すべき技術的背景＞次に、以下に説明する本願発明の
理解を助ける為、物理的な背景を説明する。先ず、素子
分離の方法として、選択酸化膜による方法と溝型分離の
方法とによる場合を比較し、溝型分離の場合の固有の問
題を具体的に明らかにする。

【００３０】DRAMのリフレッシュ特性に対して情報記憶
部のMOSトランジスタに発生するより詳細な背景を要約
すると、次の通りである。

【００３１】（１）不純物拡散領域の高不純物濃度の領
域とゲート電極との距離によって決定される電界が接合
の空乏層に漏れて接合電界を大きくする現象を考慮する
こと。

【００３２】（２）ノックオン酸素原子に起因した析出
物による電界の増加の影響を考慮すること。尚、このノ
ックオン原子はゲート絶縁膜の膜厚と関係する。

【００３３】（３）ゲート電極端の電界に起因するリー
ク電流を考慮すること。

【００３４】そして、それらは、構成上、（１）接合端
部の不純物濃度、（２）電界が大きくなる領域の位置、
および（３）ゲート電極と接合の高濃度部分との距離の
3つの点を考慮する必要がある。

【００３５】＜不純物領域の接合近傍の電界強度＞図
２、図３はゲート電極と高不純物濃度領域の接合端の電
界強度の分布を説明した図である。これらによって、溝
型分離と通例の選択酸化膜による分離との相違が容易に
理解される。図２は選択酸化膜による分離の場合を示
し、同図（ａ）は主要部の平面図、同図（ｂ）は図２
（ａ）でのＡＢ断面図である。図３は溝型分離の場合を
示し、同図（ａ）は主要部の平面図、同図（ｂ）は図３
（ａ）でのＡＢ断面図を示している。

【００３６】選択酸化膜の場合、その端部は通例、バー
ド・ビーク(birds Beak)と称される酸化膜の半導体領域
への侵入部が発生する。この為、この選択酸化膜によっ
て構成される端部は急峻ではなく、半導体領域は下部に
広がる形状となる。従って、ゲート電極下の不純物の拡
散は横方向に広がりをみせる。一方、溝型分離の場合
は、加工に伴う変位はあるものの、選択酸化膜によるそ
れよりも遥かに急峻な端面を有している。この為、選択
酸化膜を用いた場合と同様の方法で不純物領域を形成す
るとしても、横方向への不純物拡散は無い。従って、半
導体基板内の不純物濃度の分布は、選択酸化膜の場合よ
り急峻となる。

【００３７】まず、選択酸化膜で素子分離を行なった場
合を図１に基づいて説明する。図1（ａ）において、ゲ
ート電極２８の下部に不純物拡散領域２７が形成され
る。この不純物拡散領域２７の両側は選択酸化膜２６に
よって隣接する素子領域と分離されている。不純物拡散
領域２７は、ゲート電極２８で覆われていない活性領域
２７（図１（ａ）では領域２７の紙面の上方）から不純
物を導入して形成する。このとき、不純物はゲート電極
２８の下部および選択酸化膜２６下に拡散してゆく。不
純物拡散領域２７の不純物濃度が基板濃度と一致する部
分（冶金的接合位置）を破線２９で示した。

【００３８】ゲート電極２８の下の不純物領域表面近傍
の不純物濃度は、図１の（a）のA-B断面のものを図1の
（b）に示す。この不純物領域の表面近傍の不純物濃度
はゲート電極２８で覆われていない活性領域の表面濃度
より低くなる。

【００３９】尚、図１（b）の不純物濃度の各線は、各
々１×１０¹⁸cm^-3の等不純物濃度線３０、１×１０¹⁷cm
^-3の等不純物濃度線３１、１×１０¹⁶cm^-3の等不純物濃
度線３２を示している。

【００４０】図１（ａ）から理解されるように選択酸化
膜を用いた場合、電界の大きい部分３３は、接合端部の
曲率の影響が大きい部分となる。この電界の大きい部分
３３では、ゲート電極２８と不純物拡散領域の高濃度部
分との距離が、ゲート酸化膜３４より厚い選択酸化膜２
６の端部分の酸化膜厚に等しい。したがって、ゲート電
極２８と不純物拡散領域との間の電界の空乏層への漏れ
が少なく、接合電界に与える影響は少ない。また、ゲー
ト電極２８下の接合端部の電界は、不純物拡散領域の不
純物濃度が低くなった分小さくなる。

【００４１】一方、絶縁膜が埋込まれた溝型の素子分離
３５を行った図２の場合を説明する。図３に見られるよ
うに不純物拡散領域２７の不純物の横方向への広がり３
６は、ゲート電極２８下のみとなる。即ち、溝型分離３
５がなされた両側部は原理的に拡散は発生しない。従っ
て、選択酸化膜の場合に発生していたこの両側部の方向
への拡散は生じない。従って、ゲート電極２７下の不純
物拡散層の表面濃度は、図２（b）に示すように、選択
酸化膜で素子分離を行なった場合より高くなってしま
う。また、ゲート電極下の不純物拡散層の不純物濃度が
大きい場合、その濃度分布が急峻になり、これに伴い発
生する電界強度は大きくなってしまう。

【００４２】このとき、図２（ａ）にみられるように接
合電界の大きい部分３７の位置は、ゲート酸化膜３４の
下部になる。従って、ゲート電極と不純物拡散層との間
の電界の空乏層への漏れが多くなる。この為、接合電界
の大きい領域では、その漏れ電界の影響を受けてさらに
大きくなってしまう。

【００４３】このように、接合電界の大きい部分の位置
が、前述の選択拡散膜を用いた場合と溝型分離を用いた
場合とで異なり、溝型分離の場合の固有の問題を生むこ
ととなる。上述のように、素子分離を選択酸化膜から溝
に変えた場合、接合電界が大きくなり、電界起因のリー
ク電流が無視できなくなる。結果として、DRAMのリフレ
ッシュ特性が劣化してしまう。

【００４４】＜溝型素子分離と厚いゲート絶縁膜＞図４
の（ａ）、（ｂ）の各々は、溝型分離されたMOS型トラ
ンジスタを有するDRAMセルを情報記憶部とし,更にその
他に情報処理部を有した半導体集積回路装置の２つの例
の主要部を模式的に示す断面図である。図４の（ａ）は
そのゲート絶縁膜がチャネルの中心部分とその境界部分
とでその厚さに差を有する例、図４（ｂ）はゲート絶縁
膜がチャネルと対応する部分で実質的に均一の厚さを有
する例を示している。

【００４５】図４において、情報記憶部を４２、情報処
理部を４０、および素子分離用の溝部を３５と示してい
る。ゲート絶縁膜に膜厚分布を有する場合、ゲート絶縁
膜の各境界部分を３９および４１、ゲート絶縁膜の各中
央部分を３８および４９と表示した。ゲート絶縁膜が均
一な場合、ゲート絶縁膜全体を４７および４８として示
した。また、ソースまたはドレインとなる不純物拡散領
域を各々３６、５０、５１、５２、５３、５４、５５、
および５６、ゲート電極層を３７、このゲート電極層上
の絶縁膜を１５０、サイド・スペーサを１５１として示
した。

【００４６】図４（ａ）、（ｂ）のいずれの場合も、情
報記憶部４２が有するMOS型トランジスタのソースまた
はドレインとなる拡散層のゲート電極との境界部分に対
応するゲート絶縁膜の膜厚（図４（ａ）では３９、図４
（ｂ）では４７）が、前記情報処理部４０が有するMOS
型トランジスタのソースまたはドレインとなる不純物拡
散層のゲート電極との境界部分に対応するゲート絶縁膜
の膜厚（図３（ａ）では４１、図３（ｂ）では４８）よ
り大きくなっている。このことによって、溝型分離によ
る高集積度を確保しつつ、情報記憶部における耐圧、信
頼性確保の為の要請と情報処理部における情報処理の
高速性確保の要請とに答えることが出来る。

【００４７】ゲート絶縁膜の厚さに中央部と境界部分に
差のある例では、ソースまたはドレインとなる不純物拡
散領域を複数の不純物濃度の領域として構成することと
合わせて、更に、次のような利点を持たせ得る。第1は
ゲート端の接合領域へのゲート絶縁膜の電界の漏れ防止
に有用である。第2はゲート絶縁膜の中央が薄いので、
ソースードレイン間のリーク電流を小さくしながら、し
きい値電圧は小さく出来る。

【００４８】図４（ｃ）はこの効果を説明する為の装置
断面図である。情報記憶部４２において、ソースおよび
ドレインとなる拡散層との境界部分でのゲート酸化膜１
０４５の膜厚が、情報処理部４０のMOS型トランジスタ
の上記境界部分でのゲート酸化膜１０７４の膜厚より大
きくなっている。この構成を取ることによって、ゲート
電極１０５７と拡散層の高濃度部分１０４７との距離を
大きくすることができる。即ち、ゲート電極１０５７と
拡散層に挟まれた酸化膜１０４５の電界が、ゲート電極
１０５７の端部の接合の空乏化領域に漏れることが阻止
される。

【００４９】従って、溝型素子分離されたMOS型トラン
ジスタのゲート電極端の領域１０４６での電界は比較的
強いものの、上記電界の漏れの影響を排除することがで
きる。

【００５０】ゲート電極端の接合の空乏化表面のゲート
酸化膜１０４５も厚くするため、その分しきい値電圧を
高くできる。こうして、情報保持時のソース・ドレイン
間リーク電流を低減することができる。DRAMのリフレッ
シュ特性は、接合電界に起因した接合リーク電流と、情
報保持時のソース・ドレイン間リーク電流との影響を受
ける。従って、本構造によれば上記電界の増加を防止で
きる。また、前述の電界増加の防止効果に伴って、この
電界増加が発生しない場合を考えれば、しきい値電圧を
高く出来る。こうすれば、DRAM特性を更に向上すること
ができる。

【００５１】また、この場合、ゲート電極中央部付近の
ゲート酸化膜を薄くしているため、ドレイン電流―ゲー
ト電圧特性はソース・ドレイン間リーク電流を小さくし
ながらしいき値電圧を小さくすることが出来る。その結
果、情報の読み出しや書き込みを行なう際にゲート電圧
を低くできるので、昇圧回路が不要になるか、わずかな
昇圧ですむようになる。こうして、DRAMのワード線の駆
動を高速かつ低電力が実現できる。

【００５２】尚、図４（ｃ）において、半導体基板は１
０４０、低い不純物濃度の不純物領域は１０４６、１０
７６、高い不純物濃度の不純物領域は１０４７、１０７
７、ゲート電極１０５７および１０６７上の絶縁膜は１
１５０および１１６０、シリコン窒化膜は１１５１およ
び１１６１、サイドスペーサは１０５８および１０６８
として夫々示した。

【００５３】図５はドレイン電流―ゲート電圧特性の各
種比較を示すものである。（ａ）薄いゲート絶縁膜の場
合（６ｎｍ）、（ｂ）厚いゲート絶縁膜の場合（８ｎ
ｍ）、および（ｃ）ゲート絶縁膜がチャネル方向に膜厚
分布を有する場合（６―８ｎｍに渡って変化する例）の
諸例を示している。尚、図５は、基板およびソースは接
地，ドレインは３Ｖの印加の状態とした例の特性を示し
ている。ドレイン電流―ゲート電圧特性からみると、ゲ
ート絶縁膜がチャネル方向に膜厚分布を有する場合が最
も好ましい。

【００５４】＜ドレイン接合近傍の局所電界集中とノッ
クオン原子＞前述の発明の適用に加えて、ゲート絶縁膜
の厚くすることによって新たに生ずる可能性のある難点
を回避しておくことが実用上重要である。

【００５５】先ず考え得るのは、ノックオン原子と局所
電界集中の問題である。そこで、ゲート絶縁膜の厚さと
ノックオン原子の関係を考察する。

【００５６】図６は上記低濃度の不純物拡散領域を形成
するための不純物イオン１の打込みにおけるノックオン
原子の状態を示す断面図である。ゲート電極２の端部で
はゲート酸化膜３中の酸素原子４が半導体基板５中にノ
ックオンされる。

【００５７】図７はイオン打ち込み後の低濃度不純物領
域が形成された状態を示す断面図である。低濃度拡散層
６と半導体基板５とで構成される接合部には空乏化領域
７が生ずる。しかし、この空乏化領域には、前述のノッ
クオン原子による酸素析出物８が形成される。この酸素
析出物８は、打込み損傷が析出核となり、打込み後の熱
処理においてノックオン酸素４が析出核に捕獲されるこ
とにより形成される。

【００５８】図７はゲート絶縁膜が薄い場合の一般的な
状況を例示している。ゲート酸化膜３が上記打込み深さ
より十分薄い場合には、ゲート酸化膜３中を通過する際
の不純物イオン１のエネルギが十分高い。従って、ゲー
ト酸化膜３中でエネルギを失う過程が電子との衝突によ
るものである。酸素原子との核衝突が少なく、この為、
酸素のノックオンも少なくなる。また、基板５中では不
純物が比較的深くまで打込まれるので、酸素のノックオ
ンが生じても上記空乏化領域７に酸素析出物８が形成さ
れる確率は低い。

【００５９】しかし、図８に示すように、ゲート酸化膜
９が厚くなると、ゲート酸化膜９中を通過し基板に達す
る直前の不純物イオンのエネルギが低くなる。この為、
不純物イオンが原子核との衝突によりエネルギを失う過
程が増える。この為、打ち込みイオンと酸素原子との核
衝突が多くなり、酸素のノックオンも多くなる。特に、
ゲート酸化膜９と基板５との界面近傍に打込まれる不純
物が多くなるため、ノックオン酸素も多くなる。また、
基板５中に打込まれる不純物は、比較的浅い部分にとど
まるため、上記空乏化領域１０に酸素析出物１１が形成
される確率が高くなってしまう。

【００６０】このような現象がある中で、前述の様にDR
AMセル部のトランジスタのゲート酸化膜を厚くすると、
ゲート電極端の基板表面付近に析出物１１が発生する確
率が高くなる。

【００６１】図９はゲート電極端部の電界分布と酸素析
出物の問題となる関係を示したものである。図におい
て、0MV/cmの等電界線１４、0.1 MV/cmの等電界線１
５、0.2 MV/cmの等電界線１６、0.3 MV/cmの等電界線１
７、および、0.4 MV/cmの等電界線１８を示している。
そして、ゲート電極２の端部では、低濃度不純物拡散層
１２の端部の曲率によって、空乏層１３中の電界が大き
くなる。

【００６２】今、電界の大きい部分（図の斜線部分１
８）に酸素析出物１１が存在すると、局所電界集中が生
じ、電界起因の接合リーク電流が増えてしまう。その結
果、DRAMの重要な特性であるリフレッシュ特性が劣化し
てしまう。例えば特開平6-61486（記事６）はこうした
ことが考えられる例である。

【００６３】尚、選択酸化膜を用いた素子分離の方法に
おいても、ノックオン原子の影響は考慮しなければなら
ない。図１０は選択酸化膜による素子分離の例を示すも
のである。図１０（ｂ）はゲート酸化膜３が薄い例であ
る。この場合、選択酸化膜１９の端部では、実質的に酸
化膜が厚くなっている。この為、酸素のノックオンも多
くなり、酸素析出物２０が多く発生する可能性がある。
しかし、その部分では空乏層１３中の電界１６が小さい
ため、仮に局所電界集中が生じても、電界に起因する接
合リーク電流は無視できる大きさである。

【００６４】しかし、図１０（ａ）のようにゲート酸化
膜９が厚い例では、酸素のノックオンに起因して発生し
た酸素析出物２０が強電界部分（図中斜線部分）１７に
存在しやすい。この為、電界に起因する接合リーク電流
が無視できなくなる。

【００６５】情報記憶部や情報処理部で独立にしきい値
電圧を設定できるように、例えば、２種類の膜厚のゲー
ト酸化膜を設定しても、より高度な特性要求に対しては
更なる対応が必要である。例えば、膜厚が２種類のゲー
ト酸化膜を有し、厚い酸化膜の下部の基板濃度を薄い酸
化膜の下部より低くする方法になるDRAMを含む半導体集
積回路装置を示す特開昭56-120166（記事９）でも同じ
状況と考えられる。

【００６６】即ち、情報記憶部のMOS型トランジスタの
ゲート酸化膜を厚くして半導体基板の不純物濃度を低く
すると、しきい値電圧が高くなる。従って、情報保持時
のソース・ドレイン間リーク電流を低減することができ
なくなる。また、情報記憶部のMOS型トランジスタのゲ
ート酸化膜を薄くして半導体基板の不純物濃度を高くす
ると、ゲート電極端での接合端部の電界が大きくなる。
この為、電界に起因するリーク電流を低減することがで
きない。その結果、DRAMの重要な特性であるリフレッシ
ュ特性に影響が発生する。

【００６７】以下に記載の発明は、上述した更に仔細な
諸問題点を回避するものである。

【００６８】＜本願明細書に開示される発明のうちの代
表的なものの更なる列挙＞（２）第２の発明は半導体基板内の不純物領域の不純物
濃度に関するものである。

【００６９】即ち、その要点は、DRAMセルを有する情報
記憶部と、情報処理部とを少なくとも有し、少なくとも
前記DRAMセルは溝によって分離されたMOS型トランジス
タを有し、この溝によって分離されたMOS型トランジス
タのソースまたはドレインとなる不純物領域のゲート電
極との境界部分での不純物領域の濃度が、情報処理部の
MOS型トランジスタの上記境界部分での不純物領域の濃
度より低いく設定するものである。

【００７０】図１１はこの第2の発明の主要部を模式的
に示す断面図である。即ち、図１１は、半導体基板１０
４０に情報記憶部５０と情報処理部５２が形成される。
そして、情報記憶部５０のMOS型トランジスタは溝型分
離４９されている。尚、厚いゲート絶縁膜は５５、これ
より薄いゲート絶縁膜は３２と示した。また、サイドス
ペーサ部は５６である。

【００７１】このMOS型トランジスタのソースあるいは
ドレインとなる不純物拡散層の不純物濃度を、ゲート電
極との境界部分５１において、情報処理部５２のMOS型
トランジスタの上記と同様の関係にある境界部分での不
純物拡散層５３の濃度より低くした例である。情報記憶
部５０のMOS型トランジスタでは、ゲート電極端部での
半導体基板の不純物濃度がより低濃度なる為、ゲート電
極５４の端部での接合電界を小さくできる。

【００７２】本技術を上記第1の発明と合わせ実施する
ことにより、より有用な半導体装置を実現することが出
来る。

【００７３】この場合、上記第1の発明に関して述べた
と同じように、溝によって分離されたMOS型トランジス
タのゲート絶縁膜は、チャネル対応部分で実質的に同等
の厚さでもよいし、またソースまたはドレインとなる拡
散層のゲート電極との境界部分に対応する領域とそれ以
外の領域とで膜厚に差を有した形態でも良い。ゲート絶
縁膜がチャネル対応部分で実質的に均一な厚さの形態が
製造に当って有利なことなどは前述の通りである。

【００７４】（３）第３の発明は、更に、ソース領域ま
たはドレイン領域の高濃度領域とゲート電極との間隔に
関するものである。

【００７５】即ち、その要点は、MOS型トランジスタの
ソースまたはドレインとなる拡散層のチャネル側の高濃
度不純物領域とゲート電極との間隔が、情報処理部のMO
S型トランジスタのソースまたはドレインとなる拡散層
のチャネル側の高濃度不純物領域とゲート電極との間隔
より大きいことを特徴とするものである。

【００７６】第３の発明を要約すれば、次の通りであ
る。即ち、それは、DRAMセルを有する情報記憶部と、情
報処理部とを少なくとも有し、少なくとも前記DRAMセル
は溝によって分離されたMOS型トランジスタを有し、こ
の溝によって分離されたMOS型トランジスタのソースま
たはドレインとなる不純物領域のゲート電極との境界部
分に対応するゲート絶縁膜の膜厚が、前記情報処理部が
有するMOS型トランジスタののソースまたはドレインと
なる拡散層のゲート電極との境界部分に対応するゲート
絶縁膜の膜厚より大きく、且つこの溝によって分離され
たMOS型トランジスタのソースまたはドレインとなる不
純物領域のチャネル側の高濃度不純物領域とゲート電極
との間隔が、情報処理部のMOS型トランジスタのソース
またはドレインとなる不純物領域のチャネル側の高濃度
不純物領域とゲート電極との間隔より大きいことを特徴
とする半導体装置である。

【００７７】上記第1の発明に関して述べたと同様に、
溝によって分離されたMOS型トランジスタのゲート絶縁
膜は、チャネル対応部分で実質的に同等の厚さでよい。
またソースまたはドレインとなる不純物領域のゲート電
極との境界部分に対応する領域とそれ以外の領域とで膜
厚に差を有した形態でも良い。ゲート絶縁膜がチャネル
対応部分で実質的に同等の厚さの形態が製造に当って有
利なことなどは前述の通りである。

【００７８】また、前記ソース領域またはドレイン領域
の高濃度領域とゲート電極との間隔については、素子分
離を選択酸化膜を用いる方法においても適用できる。前
述の図１１において、素子分離４９が選択酸化膜により
なされるようすれば良い。素子分離された情報記憶部の
MOS型トランジスタにおいて、ゲート酸化膜５５の膜厚
は、情報処理部のゲート酸化膜３２より厚い酸化膜を用
いる。そして、情報記憶部５０のMOS型トランジスタの
ゲート電極５４のサイドスペーサ５６の下部に形成され
る低濃度拡散層５１の濃度を、情報処理部５２のMOS型
トランジスタのゲート電極５４のサイドスペーサ５６の
下部に形成される低濃度拡散層５３の濃度より低くす
る。これにより、情報記憶部５０でのゲート電極５４端
の接合電界を、より小さくできる。

【００７９】（４）第４の発明は、ゲート電極に対し
て、特にサイドスペーサを有する構造を有する形態に関
するものである。

【００８０】即ち、それは、DRAMセルを有する情報記憶
部と、情報処理部とを少なくとも有し、少なくとも前記
DRAMセルは素子分離されたMOS型トランジスタを有し、
この素子分離されたMOS型トランジスタは、そのゲート
電極の両側部にサイドスペーサ部を有し、且つ素子分離
されたMOS型トランジスタのソースまたはドレインとな
る不純物領域のゲート電極との境界部分に対応するゲー
ト絶縁膜の膜厚が、前記情報処理部が有するMOS型トラ
ンジスタののソースまたはドレインとなる拡散層のゲー
ト電極との境界部分に対応するゲート絶縁膜の膜厚より
大きく、且つ溝によって分離された前記MOS型トランジ
スタのゲート電極の前記サイドスペーサ部の下部に略対
応して位置する半導体領域の低濃度拡散領域の不純物濃
度が、情報処理部のMOS型トランジスタのゲート電極の
前記サイドスペーサ部の下部に略対応して位置する半導
体領域の低濃度拡散領域の不純物濃度の濃度より低いこ
とを特徴とする半導体装置である。

【００８１】この溝によって分離されたMOS型トランジ
スタのゲート絶縁膜は、チャネル対応部分で実質的に同
等の厚さでもよいし、またソースまたはドレインとなる
不純物領域のゲート電極との境界部分に対応する領域と
それ以外の領域とで膜厚に差を有した形態でも良い。ゲ
ート絶縁膜がチャネル対応部分で実質的に同等の厚さの
形態が製造に当って有利なことなどは前述の通りであ
る。

【００８２】尚、第４の発明の場合、素子分離は、溝型
分離あるいは選択酸化膜による分離をも用い得る。

【００８３】図１１を参酌して、第４の発明の例を具体
的に説明する。素子分離された情報記憶部５０のMOS型
トランジスタのゲート電極５７のサイドスペーサ５８下
部に略対応して形成される低濃度拡散層５９の濃度が、
情報処理部５２のMOS型トランジスタのゲート電極６０
のサイドスペーサ６１下部に略対応して形成される低濃
度拡散層６２の濃度より低く形成されている。

【００８４】そして、情報記憶部５０のMOS型トランジ
スタの高濃度拡散層６５下に、サイドスペーサ５８下部
に形成されるより低濃度の拡散層５９と同程度の濃度の
拡散層６８を有し、かつ、情報記憶部５０のMOS型トラ
ンジスタのゲート酸化膜６３下の基板濃度分布が、上記
と同様にする。これによって、前述と同様にしきい値電
圧を高く保ちながら、効果的に接合電界を低減すること
ができる。

【００８５】本発明によって、情報記憶部における耐
圧、信頼性確保の為の要請と、情報処理部における情報
処理の高速性確保の要請とに答えることが出来る。

【００８６】（５）第５の発明は、更に、半導体基板に
おける不純物濃度に関するものである。第５の発明の場
合、素子分離は、溝型分離あるいは選択酸化膜による分
離をも用い得る。

【００８７】それは、DRAMセルを情報記憶部とし、その
他に情報処理部を有した半導体集積回路において、素子
分離された情報記憶部のMOS型トランジスタのゲート電
極のサイドスペーサ下部に形成される低濃度拡散層の濃
度が、情報処理部のMOS型トランジスタのゲート電極の
サイドスペーサ下部に形成される低濃度拡散層の濃度よ
り低い際に、情報記憶部のMOS型トランジスタのゲート
酸化膜下の基板濃度が、表面から上記低濃度拡散層とほ
ぼ同じ深さまで高く、上記低濃度拡散層とほぼ同じ深さ
から高濃度拡散層とほぼ同じ深さまで低く、かつ、高濃
度拡散層とほぼ同じ深さ以上で高くなっていることを特
徴とする半導体装置である。

【００８８】図１２の（ａ）に示すように、素子分離５
７（溝型分離あるいは選択酸化膜を用いた方法のいずれ
でも良い）された情報記憶部５０のMOS型トランジスタ
のゲート電極５７のサイドスペーサ５８下部に形成され
る低濃度拡散層５９の濃度が、情報処理部５２のMOS型
トランジスタのゲート電極６０のサイドスペーサ６１下
部に形成される低濃度拡散層６２の濃度より低くする際
に、情報記憶部５０のMOS型トランジスタのゲート酸化
膜６３下の基板６４濃度分布を、表面から上記低濃度拡
散層５９とほぼ同じ深さまで高く、上記低濃度拡散層５
９とほぼ同じ深さから高濃度拡散層６５とほぼ同じ深さ
まで低く、かつ、高濃度拡散層６５とほぼ同じ深さ以上
で高くする。

【００８９】これによって、上記低濃度拡散層５９とそ
れに接した高濃度領域６６との間での接合電界、およ
び、高濃度拡散層６５とそれに接した低濃度領域６７と
の間での接合電界を小さくできるので、情報記憶部５０
のMOS型トランジスタのしきい値電圧を高く設定しなが
ら、電界起因の接合リーク電流とサブスレッシュ電流を
低減できる。

【００９０】図１２（ａ）がゲート絶縁膜の厚さに分布
を有する例であるのに対して、図１２（ｂ）はゲート絶
縁膜がチャネルに対応した領域で実質的に均一な厚さを
有する例である。他の構成は図１２の（ａ）と（ｂ）は
同様である。

【００９１】図１２の（ｃ）は、情報記憶部のサイドス
ペーサの厚さを情報処理部のそれより大きくすることに
より、高濃度不純物領域をゲート電極より距離を大きく
とる例を示したものである。前述の図１２の（ｂ）はサ
イドスペーサの厚さが、情報記憶部と情報処理部とで同
じ厚さになっている例である。各々のサイドスペーサは
５８および６１である。同図において半導体装置のその
他の領域は図１２と同様の符号によって示した。

【００９２】図１２の（ｃ）は情報記憶部のサイドスペ
ーサ５８１の厚さを情報処理部のそれ６１より大きくし
た例を示している。例えば、サイドスペーサ５８１を７
０ｎｍ、サイドスペーサ６１を５０ｎｍとする。この場
合、高濃度不純物領域６５の横方向の広がりが４０ｎｍ
の例では、ゲート電極５７と高濃度不純物領域６５の距
離は、サイドスペーサ５８１側で１０ｎｍおよびサイド
スペーサ６１側で３０ｎｍとなる。尚、同図において半
導体装置のその他の領域は図１２と同様の符号によって
示した。

【００９３】図１３は、ゲート絶縁膜が８ｎｍの場合、
高濃度不純物領域６５とゲート電極の間隔とゲート電極
端の電界強度の関係を示す図である。尚、この例では、
高濃度不純物領域６５に対して、低濃度不純物領域５９
および電界緩和層６８が形成されている。この図１３よ
り、電界強度を０。５ＭＶ／ｃｍ程度から０。３ＭＶ／
ｃｍ程度まで低減出来ることが理解される。

【００９４】＜リフレッシュ特性の改善に係わる多層構
造ゲート電極＞以下に説明する発明は、ゲート電極に関
するものである。この電極構造によって、 MOS型トラン
ジスタのしきい値電圧を高く保ちながら、接合電界を低
減するものである。これらゲート電極に関する発明を上
述の各発明と併用して用いることは実用上好ましいこと
である。

【００９５】（６）第６の発明は、情報記憶部のMOS型
トランジスタのゲート電極を多層構造とした改良に関す
るものである。

【００９６】このゲート電極は、ゲート絶縁膜上にｎ型
不純物をドープの多結晶シリコン層もしくはノン・ドー
プの多結晶シリコン層、この上部にｐ型不純物をドープ
した多結晶シリコン層の積層を少なくとも有するするも
のである。この改良によって、DRAMのリフレッシュ時間
を長く確保出来る。上述のｐ型不純物をドープした多結
晶シリコン層は金属あるいはいわゆる金属シリサイドを
も用い得る。尚、本発明においても素子分離は溝型分
離、選択酸化膜による分離をも用い得る。

【００９７】DRAMセルを情報記憶部としその他に情報処
理部を有した半導体集積回路において、素子分離された
情報記憶部のMOS型トランジスタのゲート電極を多層構
造とする。その下部を少なくとも２層とする。そして、
その上部をp型不純物を導入した多結晶シリコン層と
し、その下層、即ち、ゲート酸化膜直上をn型不純物を
導入した多結晶シリコン層または不純物導入の無い多結
晶シリコン層とすることを特徴とする半導体装置が有用
である。

【００９８】図１４は本発明を適用した場合のゲート電
極部を半導体基板に対して垂直な断面のバンド構造を示
す図である。ゲート電極の下層としてn型不純物を導入
した多結晶シリコン層を用いた例と不純物導入の無い多
結晶シリコン層を用いた例を各々示している。

【００９９】図１４の（ａ），（ｃ）は、上記トラン
ジスタがON状態のとき、図１４（ｂ）、（ｄ）はトラン
ジスタがOFF状態のときのそれを示している。図におい
て、ゲート電極は６９、ゲート絶縁膜を７０、半導体基
板を７１と示した。各々コンダクションバンドの下端を
８０、８１、バレンスバンドの上端を８３、８４と示し
た。

【０１００】図１４（ａ）に示す通り、上記トランジス
タがON状態のときは、通常のゲートと同様に作用する。
ゲート酸化膜７０下の半導体基板７１表面に反転（チャ
ネル）層７２が形成される。それは、ゲート電極６９の
下部に設けたp層とn層の接合でバンド構造の曲がりが順
方向となるためである。

【０１０１】一方、当該トランジスタがOFF状態のとき
は、図１４（b）に示すように、ゲート電極６９のp層と
n層の接合でバンドの曲がりが逆方向となるため空乏層
７３が形成される。この空乏化した領域は、実質的にゲ
ート酸化膜が厚くなるように作用しする。この為、半導
体基板の不純物濃度を高くすること無く、トランジスタ
のOFF時のサブスレッシュ電流を低減できる。

【０１０２】その結果、しきい値電圧を高く保ちなが
ら、効果的に接合電界を低減することができる。

【０１０３】図１４の（ｃ）、（ｄ）は不純物導入の無
い多結晶シリコン層を用いた場合のバンド構造を示して
いる。図１４の（ｃ）は当該トランジスタがON状態のと
き、図１４（ｄ）はトランジスタがOFF状態のときのそ
れを示している。この場合も上述の形態を同等の効果を
奏する。

【０１０４】更に、ここで、上記p型不純物を導入した
多結晶シリコン層とゲート酸化膜直上の上記多結晶シリ
コン層との界面に窒素を含ませることにより、半導体装
置の製造工程中の熱処理においてp型不純物がゲート酸
化膜直上の上記多結晶シリコン層に拡散するのを防止で
きる。このことにより、上記効果をより有効に得ること
が可能となる。なお、上記p型不純物を導入した多結晶
シリコン層を金属または金属シリサイドにすることによ
り、上記不純物拡散の影響を無視できるようになる。

【０１０５】さらに、上述の電極構造を、半導体集積回
路装置の各種領域に使い分けることが出来る。図１５は
その使い分けの状態を模式的に示したものである。図
中、領域７４、７５は、各種領域が一つの半導体基板内
に存在していることを模式的に示したものである。

【０１０６】その使い分けの基本は、第１の厚さのゲー
ト酸化膜上には第１の導電型の不純物を含む多結晶シリ
コン層を有したゲート電極が存在する部分７４とし、第
２の厚さのゲート酸化膜上には第２の導電型の不純物を
含む多結晶シリコン層を有したゲート電極が存在する部
分７５を設けるものである。以下に２つの例を例示す
る。各々、その形態固有の効果を得ることができる。

【０１０７】（１）第1の形態は、第１の厚さを第２の
厚さより大きくして、厚い第１のゲート酸化膜上にp型
不純物を導入した多結晶シリコン層を用い、また、薄い
第２のゲート酸化膜上にn型不純物を導入した多結晶シ
リコン層を用いる場合である。

【０１０８】この場合、第１の厚さのゲート酸化膜を有
するpチャネルMOSトランジスタの動作を表面チャネル型
とし、第１の厚さのゲート酸化膜を有するnチャネルMOS
トランジスタの動作を埋込みチャネル型とする。一方、
第２の厚さのゲート酸化膜を有するpチャネルMOSトラン
ジスタの動作を埋込みチャネル型とし、第２の厚さのゲ
ート酸化膜を有するnチャネルMOSトランジスタの動作を
表面チャネル型とする。

【０１０９】この構成の場合、トランジスタ動作が表面
チャネル型のトランジスタを高速化でき、埋込みチャネ
ル型のnチャネルトランジスタではゲート酸化膜を厚く
できる分基板濃度の上昇を避けることができる。例え
ば、埋込みチャネル型のnチャネルトランジスタを情報
記憶部のトランジスタにすると、これまで述べたように
接合電界を低減できる。なお、種々の動作速度を持つト
ランジスタを実現できることは明かである。

【０１１０】（２）第2の形態は、第１の厚さを第２の
厚さより大きくして、厚い第１のゲート酸化膜上にn型
不純物を導入した多結晶シリコン層を用い、また、薄い
第２のゲート酸化膜上にp型不純物を導入した多結晶シ
リコン層を用いる場合である。

【０１１１】この場合、第１の厚さのゲート酸化膜を有
するnチャネルMOSトランジスタの動作を表面チャネル型
とし、第１の厚さのゲート酸化膜を有するpチャネルMOS
トランジスタの動作を埋込みチャネル型とする。一方、
第２の厚さのゲート酸化膜を有するnチャネルMOSトラン
ジスタの動作を埋込みチャネル型とし、第２の厚さのゲ
ート酸化膜を有するpチャネルMOSトランジスタの動作を
表面チャネル型とする。この形態では、薄いゲート酸化
膜を用いたnチャネルトランジスタを実現でき、超高速
動作が可能となる。

【０１１２】つぎに、上記の特徴を持つ情報記憶部のMO
S型トランジスタのゲート酸化膜の形成方法について述
べる。

【０１１３】まず、情報記憶部で厚く情報処理部で薄い
ゲート酸化膜を有したトランジスタの製造方法を図１６
および図１７を参酌して説明する。

【０１１４】＜厚い酸化膜の第1の形成方法＞図１６は
第1の方法を説明する工程順の断面図である。図はゲー
ト絶縁膜の形成方法の部分のみを示している。従って、
半導体基板中への各種回路素子領域の形成は、通例の半
導体装置の製造方法に従って製造されることはいうまで
もない。

【０１１５】（１）所定の半導体基板１２２の情報記憶
部120および情報処理部121に対して、実質的に同じ膜厚
のゲート酸化膜123を周知の方法にて形成する。

【０１１６】（２）ゲート電極となるシリコン膜124を
堆積する。

【０１１７】（３）情報記憶部120以外の領域でのみシ
リコン膜124表面上に打込み用マスク125を形成する（図
１６の（ａ））。

【０１１８】（４）こうして準備された半導体基板に、
酸素イオン打込みし、その後熱処理を実施して情報記憶
部120のシリコン膜124下のゲート酸化膜126を厚くする
（図１６の（ｂ））。なお、情報記憶部120のシリコン
膜124の表面もまた酸化される。

【０１１９】（５）複数の所望の厚さの各ゲート絶縁膜
を得た後は、シリコン膜１２４およびシリコン酸化膜１
２７は、例えば除去し、後は通例の方法によって、半導
体装置を製造すれば良い。

【０１２０】＜厚い酸化膜の第2の形成方法＞図１７は
第２の方法を説明する工程順の断面図である。図はゲー
ト絶縁膜の形成方法の部分のみを示している。従って、
半導体基板中への各種回路素子領域の形成は、通例の半
導体装置の製造方法に従って製造されることはいうまで
もない。

【０１２１】（１）所定の半導体基板１２２の情報記憶
部128および情報処理部131に対して、情報記憶部128で
必要な膜厚の第１のゲート酸化膜129を形成する。

【０１２２】（２）第１のゲート酸化膜129上に情報記
憶部のゲート電極の一部となる第１のシリコン膜130を
堆積する（図１７の（a））。

【０１２３】（３）つぎに、情報処理部131の第１のシ
リコン膜130および第１のゲート酸化膜129を除去する
（図１７の（b））。

【０１２４】（４）情報処理部131で必要な膜厚の第２
のゲート酸化膜132を形成する（図１７の（b））。

【０１２５】（５）上記情報処理部131の第２のゲート
酸化膜132および上記情報記憶部128に形成された第１の
シリコン膜130表面上に形成された酸化膜133の表面に情
報処理部131のゲート電極の一部となる第２のシリコン
膜134を堆積して、第２のシリコン膜134および第１のシ
リコン膜130表面上に形成された酸化膜133を除去する
（図１７の（d））。

【０１２６】（６）情報記憶部128および情報処理部131
のゲート電極の一部となる第３のシリコン膜135を形成
する（図１７の（e））。

【０１２７】（７）最後に、通常の工程を用いてゲート
電極加工、低濃度拡散層137、サイドスペーサ138および
高濃度拡散層139を形成して情報記憶部128のシリコン膜
130,135下のゲート酸化膜129が厚くなるようなトランジ
スタを作製する（図１７の（f））。

【０１２８】この方式では、図１７の（b）に示す構造
を得るための加工マスクを情報処理部131の基板濃度制
御のためのイオン打込みマスクにすることができる。ま
た、図１７の（d）に示す構造を得るための加工マスク
を情報記憶部128の基板濃度制御のためのイオン打込み
マスクにすることができる。さらに、シリコン膜34加工
前にイオン打込みすれば情報記憶部128のゲート酸化膜1
29に対する打込み時のチャージアップの影響を取り除く
ことができる。なお、上記方法を用いて、まず、情報処
理部131の薄いゲート酸化膜132を形成する工程からプロ
セスを開始しても同様も構造を得ることができる。

【０１２９】次に、ゲート絶縁膜に膜厚分布を持たせる
方法について説明する。即ち、情報記憶部のMOS型トラ
ンジスタのゲート酸化膜のチャネル方向の膜厚分布を、
情報処理部のMOS型トランジスタのゲート酸化膜のチャ
ネル方向の膜厚分布より大きくする方法である。

【０１３０】＜ゲート絶縁膜に膜厚分布を持たせる第1
の方法＞図１８はゲート絶縁膜の膜厚分布を持たせる第
1の方法を説明する工程順の断面図である。図はゲート
絶縁膜の形成方法の部分のみを示している。従って、半
導体基板中への各種回路素子領域の形成は、通例の半導
体装置の製造方法に従って製造されることはいうまでも
ない。

【０１３１】（１）所定の半導体基板１２２に、情報記
憶部140および情報処理部141において同じ膜厚のゲート
酸化膜142を形成する。

【０１３２】（２）ゲート電極であるシリコン膜143を
堆積し、これをを所定形状に加工する。

【０１３３】（３）情報記憶部140でシリコン膜143表面
上にシリコン窒化膜144を形成する（図１８の（a））。

【０１３４】（４）こうして準備した半導体基板を熱酸
化することにより、情報記憶部140のシリコン膜143下の
ゲート酸化膜142をチャネル方向をその外側に向かって
膜厚を大きくする（図１８の（ｂ））。

【０１３５】上述の熱酸化時にシリコン窒化膜144は凹
状態に反るため、ゲート電極端部の酸化膜に引っ張り応
力が発生しする。この領域では酸素の拡散が速くなる。
この為、チャネル方向をその外側に向かって膜厚が大き
いゲート酸化膜145が形成される。上記シリコン窒化膜
の反りは、シリコン窒化膜144の堆積温度が低い程、ま
た、堆積膜厚が大きい程、大きくなる。その結果、チャ
ネル方向の膜厚分布は、シリコン窒化膜144の堆積温度
および堆積膜厚によって制御できる。

【０１３６】＜ゲート絶縁膜に膜厚分布を持たせる第２
の方法＞図１９はゲート絶縁膜の膜厚分布を持たせる第
２の方法を説明する工程順の断面図である。

【０１３７】（１）所定の半導体基板１５２に、情報記
憶部146および情報処理部147において同じ膜厚のゲート
酸化膜148を形成する。

【０１３８】（２）次いで、シリコン膜149および絶縁
膜150を順次堆積し、絶縁膜150およびシリコン膜149
を、所定形状に加工してゲート電極を形成する（図１９
の（ａ）。

【０１３９】（３）その後、上記ゲート電極の表面およ
び側壁とMOS型トランジスタのソースおよびドレイン部
表面とを覆うようにシリコン窒化膜151を形成する。

【０１４０】（４）こうして準備した半導体基板の情報
処理部147をマスクで覆う。

【０１４１】（５）次いで、シリコン窒化膜151をエッ
チングして、情報記憶部146のゲート電極側壁に上記シ
リコン窒化膜151が残るようにする（図１９の（b））。

【０１４２】以下の工程は３つの方法が考えられる。

【０１４３】（６）第１は、上述の（５）状態で、熱酸
化熱酸化する方法である(図１９の（c） )。

【０１４４】（７）第２は、情報記憶部のゲート電極側
壁の上記シリコン窒化膜151をマスクとして上記ゲート
酸化膜148をエッチングした後熱酸化する方法(図１９の
（d)）。

【０１４５】（８）第３は、情報記憶部146のゲート電
極側壁の上記シリコン窒化膜151をマスクとして上記ゲ
ート酸化膜148および半導体基板152をエッチングした
後、熱酸化する方法(図１９の（e)）である。

【０１４６】この工程の後、ソースおよびドレインとな
る拡散層などを形成してトランジスタを作製する。この
方法では、熱酸化する前の方式によってチャネル方向の
膜厚分布を制御することができる。

【０１４７】本願発明の製造方法によれば、膜厚の異な
るゲート酸化膜を良質に得ることが出来る。

【０１４８】これまでに、情報記憶部と情報処理部とで
膜厚が異なるゲート酸化膜は、例えば、従来のフラッシ
ュメモリで用いた例がある。しかし、情報処理部ではゲ
ート酸化膜の形成前に、浮遊ゲート電極用シリコン膜の
加工損傷および情報処理部の層間絶縁膜の除去損傷の影
響を受けることとなる。この結果、良質のゲート酸化膜
を形成できない。通常、シリコン膜の加工や層間絶縁膜
の除去にはドライエッチングが用いられるため、半導体
表面にドライエッチング損傷が生じる。この損傷を受け
た部分を熱酸化により酸化膜を形成するため、酸化膜質
がその損傷の影響を受けて劣化してしまう。本願発明は
こうした問題を有しない。

【０１４９】

【発明の実施の形態】

実施例１図２０は第１の実施例の各製造工程を示した半導体装置
の断面図である。情報記憶部を155および情報処理部を1
56として各々模式的に示した。

【０１５０】シリコン基板153として、p型、１０Ω-cm
の（１００）面方位のものを準備する。まず、素子分離
領域となる部分に深さが0.4μmの溝を形成し、ついで、
周知の方法によって、溝にシリコン酸化膜154を埋込ん
だ。

【０１５１】つぎに、情報記憶部155と情報処理部156の
n型MOSトランジスタを形成する部分157に、ボロンを以
下の条件でイオン打込みを実施した。ボロン打込み条件
は、（１）360keVで2xe¹³/cm²、（２）200keVで8xe¹²/c
m²、および、（３）50keVで2xe¹²/cm²の３種類である。
また、情報処理部156のp型MOSトランジスタを形成する
部分158に、リン打込みを実施した。その条件は（１）5
00keVで1xe¹³/cm²、（２）240keVで5xe¹²/cm²、およ
び、（３）100keVで2xe¹²/cm²の３種類である（図２０
（ａ））。これらの不純物は図示していない。その
後、1000℃で20分の熱処理を実施した。

【０１５２】尚、これら３種類のイオン打ち込みは、通
例の半導体装置の製造で行われている次の目的の為であ
る。（１）基板抵抗を下げる。（２）半導体基板にウエ
ルを形成する。（３）寄生MOS防止の為のチャネルスッ
トパを形成する。

【０１５３】つぎに、周知の熱酸化法により、膜厚が5n
mのシリコン酸化膜159を形成した。更に、その酸化膜15
9上に膜厚が150nmのシリコン膜160を堆積した。ここ
で、シリコン膜160中には、2xe²⁰/cm³のリンが導入され
ている。

【０１５４】ホトレジスト膜を情報処理部156にのみ膜
厚が1μmの厚さに形成した。ここで、酸素イオンを20ke
Vで2xe¹⁶/cm²打込み、上記ホトレジスト膜のマスクを除
去した。なお、上記酸素は、情報記憶部155のシリコン
膜中にのみ打込まれている。

【０１５５】その後、１％の酸素を含んだ窒素雰囲気中
で1000℃、20分の熱処理を行なって、情報記憶部155の
シリコン膜160下のシリコン酸化膜161を7nm程度まで厚
くした。この厚いシリコン酸化膜を情報記憶部のゲート
絶縁膜に用いるのである。なお、情報記憶部155のシリ
コン膜160表面にも5nm程度のシリコン酸化膜162が形成
された(図２０の（b）)。

【０１５６】つぎに、情報処理部156のn型MOSトランジ
スタ157のしきい値電圧制御のためにボロンを25keV、2e
¹²/cm²でイオン打込みを行う。また、情報処理部156のp
型MOSトランジスタ158のしきい値電圧制御のためにリン
を50keVで2e¹²/cm²イオン打込みをした。また、情報記
憶部155のn型MOSトランジスタ157のしきい値電圧制御の
ためにボロンを25keV、3e¹²/cm²でイオン打込みした。

【０１５７】これらのイオン打ち込みは通例のものであ
る。

【０１５８】なお、本発明を実施しない従来構造の場合
には、情報記憶部155のn型MOSトランジスタ157のしきい
値電圧制御のために、ここでボロンを25keV、4.5e¹²/cm
²でイオン打込みする必要があった。

【０１５９】つぎに、シリコン膜160表面上のシリコン
酸化膜162を除去する。そして、膜厚が50nmのタングス
テンシリサイド膜163および膜厚が150nmのシリコン酸化
膜164を順次堆積した。そして、ゲート電極形成のため
に、上記シリコン酸化膜164、上記タングステンシリサ
イド膜163および上記シリコン膜160を所定形状に加工し
た。

【０１６０】その後、情報記憶部155と情報処理部156の
n型MOSトランジスタを形成する部分にリンを25keV、5e
¹³/cm²で打込みを行う。また、情報処理部のn型MOSトラ
ンジスタを形成する部分157に二フッ化ボロンを25keV、
2e¹³/cm²でイオン打込みをした。そして、ゲート電極の
側壁に膜厚が50nmのシリコン窒化膜165でサイドスペー
サを形成する。

【０１６１】さらに、情報処理部156のn型MOSトランジ
スタを形成する部分157にヒ素を25keV、1e¹⁵/cm²でイオ
ン打込みを行う。また、情報処理部156のp型MOSトラン
ジスタを形成する部分158に二フッ化ボロンを25keV、1e
¹⁵/cm²でイオン打込みした。つぎに、窒素雰囲気中で95
0℃、30秒の熱処理を行なった(図２０の（c）)。

【０１６２】層間絶縁膜として膜厚が500nmのリンを含
むガラス膜166を堆積する。情報記憶部155のコンタクト
の穴と情報処理部156のコンタクト穴を上記リンガラス
膜166に開孔する。そして、この開孔部に膜厚が500nmの
窒化チタン膜167を接続用導伝体として埋込んだ。

【０１６３】つぎに、層間絶縁膜として膜厚が100nmの
リンを含むガラス膜168を堆積する。情報記憶部のビッ
ト線用コンタクトの穴と情報処理部のコンタクト穴を上
記リンガラス膜に開孔する。更に、膜厚が50nmのタング
ステン膜169を導伝体として堆積し、所定形状に加工し
た。

【０１６４】こうして準備した半導体基体に、膜厚が30
0nmのリンを含むガラス膜170を堆積し、上記リンガラス
膜に情報記憶部155のキャパシタ電極形成用のコンタク
トの穴を開孔する。キャパシタの蓄積電極となる膜厚が
100nmのタングステン膜171を堆積し、所定形状に加工し
た。

【０１６５】その後、シリコン酸化膜厚換算で2.5nmの
五酸化タンタル膜172をキャパシタ絶縁膜として形成し
する。更にもう一方のキャパシタ電極である膜厚が100n
mの窒化チタン膜173を堆積し、所定形状に加工した(図
２０（d）)。

【０１６６】この状態以降は、従来方法と同じ配線作製
の工程を用いる。こうして本願発明のDRAMセルを情報記
憶部とし、その他に情報処理部をも有した半導体集積回
路装置が実現される。

【０１６７】本実施例によれば、溝型素子分離を用い、
且つ情報記憶部のトランジスタのゲート酸化膜を厚くで
きるので、必要なしきい値電圧を得るのに基板表面のp
型不純物濃度をより低くすることができる。その結果、
キャパシタに正電荷が蓄えられた状態で情報を保持する
場合、蓄積電極に接するn型層とn型基板で構成されるp-
n接合の空乏層中の電界強度を低減できる。そして、こ
の電界に起因した接合リーク電流を低減することが出来
る。この結果、全ビット中の最も情報保持時間の短いビ
ットの情報保持時間を、従来のおおよそ0.05秒から0.1
秒に長くすることができた。

【０１６８】実施例２図２１は、第２の実施例を示した装置を工程順に示した
断面図である。図２１の例では情報記憶部を155と情報
処理部を156と模式的に示している。

【０１６９】シリコン基板173は、n型、１０Ω-cmの
（１００）面方位のものを準備する。まず、素子分離領
域となる部分に深さが0.4μmの溝を形成し、この溝にシ
リコン酸化膜154を周知の方法で埋込んだ。

【０１７０】つぎに、熱酸化法により情報記憶部155のn
型MOSトランジスタで必要な膜厚が12nmのシリコン酸化
膜174を形成し、更にこの上部に膜厚が20nmのシリコン
膜175を堆積した。

【０１７１】情報記憶部155と情報処理部156のn型MOSト
ランジスタを形成する部分157に、ボロンを以下の条件
でイオン打込みを実施する。ボロン打込み条件は、
（１）200keVで8e¹²/cm²、（２）50keVで2e¹²/cm²、お
よび、（３）25keVで2e¹²/cm²である。また、情報処理
部156のp型MOSトランジスタを形成する部分158に、
（１）500keVで1e¹³/cm²、（２）240keVで5e¹²/cm²、
（３）100keVで2e¹²/cm²、および、（４）25keVで2e¹²/
cm²のリン打込みを実施した。その後、1000℃で10分の
熱処理を実施した（図２１（ａ））。尚、各不純物は
図示していない。また、イオン打ち込みの意味も実施例
１において述べたものである。

【０１７２】そして、シリコン膜175およびシリコン酸
化膜174を情報記憶部155の領域が残るように加工した。
情報処理部156のMOSトランジスタで必要なシリコン酸化
膜176を厚さ5nmに熱酸化法により形成した。この時、情
報記憶部のシリコン膜177表面にはおおよそ10nmのシリ
コン酸化膜が形成される（図２１（ｂ））。

【０１７３】本実施例では、情報記憶部でのゲート絶縁
膜１７４の厚さは１２ｎｍ、一方、情報処理部でのゲー
ト絶縁膜の厚さは５ｎｍである。このように、情報記憶
部でのゲート絶縁膜１７４の厚さが、情報処理部でのゲ
ート絶縁膜の厚さより厚くなっている。

【０１７４】つぎに、膜厚が10nmのシリコン膜178を堆
積する。情報処理部156でのみ上記シリコン膜178表面上
に膜厚が2μmのホトレジスト膜を形成する。こうして準
備した基体に400keV、2e¹³/cm²でボロン打込みをしてp
型高濃度埋込み層を形成した。このp型高濃度埋込み層
によって、ホットキャリヤ耐性を向上できる。なお、こ
こで、25keVで1e¹²/cm²のボロン打込みを実施して情報
処理部156のトランジスタのしきい値電圧を設定でき
る。

【０１７５】上記ホトレジスト膜をマスクとして上記シ
リコン膜178をエッチングし、さらに、情報記憶部155の
シリコン膜175表面に形成されたシリコン酸化膜177を除
去した(図２１の（ｃ）)。

【０１７６】その後、上記ホトレジスト膜を除去して、
膜厚が140nmのシリコン膜179および膜厚が50nmのタング
ステンシリサイド膜180および膜厚が150nmのシリコン酸
化膜181を堆積した。そして、ゲート電極形成のため
に、上記シリコン酸化膜、上記タングステンシリサイド
膜および上記シリコン膜を所定形状に加工した(図２１
(d))。その後の工程は、第１の実施例と同じである。

【０１７７】本実施例によれば、情報記憶部のトランジ
スタに必要なしきい値電圧を確保して従来に比べて基板
表面濃度を半分以下にできる。従って、キャパシタに正
電荷が蓄えられた状態で情報を保持する場合、蓄積電極
に接するn型層とn型基板で構成されるp-n接合の空乏層
中の電界強度を低減できる。そして、この電界に起因し
た接合リーク電流を低減することが出来る。結果とし
て、全ビット中の最も情報保持時間の短いビットの情報
保持時間を、おおよそ従来の0.05秒から0.3秒に長くす
ることができた。

【０１７８】また、基板濃度制御用のイオン打込みや熱
処理前にゲート酸化膜を形成できる。この為、ゲート酸
化膜の耐圧劣化を防止でき、また、その信頼性を向上で
きる。なお、ゲート電極となるシリコン膜のパターニン
グ前に基板濃度制御用のイオン打込みが実施できるの
で、打込み時のチャージアップの問題がない。

【０１７９】実施例３図２２は、第３の実施例を示した装置の断面図である。
本例では情報記憶部を155と情報処理部を156と模式的に
示している。本例はゲート絶縁膜がチャネル方向に膜厚
分布を有する例である。

【０１８０】シリコン基板182は、p型、１０Ω-cmの
（１００）面方位のものを準備する。ゲート酸化膜183
およびシリコン膜184を堆積するまでの工程は、第１の
実施例と同じである。

【０１８１】本実施例では情報記憶部155と情報処理部1
56のn型MOSトランジスタ157のしきい値電圧制御のため
にボロンを25keV、2e¹²/cm²でイオン打込みを行う。

【０１８２】また、情報処理部156のp型MOSトランジス
タ158のしきい値電圧制御のためにリンを50keV、2e¹²/c
m²でイオン打込みした。ここで、シリコン膜184表面上
には第１の実施例で用いたタングステンシリサイド膜18
5を堆積した。つぎに、膜厚が100nmのシリコン窒化膜18
6を堆積した。そして、情報記憶部155以外のシリコン窒
化膜186を部分的に除去して後、基体全体に150nmのシリ
コン酸化膜187を堆積した（図２２（ａ））。

【０１８３】つぎに、ゲート電極形成のために、上記シ
リコン酸化膜187、上記シリコン窒化膜186、上記タング
ステンシリサイド膜185および上記シリコン膜184の積層
体を所定形状に加工した（図２２（ｂ））。

【０１８４】その後、酸素雰囲気中で1000℃、１０分の
熱処理を行なった。この熱処理により、情報記憶部155
における上記シリコン膜184下のシリコン酸化膜183は、
ゲート電極端部で厚く、ゲート電極中心部で薄い構造と
なった。すなわち、チャネル方向に膜厚分布を有したシ
リコン酸化膜となった。

【０１８５】この後、情報記憶部155と情報処理部156の
両領域のn型MOSトランジスタを形成する部分157にリン
を25keV、5e¹³/cm²で打込みを行った。また、情報処理
部156のp型MOSトランジスタを形成する部分158に二フッ
化ボロンを25keV、2e¹³/cm²で打込みを行った。そし
て、ゲート電極の側壁に膜厚が50nmのシリコン窒化膜18
8でサイドスペーサを形成した(図２２（c）)。ここで、
チャネル方向の膜厚分布は、上記リン打込み層以外の部
分で5nm乃至6nmの膜厚分布を有している。

【０１８６】この後の工程は、第１の実施例で示した工
程と同じである。

【０１８７】本実施例によれば、キャパシタに正電荷が
蓄えられた状態で情報を保持する場合、蓄積電極に接す
るn型層とn型基板で構成されるp-n接合のリーク電流
（サブスレッシュホールド電流）を低減できるため、必
要とされるしきい値電圧を得るための基板濃度を低減で
きた。その結果、上記接合の空乏層中の電界強度を低減
できる。そして、電界に起因した接合リーク電流を低減
することによって、全ビット中の最も情報保持時間の短
いビットの情報保持時間をおおよそ従来の0.05秒から0.
1秒に長くすることができた。

【０１８８】また、耐圧不良が多くなる薄いゲート酸化
膜部分が少なくなるため、耐圧不良の発生頻度を低減で
きた。

【０１８９】実施例４図２３は第４の実施例の半導体装置を示した断面図であ
る。図２３では情報記憶部を１５５、情報処理部を１５
６と模式的に示している。本例はゲート絶縁膜の厚さが
チャネル方向に厚さ分布を有する別な実施例である。

【０１９０】シリコン基板182およびゲート電極となる
タングステンシリサイド膜185堆積までの工程は、第３
の実施例と同じである。

【０１９１】なお、情報記憶部155のトランジスタのし
きい値電圧制御用の最も打込みエネルギーの低いボロン
打込みでの打込み量は、下記のゲート絶縁膜の形成に関
する方式を方式１〜３と変えて実施した。具体的には、
方式１では3xe¹²/cm²、方式２では2xe¹²/cm²、そして方
式３では1xe¹²/cm²とした。尚、これらの各方式につい
ての詳細は後述する。

【０１９２】上記シリサイド膜185上に膜厚が150nmのシ
リコン酸化膜189を堆積した。そして、ゲート電極形成
のために、上記シリコン酸化膜189、上記タングステン
シリサイド膜185および上記シリコン膜184の積層体を所
定形状に加工した(図２３（a)）。

【０１９３】つぎに、膜厚が10nmのシリコン窒化膜190
を堆積する。情報処理部156のみのエッチングマスクを
形成してシリコン窒化膜190を異方性ドライエッチング
により加工した。こうして、情報記憶部155のゲート電
極の側壁にはシリコン窒化膜190が残存し、いわゆるサ
イドスペーサが形成される。

【０１９４】更に、ゲート絶縁膜の形成方法として、上
述した次の３つの方式によって下記方法を採用した。

【０１９５】（１）方式１：方式１は、この状態で900
℃、１０分の酸素雰囲気中熱処理を行なう。

【０１９６】（２）方式２：方式２は、情報記憶部155
の上記ゲート酸化膜183をエッチングしたのちに900℃、
１０分の酸素雰囲気中熱処理を行なう。

【０１９７】（３）方式３：方式３はさらにシリコン基
板182を20nmエッチングしたのちに900℃、１０分の酸素
雰囲気中熱処理を行なう。

【０１９８】各方式を採用した場合の半導体装置の断面
構造は、図２３（ｃ）―図２３（ｅ）に各々対応してい
る。

【０１９９】なお、900℃、１０分の酸素雰囲気中熱処
理では、シリコン基板182表面におおよそ50nmのシリコ
ン酸化膜が形成される。その後、情報記憶部155と情報
処理部156のn型MOSトランジスタを形成する部分157にリ
ンを25keV、5e¹³/cm²で打込んだ。また、情報処理部1
56のp型MOSトランジスタを形成する部分158に二フッ化
ボロンを25keVで2e¹³/cm²打込みした。

【０２００】ここで、上記リン打込み層以外の部分にお
いて、チャネル方向のゲート酸化膜183の膜厚分布は次
の通りである。方式１(図２３（c）)では5nm乃至6nmの
膜厚分布を、方式２(図２３（d）)では5nm乃至7nmの膜
厚分布を、そして、方式３(図２３（e）)では5nm乃至9n
mの膜厚分布を有している。

【０２０１】次いで、ゲート電極の側壁に膜厚が50nmの
シリコン窒化膜191でサイドスペーサを形成する。さら
に、情報処理部156のn型MOSトランジスタを形成する部
分157にヒ素を25keV、1e¹⁵/cm²で打込みを行う。また、
情報処理部156のp型MOSトランジスタを形成158する部分
に二フッ化ボロンを25keVで1e¹⁵/cm²打込みした。

【０２０２】この後の工程は、第１の実施例で示した工
程と同じである。

【０２０３】上記方式１乃至方式３の本実施例によれ
ば、それぞれのチャネル方向のゲート酸化膜の膜厚分布
によって、必要とされるトランジスタのしきい値電圧を
維持しながら基板濃度を低減することが可能である。そ
の結果、全ビット中の最も情報保持時間の短いビットの
情報保持時間を、おおよそ従来の0.05秒から長くするこ
とが出来た。前記情報保持時間は、方式１では0.1秒、
方式２では0.2秒、また方式３では0.4秒であった。

【０２０４】また、本実施例によれば、耐圧不良が多く
なる薄いゲート酸化膜部分を少なくできる方で耐圧不良
の発生頻度を低減できた。

【０２０５】＜実施例の特性のまとめ＞情報記憶部のト
ランジスタのゲート酸化膜の構造として本発明を採用し
た場合の結果をまとめて、図２４および図２５に示す。
図２４は情報保持特性を示す。横軸はDRAMのリフレッシ
ュ時間、縦軸は横軸に対応した累積度数を標準偏差で示
したものである。また、図２５はゲート酸化膜耐圧不良
発生密度を示したものである。横軸はゲート絶縁膜の最
小部分の膜厚、縦軸は耐圧不良発生密度を示す。図にお
いて「均一SiO2膜」と示したものは、ゲート絶縁膜が実
質的に膜厚分布を有さないと見なされるものの結果、
「バーズビークSiO2膜」と示したものは、ゲート絶縁膜
がチャネル方向に膜厚分布を有するものの結果である。

【０２０６】図２４から、情報記憶部のトランジスタの
ゲート酸化膜を厚くすること、チャネル方向に膜厚分布
を持たせることによって、情報保持時間が長くなること
が理解される。ゲート酸化膜を厚くすることは基板濃度
低減を可能とし、情報保持時間を長くすることにより有
用である。

【０２０７】また、図２５から、チャネル方向に均一な
ゲート酸化膜の場合に比べて、チャネル方向の膜厚分布
が大きい場合ほどゲート酸化膜耐圧不良発生密度が小さ
くなることが理解される。

【０２０８】実施例５図２６は、第５の実施例を示した半導体装置の断面図で
ある。図２６では情報記憶部を１５５、情報処理部を１
５６と模式的に示している。

【０２０９】シリコン基板および工程は基本的に第３の
実施例と同じであるが、イオン打ち込みの条件を下記の
３つを選択した。

【０２１０】（１）方式４：方式４は、情報記憶部155
においてサイドスペーサ形成前のリン打込み量を減らし
た場合である。この状態を図２６の(a)に示す。

【０２１１】（２）方式５：方式５は、次の２つの手段
を用いている。第１に情報記憶部155のトランジスタの
しきい値電圧制御用にさらに浅いボロン打込みを加えた
ことである。加えて、第2に情報記憶部155においてサイ
ドスペーサ形成後のヒ素打込みに引き続き、低濃度のリ
ン打込みの加えた。この状態を図２６の(ｂ)に示す。

【０２１２】（３）方式６：方式６は、前述の方式４と
方式５とを組み合わせた場合である。尚、これらの方式
においては、これまでの実施例のイオン打ち込み方法と
は若干の条件変更を行なった。具体的には、方式４では
上記リン打込み量を実施例３の半分とし、方式５では25
keVで5e¹¹/cm²の二フッ化ボロン打込みおよび150keVで3
e¹²/cm²のリン打込みを加えた。

【０２１３】上記方式4―方式6の例によれば、トランジ
スタのしきい値電圧を維持しながらゲート電極と高濃度
層の間の低濃度層の電界を低減できた。また、高濃度拡
散層と基板とで構成されるp-n接合の空乏層中の電界強
度を低減できた。その結果、全ビット中の最も情報保持
時間の短いビットの情報保持時間を従来のおおよそ0.05
秒から長くするこｔが出来た。前述の情報保持時間は、
方式４では0.5秒、方式５では0.5秒、方式６では0.6秒
であった。

【０２１４】実施例６図２７は第6の実施例を説明する装置の断面図である。
本実施例は情報処理部のMOS型トランジスタのゲート電
極を多層構造とした例である。このゲート電極の例は、
ゲート絶縁膜上にｎ型不純物をドープもしくはノン・ド
ープの多結晶シリコン層、この上部にｐ型不純物をドー
プした多結晶シリコン層の積層を少なくとも有するする
ものである。

【０２１５】図２７はDRAMセルを情報記憶部とし,その
他に情報処理部を有した半導体集積回路の主要部を模式
的に示したものである。図では溝型素子分離を用いた半
導体装置が示されているが、本ゲート電極の実施におい
ては、素子の分離は選択酸化膜（通例、LOCOSと称され
ている）によっても良い。

【０２１６】素子分離が施された情報記憶部７６のMOS
型トランジスタのゲート酸化膜７７を形成した後、リン
が10¹⁶/cm³程度混入したn型多結晶Si層７８を膜厚10nm
に形成する。次いでn型多結晶Si層７８の表面をアンモ
ニア中で処理（700℃、10秒）して表面近傍に窒素を混
入する。こうした処理を施したn型多結晶Si層７８上に
ボロンが10²⁰/cm³程度混入したp型多結晶Si層７９を200
nm堆積した。

【０２１７】その後、上記実施例と同様に、積層した多
結晶Si層を含めて所定形状に加工してゲート電極を形成
した。

【０２１８】尚、この実施例では情報記憶部以外のMOS
型トランジスタのゲート電極部は通例の構造を有する。
即ち、ゲート酸化膜７７を形成した後、ボロンが1020/c
m3程度混入したp型多結晶Si層７９を200nm堆積した。

【０２１９】情報記憶部に上記ゲート電極構造を適用す
ることによって、次の３つの改善を施すことが出来た。

【０２２０】（１）トランジスタがOFF時の等価的なゲ
ート酸化膜厚を3nm程度増加させることができた。

【０２２１】（２）基板濃度を約半分にすることが出来
た。

【０２２２】（３）接合電界を30％低減することが出来
た。

【０２２３】そして、結果として、同じゲート酸化膜厚
の場合より、リフレッシュ時間を３倍にすることができ
た。

【０２２４】また、ゲート酸化膜を形成した後、不純物
を含まない多結晶Si層７８を10nm堆積し、上記と同様の
p型多結晶Si層７９を200nm堆積した場合においても、上
記と同様の効果を得ることができた。

【０２２５】さらに、次の構造も取りうる。即ち、
（１）上記10nmの多結晶Si層７８上に膜厚が200nmのタ
ングステン膜７９を形成した場合、および、（２）膜厚
が200nmのチタンシリサイド膜を形成した場合である。
この場合、本実施例における上述の構造の場合と同じ接
合電界を実現できる。一方、この場合、多少接合リーク
電流が増加し、リフレッシュ時間を２倍程度であった。
勿論、リフレッシュ時間は従来より長くできる利点を有
することは変わりない。

【０２２６】実施例７図２８は第7の実施例を示す半導体装置の主要部を示し
た断面図である。本例は、作成する半導体集積回路装置
の要請に応じて、ゲート絶縁膜の厚さおよびゲート電極
の導伝型を種々選択する例を示すものである。具体的に
は、本例は半導体集積回路における情報記憶部、情報処
理部、あるいは高電圧発生回路や情報の入出力回路にこ
れら各種MOSトランジスタの形態を使い分けるものであ
る。

【０２２７】半導体基板にｎ型ウエル８４、８６および
ｐ型ウエル８５、８７が形成された状態として示してい
る。

【０２２８】ｎ型ウエル８４の表面にｐチャネルのMOS
トランジスタを表面チャネル型として形成し、これを情
報記憶部のMOSトランジスタとして用いる。この場合、
厚いゲート絶縁膜８０を用いる。

【０２２９】他方、ｐ型ウエル８５の表面にｎチャネル
のMOSトランジスタを埋め込みチャネル型として形成
し、これを高電圧発生回路や情報の入出力回路として用
いる。この場合、高耐圧用として厚いゲート絶縁膜８０
を用いる。

【０２３０】また、ｎ型ウエル、ｐ型ウエルの各々に薄
いゲート絶縁膜８０が形成されている。これらは、情報
処理部のMOSトランジスタとして用いる。

【０２３１】以下、ゲート電極部の形成に関する工程に
ついて説明する。その他の工程は通例の方法を用いれば
良い。先ず、所定の準備がなされた半導体基板に厚いゲ
ート絶縁膜を必要とする領域には、膜厚が10nmのゲート
酸化膜８０を形成する。そして、この上に実施例６にお
いて述べたものと同様のp型不純物を導入した多結晶シ
リコン層８１を形成する。

【０２３２】一方、薄いゲート絶縁膜を必要とする領域
には、半導体基板上の所定領域に膜厚が5nmのゲート酸
化膜８２を形成する。そして、この上にリンが10²⁰/cm³
程度導入された多結晶シリコン層８３を200nm堆積す
る。

【０２３３】こうして、膜厚が10nmのゲート酸化膜を有
するn型ウエル層８４表面には、pチャネルMOSトランジ
スタの動作を表面チャネル型として情報記憶部のトラン
ジスタに用いる。他方、膜厚が10nmのゲート酸化膜を有
するp型ウエル層８５表面には、nチャネルMOSトランジ
スタの動作を埋込みチャネル型とし高電圧発生回路およ
び情報の入出力回路のトランジスタとして用いる。

【０２３４】また、膜厚が5nmのゲート酸化膜を有するn
型ウエル層８６表面には、pチャネルMOSトランジスタの
動作を埋込みチャネル型としたトランジスタとして用い
る。他方、膜厚が5nmのゲート酸化膜を有するp型ウエル
層８７表面には、nチャネルMOSトランジスタの動作を表
面チャネル型のトランジスタとして情報処理部に用い
た。

【０２３５】その結果、アクセス時間を従来の半分にで
き、また、リフレッシュ時間を５倍にすることができ
た。なお、本実施例は一例であり、前述のように、ゲー
ト酸化膜厚およびゲート電極の導電型の組み合わせは、
それぞれの要求により、様々な半導体素子に実施でき
る。

【０２３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。

【０２３７】本願の第１の発明によれば、 DRAMセルを
情報記憶部と情報処理部とを有した半導体集積回路装置
を、より高集積度を実現することが出来ると共に、情報
記憶部における信頼性を確保でき、情報処理部における
高速性をも確保出来る。

【０２３８】また、MOS型トランジスタのチャネル方向
に膜厚分布を持つゲート酸化膜にすることで、ゲート耐
圧不良の発生頻度を低減できた。

【０２３９】本願の第２―第４の発明によれば、 DRAM
セルを情報記憶部と情報処理部とを有した半導体集積回
路装置を、より高集積度を実現することが出来ると共
に、そのリフレッシュ特性を向上出来る。

【０２４０】本願の第５の発明によれば、MOS型トラン
ジスタのしきい値電圧を高くしながら、接合リーク電流
とサブスレショルド電流を低減出来る。

【０２４１】本願の第６の発明によれば、 MOS型トラン
ジスタのしきい値電圧を高く保ちながら、接合電界を低
減できる。

【図面の簡単な説明】

【図１】図１は厚いゲート絶縁膜の役割の一つを説明す
るゲート電極部の断面図である。

【図２】図２は選択酸化膜を用いた場合の不純物濃度分
布を説明する図である。

【図３】図３は選択酸化膜を用いた場合の不純物濃度分
布を説明する図である。

【図４】図４は情報記憶部と情報処理部でのMOS型トラ
ンジスタの主要部断面図である。

【図５】図５は各種MOS型トランジスタのサブスレッシ
ュ特性を比較した図である。

【図６】図６はイオン打込みの際のゲート電極端部での
酸素のノックオン状態を説明する断面図である。

【図７】図７はゲート電極端部での空乏層と酸素析出物
の関係を示す断面図である。

【図８】図８はゲート電極端部での空乏層と酸素析出物
の関係を示す断面図である。

【図９】図９はゲート電極端部での電界分布と酸素析出
物の関係を示す断面図である。

【図１０】図１０は素子分離端での電界分布と酸素析出
物の関係を示す断面図である。

【図１１】図１１は情報記憶部と情報処理部でのMOS型
トランジスタの主要部断面図である。

【図１２】図１２は改良されたゲート絶縁膜を有するMO
S型トランジスタを有する情報記憶部と通例のゲート絶
縁膜を有するMOS型トランジスタを有する情報処理部と
の主要部断面図である。

【図１３】図１３はゲート絶縁膜端と高濃度不純物領域
との距離とゲート電極端の電界強度の関係を示す図であ
る。

【図１４】図１４はゲート電極／酸化膜／半導体基板の
系でのバンド構造を示す図である。

【図１５】図１５は本願発明に係わる各種トランジスタ
の配置を例示する平面図である。

【図１６】図１６は本発明の厚いゲート酸化膜形成方法
を工程順に示す断面図である。

【図１７】図１７は本発明の厚いゲート酸化膜の別な形
成方法を示す断面図である。

【図１８】図１８は本発明の膜厚分布を持つゲート酸化
膜の形成方法を示す断面図である。

【図１９】図１９は本発明の膜厚分布を持つゲート酸化
膜の別な形成方法を工程順示す断面図である。

【図２０】図２０は第１の実施例に示す半導体装置を説
明する為の主要部の断面図である。

【図２１】図２１は第２の実施例に示す半導体装置を説
明する為の主要部の断面図である。

【図２２】図２２は第３の実施例に示す半導体装置を説
明する為の主要部の断面図である。

【図２３】図２３は第４の実施例に示す半導体装置を説
明する為の主要部の断面図である。

【図２４】図２４は第１乃至第４の実施例に示した各種
半導体装置の情報保持特性を示す図である。

【図２５】図２５はゲート絶縁膜に膜厚分布を持つ場合
のゲート絶縁膜の膜厚とゲート耐圧不良発生密度の関係
を示す図である。

【図２６】図２６は第５の実施例に示す半導体装置を説
明する為の主要部の断面図である。

【図２７】図２７は第６の実施例に示す半導体装置を説
明する為の主要部の断面図である。

【図２８】図２８は第７の実施例に示す半導体装置を説
明する為の主要部の断面図である。

【符号の説明】

1…不純物イオン、２、９、２８、３７、４３、５４、
５７、６０、６９…ゲート電極、３、３４、３８、４
５、４７、４８、５５、６３、７０…ゲート酸化膜、４
…ノックオン酸素、５、６４、７１…半導体基板、６、
１２、２５、２７、４４、５１、５３、５９、６２、６
５、６８…拡散層、７、１０、１３、２４…空乏化領域
（空乏層）、８、１１、２０、２３…酸素析出物、１
４、１５、１６、１７、１８…等電界線、１９、２６…
選択酸化膜、２９、３６…冶金的接合位置、３０、３
１、３２…等不純物濃度線、３３…強電界部分、３５、
４９…溝型素子分離、３９、４１、４６…ゲート端部、
５６、５８、６１…サイドスペーサ、６６…基板の高濃
度層、６７…基板の低濃度層、７４…第１の厚さのゲー
ト酸化膜上に第１の導電型不純物を含む多結晶Si膜を有
する領域、７５…第２の厚さのゲート酸化膜上に第２の
導電型不純物を含む多結晶Si膜を有する領域42、50、12
0、128、140、146、155…情報記憶部、40、52、121、13
1、141、147、156…情報処理部、123、126、129、132、
142、145、148、161、174、183…ゲート酸化膜、119、1
37、139…n型拡散層、21、171…蓄積電極、122、152、1
53、173、182…半導体基板、124、130、134、135、14
3、149、160、175、178、184…シリコン膜、125…マス
ク、22、127、133、136、150、162、164、177、181、18
7、189…シリコン酸化膜、138、165、166、168、170、1
88…絶縁膜、144、151、186、190、191…シリコン窒化
膜、163、180、185…タングステンシリサイド膜、167、
173…窒化チタン膜、169、171…タングステン膜、172…
酸化タンタル膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者由上二郎東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者木村紳一郎東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者山中俊明東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内 (72)発明者大島隆文東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者村上英一東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】ダイナミック・ランダム・アクセス・メモ
リセルを有する情報記憶部と、情報処理部とを少なくと
も有し、少なくとも前記ダイナミック・ランダム・アク
セス・メモリセルは溝型分離された絶縁ゲート型トラン
ジスタを有し、溝型分離されたこの絶縁ゲート型トラン
ジスタのソースまたはドレインとなる不純物拡散領域の
ゲート電極との境界部分に対応するゲート絶縁膜の膜厚
が、前記情報処理部が有する絶縁ゲート型トランジスタ
のソースまたはドレインとなる不純物拡散領域のゲート
電極との境界部分に対応するゲート絶縁膜の膜厚より大
きいことを特徴とする半導体装置。
【請求項２】ダイナミック・ランダム・アクセス・メモ
リセルを有する情報記憶部と、情報処理部とを少なくと
も有し、少なくとも前記ダイナミック・ランダム・アク
セス・メモリセルは溝型分離された絶縁ゲート型トラン
ジスタを有し、溝型分離されたこの絶縁ゲート型トラン
ジスタのゲート絶縁膜はチャネルに対応する領域で実質
的に同一の厚さであり、且つ溝型分離された前記絶縁ゲ
ート型トランジスタのソースまたはドレインとなる不純
物拡散領域のゲート電極との境界部分に対応するゲート
絶縁膜の膜厚が、前記情報処理部が有する絶縁ゲート型
トランジスタのソースまたはドレインとなる不純物拡散
領域のゲート電極との境界部分に対応するゲート絶縁膜
の膜厚より大きいことを特徴とする半導体装置。
【請求項３】ダイナミック・ランダム・アクセス・メモ
リセルを有する情報記憶部と、情報処理部とを少なくと
も有し、少なくとも前記ダイナミック・ランダム・アク
セス・メモリセルは溝型分離された絶縁ゲート型トラン
ジスタを有し、溝型分離されたこの絶縁ゲート型トラン
ジスタのゲート絶縁膜はチャネルに対応する領域におい
てその中央部よりその両端部が厚い膜厚を有し、且つ溝
型分離された前記絶縁ゲート型トランジスタのソースま
たはドレインとなる不純物拡散領域のゲート電極との境
界部分に対応するゲート絶縁膜の膜厚が、前記情報処理
部が有するゲート絶縁型トランジスタのソースまたはド
レインとなる不純物拡散領域のゲート電極との境界部分
に対応するゲート絶縁膜の膜厚より大きいことを特徴と
する半導体装置。
【請求項４】ダイナミック・ランダム・アクセス・メモ
リセルを有する情報記憶部が有する前記絶縁ゲート型ト
ランジスタの前記溝型分離領域の絶縁膜と前記ゲート絶
縁膜との境界を形成する絶縁膜の厚さが、情報処理部が
有する前記絶縁ゲート型トランジスタの前記溝型分離領
域の絶縁膜と前記ゲート絶縁膜との境界を形成する絶縁
膜の厚さより大きいことを特徴とする請求項１―３項記
載の半導体装置。
【請求項５】ダイナミック・ランダム・アクセス・メモ
リセルを有する情報記憶部と、情報処理部とを少なくと
も有し、少なくとも前記ダイナミック・ランダム・アク
セス・メモリセルは素子分離された絶縁ゲート型トラン
ジスタを有し、この素子分離された絶縁ゲート型トラン
ジスタのソースまたはドレインとなる不純物拡散領域の
ゲート電極との境界部分に対応するゲート絶縁膜の膜厚
が、前記情報処理部が有する絶縁ゲート型トランジスタ
のソースまたはドレインとなる不純物拡散領域のゲート
電極との境界部分に対応するゲート絶縁膜の膜厚より大
きく、且つ素子分離された前記絶縁ゲート型トランジス
タのソースまたはドレインとなる不純物拡散領域のゲー
ト電極との境界部分での不純物拡散領域の濃度が、情報
処理部の絶縁ゲート型トランジスタの上記境界部分での
不純物拡散領域の濃度より低いことを特徴とする半導体
装置。
【請求項６】ダイナミック・ランダム・アクセス・メモ
リセルを有する情報記憶部と、情報処理部とを少なくと
も有し、少なくとも前記ダイナミック・ランダム・アク
セス・メモリセルは素子分離された絶縁ゲート型トラン
ジスタを有し、素子分離された前記絶縁ゲート型トラン
ジスタのソースまたはドレインとなる不純物拡散領域の
ゲート電極との境界部分での不純物拡散領域の濃度が、
情報処理部の絶縁ゲート型トランジスタの上記境界部分
での不純物拡散領域の濃度より低いことを特徴とする半
導体装置。
【請求項７】ダイナミック・ランダム・アクセス・メモ
リセルを有する情報記憶部と、情報処理部とを少なくと
も有し、少なくとも前記ダイナミック・ランダム・アク
セス・メモリセルは溝型分離された絶縁ゲート型トラン
ジスタを有し、この溝型分離された絶縁ゲート型トラン
ジスタのソースまたはドレインとなる不純物拡散領域の
ゲート電極との境界部分に対応するゲート絶縁膜の膜厚
が、前記情報処理部が有する絶縁ゲート型トランジスタ
のソースまたはドレインとなる不純物拡散領域のゲート
電極との境界部分に対応するゲート絶縁膜の膜厚より大
きく、且つこの溝型分離された絶縁ゲート型トランジス
タのソースまたはドレインとなる不純物拡散層のチャネ
ル側の高濃度不純物領域とゲート電極との間隔が、情報
処理部の絶縁ゲート型トランジスタのソースまたはドレ
インとなる不純物拡散領域のチャネル側の高濃度不純物
領域とゲート電極との間隔より大きいことを特徴とする
半導体装置。
【請求項８】ダイナミック・ランダム・アクセス・メモ
リセルを有する情報記憶部と、情報処理部とを少なくと
も有し、少なくとも前記ダイナミック・ランダム・アク
セス・メモリセルは溝型分離された絶縁ゲート型トラン
ジスタを有し、この溝型分離された絶縁ゲート型トラン
ジスタのソースまたはドレインとなる不純物拡散領域の
ゲート電極との境界部分に対応するゲート絶縁膜の膜厚
が、前記情報処理部が有する絶縁ゲート型トランジスタ
のソースまたはドレインとなる不純物拡散領域のゲート
電極との境界部分に対応するゲート絶縁膜の膜厚より大
きく、且つこの素子分離された前記絶縁ゲート型トラン
ジスタのソースまたはドレインとなる不純物拡散領域の
ゲート電極との境界部分での不純物拡散領域の濃度が、
情報処理部の絶縁ゲート型トランジスタの上記境界部分
での不純物拡散領域の濃度より低く、且つこの溝型分離
された絶縁ゲート型トランジスタのソースまたはドレイ
ンとなる不純物拡散層のチャネル側の高濃度不純物領域
とゲート電極との間隔が、情報処理部の絶縁ゲート型ト
ランジスタのソースまたはドレインとなる不純物拡散領
域のチャネル側の高濃度不純物領域とゲート電極との間
隔より大きいことを特徴とする半導体装置。
【請求項９】ダイナミック・ランダム・アクセス・メモ
リセルを有する情報記憶部が有する前記絶縁ゲート型ト
ランジスタの前記溝型分離領域の絶縁膜と前記ゲート絶
縁膜との境界を形成する絶縁膜の厚さが、情報処理部が
有する前記絶縁ゲート型トランジスタの前記溝型分離領
域の絶縁膜と前記ゲート絶縁膜との境界を形成する絶縁
膜の厚さより大きいことを特徴とする請求項７―８項記
載の半導体装置。
【請求項１０】ダイナミック・ランダム・アクセス・メ
モリセルを有する情報記憶部と、情報処理部とを少なく
とも有し、少なくとも前記ダイナミック・ランダム・ア
クセス・メモリセルは素子分離された絶縁ゲート型トラ
ンジスタを有し、この素子分離された絶縁ゲート型トラ
ンジスタは、そのゲート電極の両側部を含んでサイドス
ペーサ部を有し、且つ素子分離された絶縁ゲート型トラ
ンジスタのソースまたはドレインとなる不純物拡散領域
のゲート電極との境界部分に対応するゲート絶縁膜の膜
厚が、前記情報処理部が有する絶縁ゲート型トランジス
タののソースまたはドレインとなる不純物拡散領域のゲ
ート電極との境界部分に対応するゲート絶縁膜の膜厚よ
り大きく、且つ素子分離された前記絶縁ゲート型トラン
ジスタの前記サイドスペーサ部の下部に略対応して位置
する半導体領域の低濃度不純物拡散領域の不純物濃度が
情報処理部の絶縁ゲート型トランジスタのゲート電極の
両端部を含んで設けられたサイドスペーサ部の下部に略
対応して位置する半導体領域の低濃度不純物拡散領域の
不純物濃度の濃度より低いことを特徴とする半導体装
置。
【請求項１１】溝型分離された前記絶縁ゲート型トラン
ジスタのゲート絶縁膜はチャネルに対応する領域で実質
的に同一の厚さなることを特徴とする請求項１０記載の
半導体装置。
【請求項１２】溝型分離されたこの絶縁ゲート型トラン
ジスタのゲート絶縁膜はチャネルに対応する領域におい
てその中央部よりその両端部が厚い膜厚を有しことを特
徴とする請求項１０記載の半導体装置。
【請求項１３】ダイナミック・ランダム・アクセス・メ
モリセルを有する情報記憶部と、情報処理部を少なくと
も有し、素子分離された情報記憶部の絶縁ゲート型トラ
ンジスタのゲート電極の両側部を含んでサイドスペーサ
部を有し、前記情報処理部の絶縁ゲート型トランジスタ
のゲート電極の両側部を含んで設けられたサイドスペー
サ部を有し、且つ情報記憶部の絶縁ゲート型トランジス
タのサイドスペーサ部の下部に位置する低濃度不純物拡
散領域の濃度が、前記情報処理部の絶縁ゲート型トラン
ジスタのサイドスペーサ部の下部に形成される低濃度不
純物領域の濃度より低く、且つ前記情報記憶部の絶縁ゲ
ート型トランジスタのゲート酸化膜下の半導体基板の不
純物濃度が、表面側から上記低濃度不純物領域と略同じ
深さまで高い不純物濃度であり、上記低濃度不純物領域
と略同じ深さから高濃度不純物領域と略同じ深さまで低
い不純物濃度であり、且つ前記高濃度不純物領域と略同
じ深さ以上の深さで高い不純物濃度を有することを特徴
とする半導体装置。
【請求項１４】ダイナミック・ランダム・アクセス・メ
モリセルを有する情報記憶部と、情報処理部を少なくと
も有し、素子分離された情報記憶部の絶縁ゲート型トラ
ンジスタのゲート電極の両側部を含んで設けられたサイ
ドスペーサ部の下部に略対応して位置する低濃度不純物
領域の不純物濃度が、前記情報処理部の絶縁ゲート型ト
ランジスタのゲート電極のサイドスペーサ部の下部に略
対応して位置する低濃度不純物領域の不純物濃度より低
く、且つ前記情報記憶部の絶縁ゲート型トランジスタの
高濃度不純物領域の下部に、サイドスペーサ部の下部に
形成されるより低濃度の不純物領域と同程度の不純物濃
度の不純物領域を有し、かつ、情報記憶部の絶縁ゲート
型トランジスタの少なくともゲート酸化膜の下部の半導
体基板の不純物濃度が、前記情報処理部の絶縁ゲート型
トランジスタのサイドスペーサ部の下部に形成される低
濃度不純物領域の濃度より低く、且つ前記情報記憶部の
絶縁ゲート型トランジスタのゲート酸化膜下の半導体基
板の不純物濃度が、表面側から上記低濃度不純物領域と
略同じ深さまで高い不純物濃度であり、上記低濃度不純
物領域と略同じ深さから高濃度不純物領域と略同じ深さ
まで低い不純物濃度であり、且つ前記高濃度不純物領域
と略同じ深さ以上の深さで高い不純物濃度を有すること
を特徴とする半導体装置。
【請求項１５】ダイナミック・ランダム・アクセス・メ
モリセルを情報記憶部と、情報処理部とを少なくとも有
し、素子分離された情報記憶部の絶縁ゲート型トランジ
スタのゲート電極は多層構造を有し、ゲート酸化膜の直
上をn型不純物を導入した多結晶シリコン層または不純
物導入の無い多結晶シリコン層、この上部の層をp型不
純物を導入した多結晶シリコン層としたことを特徴とす
る半導体装置。
【請求項１６】ダイナミック・ランダム・アクセス・メ
モリセルを情報記憶部と情報処理部とを少なくとも有
し、素子分離された情報記憶部の絶縁ゲート型トランジ
スタのゲート電極を多層構造とし、下部の２層において
上部をp型不純物を導入した多結晶シリコン層とし、ゲ
ート酸化膜直上をn型不純物を導入した多結晶シリコン
層または不純物導入の無い多結晶シリコン層とし、p型
不純物を導入した多結晶シリコン層とゲート酸化膜直上
n型不純物を導入した多結晶シリコン層との界面に窒素
を含有することを特徴とする半導体装置。
【請求項１７】ダイナミック・ランダム・アクセス・メ
モリセルを情報記憶部と、情報処理部とを少なくとも有
し、素子分離された情報記憶部の絶縁ゲート型トランジ
スタのゲート電極は多層構造を有し、ゲート酸化膜の直
上をn型不純物を導入した多結晶シリコン層または不純
物導入の無い多結晶シリコン層、この上部の層を金属お
よび金属シリサイドより選ばれた少なくとも１者とした
ことを特徴とする半導体装置。
【請求項１８】ダイナミック・ランダム・アクセス・メ
モリセルを情報記憶部と、情報処理部とを少なくとも有
し、第１の厚さのゲート酸化膜上には第１の導電型の不
純物を含む多結晶シリコン層を有したゲート電極を有す
る絶縁ゲート型トランジスタと、第２の厚さのゲート酸
化膜上には第２の導電型の不純物を含む多結晶シリコン
層を有したゲート電極を有する絶縁ゲート型トランジス
タとを少なくとも有すること特徴とする半導体装置。
【請求項１９】第１の領域と第２の領域に対して実質的
に同じ膜厚のシリコン酸化膜を形成する工程、この上部
にシリコン層を形成する工程、前記第１の領域以外の領
域に対応して前記シリコン層の表面を覆って存在するイ
オン打込み用マスクを介して酸素イオン打込みを行う工
程、こうして準備した半導体基板を熱処理を施して前記
第１の領域のシリコン層下のシリコン酸化膜の膜厚を厚
くする工程を有することを特徴とする半導体装置の製造
方法。
【請求項２０】少なくとも第１の領域および第２の領域
に第１の膜厚の第１のゲート酸化膜を形成する工程、第
１のゲート酸化膜上に第１のシリコン膜を堆積する工
程、第２の領域に存在する第１のシリコン膜および第１
のゲート酸化膜を除去する工程、第２の領域に第２の膜
厚の第２のゲート酸化膜を形成する工程、前記第２の領
域の第２のゲート酸化膜および前記第１の領域に形成さ
れた第１のシリコン膜表面上に形成された酸化膜の表面
に第１の領域のゲート電極の一部となる第２のシリコン
膜を堆積する工程、第１の領域の第２のシリコン膜およ
び第１のシリコン膜表面上に形成された酸化膜を除去す
る工程、第１および第２の領域においてゲート電極の一
部となる第３のシリコン膜を形成する工程を少なくとも
有することを特徴とする半導体装置の製造方法。
【請求項２１】所定膜厚のゲート酸化膜を形成する工
程、ゲート電極であるシリコン膜を形成する工程、前記
シリコン膜の上部表面上にシリコン窒化膜を形成する工
程、こうして準備された半導体基板を熱酸化することに
より、所望シリコン膜の下部のゲート酸化膜にチャネル
方向の膜厚分布を有せしめる工程を有することを特徴と
する半導体装置の製造方法。
【請求項２２】所定膜厚のゲート酸化膜を形成する工
程、ゲート電極およびこの上部の絶縁膜を所望形状に形
成する工程、上記ゲート電極の表面および側壁と絶縁ゲ
ート型トランジスタのソースおよびドレイン部に対応す
る基体表面とを覆うようにシリコン窒化膜を形成する工
程、第２の所望領域のシリコン窒化膜を除去し、少なく
とも第１の所望領域のゲート電極側壁に上記シリコン窒
化膜を残す工程、少なくとも前記第２の領域のゲート電
極側壁に上記シリコン窒化膜が残した状態で熱酸化する
工程を有することを特徴とする半導体装置の製造方法。
【請求項２３】所定膜厚のゲート酸化膜を形成する工
程、ゲート電極およびこの上部の絶縁膜を所望形状に形
成する工程、上記ゲート電極の表面および側壁と絶縁ゲ
ート型トランジスタのソースおよびドレイン部に対応す
る基体表面とを覆うようにシリコン窒化膜を形成する工
程、第２の所望領域のシリコン窒化膜を除去し、少なく
とも前記第１の所望領域のゲート電極側壁に上記シリコ
ン窒化膜を残す工程、前記第1の領域のゲート電極側壁
の上記シリコン窒化膜をマスクとして上記ゲート酸化膜
をエッチングした後熱酸化する工程を有することを特徴
とする半導体装置の製造方法。
【請求項２４】所定膜厚のゲート酸化膜を形成する工
程、ゲート電極およびこの上部の絶縁膜を所望形状に形
成する工程、上記ゲート電極の表面および側壁と絶縁ゲ
ート型トランジスタのソースおよびドレイン部に対応す
る基体表面とを覆うようにシリコン窒化膜を形成する工
程、第２の所望領域のシリコン窒化膜を除去し、少なく
とも前記第１の所望領域のゲート電極側壁に上記シリコ
ン窒化膜を残す工程、前記第1の領域のゲート電極側壁
の上記シリコン窒化膜をマスクとして上記ゲート酸化膜
および半導体基板をエッチングした後熱酸化する工程を
有することを特徴とする半導体装置の製造方法。