JPH06295999A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH06295999A JPH06295999A JP5307838A JP30783893A JPH06295999A JP H06295999 A JPH06295999 A JP H06295999A JP 5307838 A JP5307838 A JP 5307838A JP 30783893 A JP30783893 A JP 30783893A JP H06295999 A JPH06295999 A JP H06295999A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 動作の安定性を維持したまま、集積度の向上
を図ることのできるＳＲＡＭのメモリセル構造を提供す
る。 【構成】 ＳＲＡＭのメモリセルは一対のアクセストラ
ンジスタＱ3 、Ｑ4 と、一対のドライバトランジスタＱ
1 、Ｑ2 および一対の負荷トランジスタＱ5 、Ｑ 6 から
構成される。アクセストランジスタＱ3 、Ｑ4 のゲート
絶縁膜はシリコン酸化膜２７ｃ単層よりなり、ドライバ
トランジスタＱ1 、Ｑ2 のゲート絶縁膜はシリコン酸化
膜２７ａとシリコン窒化膜２７ｂとが積層されてなる。
を図ることのできるＳＲＡＭのメモリセル構造を提供す
る。 【構成】 ＳＲＡＭのメモリセルは一対のアクセストラ
ンジスタＱ3 、Ｑ4 と、一対のドライバトランジスタＱ
1 、Ｑ2 および一対の負荷トランジスタＱ5 、Ｑ 6 から
構成される。アクセストランジスタＱ3 、Ｑ4 のゲート
絶縁膜はシリコン酸化膜２７ｃ単層よりなり、ドライバ
トランジスタＱ1 、Ｑ2 のゲート絶縁膜はシリコン酸化
膜２７ａとシリコン窒化膜２７ｂとが積層されてなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセ
ル構造およびその製造方法に関するものである。
その製造方法に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセ
ル構造およびその製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体記憶装置の１つとして、Ｓ
ＲＡＭが知られている。図４２は、ＳＲＡＭの１つのメ
モリセルの等価回路図である。図４２を参照して、この
メモリセルは、負荷としてｐ型ＭＯＳ（Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
を用いており、かつ６つのトランジスタで構成されてい
る。すなわち、一対のドライバ（駆動用）トランジスタ
Ｑ1 、Ｑ2 （ｎ型ＭＯＳトランジスタ）と、一対の負荷
トランジスタＱ5 、Ｑ6 （ｐ型ＭＯＳトランジスタ）と
が相互に接続されてフリップフロップ回路を構成してい
る。
ＲＡＭが知られている。図４２は、ＳＲＡＭの１つのメ
モリセルの等価回路図である。図４２を参照して、この
メモリセルは、負荷としてｐ型ＭＯＳ（Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ
を用いており、かつ６つのトランジスタで構成されてい
る。すなわち、一対のドライバ（駆動用）トランジスタ
Ｑ1 、Ｑ2 （ｎ型ＭＯＳトランジスタ）と、一対の負荷
トランジスタＱ5 、Ｑ6 （ｐ型ＭＯＳトランジスタ）と
が相互に接続されてフリップフロップ回路を構成してい
る。
【０００３】一対の負荷トランジスタＱ5 、Ｑ6 のソー
ス領域１１０および１１１は、Ｖcc電源に接続されてお
り、ドライバトランジスタＱ1 、Ｑ2 のソース領域はＧ
ＮＤ１１２、１１３に接続されている。
ス領域１１０および１１１は、Ｖcc電源に接続されてお
り、ドライバトランジスタＱ1 、Ｑ2 のソース領域はＧ
ＮＤ１１２、１１３に接続されている。
【０００４】さらに、一対のアクセストランジスタＱ
3 、Ｑ4 （ｎ型ＭＯＳトランジスタ）は各々記憶ノード
１１４、１１５に接続されている。そしてアクセストラ
ンジスタＱ3 のソース／ドレイン領域の一方にはビット
線１０７が接続されており、アクセストランジスタＱ4
のソース／ドレイン領域の一方にはビット線１０８が接
続されている。また、アクセストランジスタＱ3 、Ｑ4
のゲート電極はワード線１０９に接続されている。
3 、Ｑ4 （ｎ型ＭＯＳトランジスタ）は各々記憶ノード
１１４、１１５に接続されている。そしてアクセストラ
ンジスタＱ3 のソース／ドレイン領域の一方にはビット
線１０７が接続されており、アクセストランジスタＱ4
のソース／ドレイン領域の一方にはビット線１０８が接
続されている。また、アクセストランジスタＱ3 、Ｑ4
のゲート電極はワード線１０９に接続されている。
【０００５】以下、従来のＳＲＡＭのメモリセル構造を
文献（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ ｍｅｅｔｉｎｇ １９９１ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ ｐｐ．４８１〜ｐｐ．４８
４）に示された構造を用いて説明する。
文献（ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ ｍｅｅｔｉｎｇ １９９１ Ｔｅｃｈｎ
ｉｃａｌ Ｄｉｇｅｓｔ ｐｐ．４８１〜ｐｐ．４８
４）に示された構造を用いて説明する。
【０００６】図４３（ａ）、（ｂ）は、従来のＳＲＡＭ
のメモリセル構造を下層から順に２段階に分割して示し
た平面構造図である。具体的には、図４３（ａ）が、基
板に形成されたドライバトランジスタＱ1 、Ｑ2 とアク
セストランジスタＱ3 、Ｑ4の構成を示しており、図４
３（ｂ）が、薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉ
ｌｍ Ｔｒａｎｓｉｓｔｏｒ）Ｑ5 、Ｑ6 の構成を示し
ている。また図４４は、図４３（ａ）および（ｂ）のＧ
−Ｇ線に沿う概略断面図である。
のメモリセル構造を下層から順に２段階に分割して示し
た平面構造図である。具体的には、図４３（ａ）が、基
板に形成されたドライバトランジスタＱ1 、Ｑ2 とアク
セストランジスタＱ3 、Ｑ4の構成を示しており、図４
３（ｂ）が、薄膜トランジスタ（ＴＦＴ：ＴｈｉｎＦｉ
ｌｍ Ｔｒａｎｓｉｓｔｏｒ）Ｑ5 、Ｑ6 の構成を示し
ている。また図４４は、図４３（ａ）および（ｂ）のＧ
−Ｇ線に沿う概略断面図である。
【０００７】図４３（ａ）、（ｂ）および図４４を参照
して、従来のメモリセルでは、ｐ型ウェル１２０の主表
面に一対のドライバトランジスタＱ1 、Ｑ2 と一対のア
クセストランジスタＱ3 、Ｑ4 が形成されている。ドラ
イバトランジスタＱ1 は、チャネル領域１２５ｃを挟ん
で対向するドレイン領域１２５ａおよびソース領域１２
５ｂとゲート電極１２４とを有している。ドライバトラ
ンジスタＱ2 は、チャネル領域１２６ｃを挟んで対向す
るドレイン領域１２６ａおよびソース領域１２６ｂとゲ
ート電極１２３とを有している。
して、従来のメモリセルでは、ｐ型ウェル１２０の主表
面に一対のドライバトランジスタＱ1 、Ｑ2 と一対のア
クセストランジスタＱ3 、Ｑ4 が形成されている。ドラ
イバトランジスタＱ1 は、チャネル領域１２５ｃを挟ん
で対向するドレイン領域１２５ａおよびソース領域１２
５ｂとゲート電極１２４とを有している。ドライバトラ
ンジスタＱ2 は、チャネル領域１２６ｃを挟んで対向す
るドレイン領域１２６ａおよびソース領域１２６ｂとゲ
ート電極１２３とを有している。
【０００８】またアクセストランジスタＱ3 は、チャネ
ル領域１２５ｅを挟んで対向する一対のソース／ドレイ
ン領域１２５ｄとゲート電極１２１とを有している。ア
クセストランジスタＱ4 は、チャネル領域１２６ｅを挟
んで対向する一対のソース／ドレイン領域１２６ｄとゲ
ート電極１２２とを有している。
ル領域１２５ｅを挟んで対向する一対のソース／ドレイ
ン領域１２５ｄとゲート電極１２１とを有している。ア
クセストランジスタＱ4 は、チャネル領域１２６ｅを挟
んで対向する一対のソース／ドレイン領域１２６ｄとゲ
ート電極１２２とを有している。
【０００９】これらのトランジスタは、ｐ型ウェル１２
０の主表面に形成されたソース／ドレイン領域を有する
ｎ型ＭＯＳトランジスタで構成されている。ドライバト
ランジスタＱ2 のゲート電極１２３は、コンタクト部１
２３ａを通じてアクセストランジスタＱ3 のソース／ド
レイン領域１２５ｄおよびドライバトランジスタＱ1の
ドレイン領域１２５ａに接続されている。またドライバ
トランジスタＱ1 のゲート電極１２４は、コンタクト部
１２４ａを通じてアクセストランジスタＱ4 のソース／
ドレイン領域１２６ｄおよびドライバトランジスタＱ2
のドレイン領域１２６ａに接続されている。
０の主表面に形成されたソース／ドレイン領域を有する
ｎ型ＭＯＳトランジスタで構成されている。ドライバト
ランジスタＱ2 のゲート電極１２３は、コンタクト部１
２３ａを通じてアクセストランジスタＱ3 のソース／ド
レイン領域１２５ｄおよびドライバトランジスタＱ1の
ドレイン領域１２５ａに接続されている。またドライバ
トランジスタＱ1 のゲート電極１２４は、コンタクト部
１２４ａを通じてアクセストランジスタＱ4 のソース／
ドレイン領域１２６ｄおよびドライバトランジスタＱ2
のドレイン領域１２６ａに接続されている。
【００１０】また、負荷トランジスタＱ5 のドレイン領
域１４３ａおよび負荷トランジスタＱ6 のゲート電極１
４２は、コンタクト部１４３ｄを通じてドライバトラン
ジスタＱ1 のゲート電極１２４に接続されている。負荷
トランジスタＱ6 のドレイン領域１４４ａおよび負荷ト
ランジスタＱ5 のゲート電極１４１は、コンタクト部１
４４ｄを通じてドライバトランジスタＱ2 のゲート電極
１２３に接続されている。
域１４３ａおよび負荷トランジスタＱ6 のゲート電極１
４２は、コンタクト部１４３ｄを通じてドライバトラン
ジスタＱ1 のゲート電極１２４に接続されている。負荷
トランジスタＱ6 のドレイン領域１４４ａおよび負荷ト
ランジスタＱ5 のゲート電極１４１は、コンタクト部１
４４ｄを通じてドライバトランジスタＱ2 のゲート電極
１２３に接続されている。
【００１１】ドライバトランジスタＱ1 、Ｑ2 およびア
クセストランジスタＱ3 、Ｑ4 と負荷トランジスタＱ
5 、Ｑ6 との中間層位置には、ＧＮＤラインとなるタン
グステンシリサイド層１３５が形成されている。
クセストランジスタＱ3 、Ｑ4 と負荷トランジスタＱ
5 、Ｑ6 との中間層位置には、ＧＮＤラインとなるタン
グステンシリサイド層１３５が形成されている。
【００１２】ビット線１３９は、プラグ層１３７を介在
してアクセストランジスタＱ3 のソース／ドレイン領域
１２５ｄに接続されている。またもう一方のビット線
（図示せず）は、ビット線１３９と同様、プラグ層を介
在してアクセストランジスタＱ 4 のソース／ドレイン領
域１２６ｄに接続されている。
してアクセストランジスタＱ3 のソース／ドレイン領域
１２５ｄに接続されている。またもう一方のビット線
（図示せず）は、ビット線１３９と同様、プラグ層を介
在してアクセストランジスタＱ 4 のソース／ドレイン領
域１２６ｄに接続されている。
【００１３】負荷トランジスタＱ5 とＱ6 の双方は、各
々薄膜トランジスタよりなり、ゲート電極１４１、１４
２が各々チャネル領域１４３ｃ、１４４ｃの下側とな
る、いわゆるボトムゲート型のトランジスタを構成して
いる。
々薄膜トランジスタよりなり、ゲート電極１４１、１４
２が各々チャネル領域１４３ｃ、１４４ｃの下側とな
る、いわゆるボトムゲート型のトランジスタを構成して
いる。
【００１４】図４５は、負荷トランジスタＱ5 およびＱ
6 に用いられる薄膜トランジスタの典型的な断面構造を
示した断面図である。図４５を参照して、薄膜トランジ
スタは、多結晶シリコンなどの半導体層の中にチャネル
領域１４４ｃとドレイン領域１４４ａとソース領域１４
４ｂとを形成してなる。そして絶縁層を介在してチャネ
ル領域１４４ｃに対向する位置にゲート電極１４２が形
成されている。図４６は、上述した薄膜トランジスタの
電流特性を示す特性図である。なお図４６において、Ｖ
ｄはドレイン電圧、Ｖｇはゲート電圧、Ｉｄはドレイン
電流である。
6 に用いられる薄膜トランジスタの典型的な断面構造を
示した断面図である。図４５を参照して、薄膜トランジ
スタは、多結晶シリコンなどの半導体層の中にチャネル
領域１４４ｃとドレイン領域１４４ａとソース領域１４
４ｂとを形成してなる。そして絶縁層を介在してチャネ
ル領域１４４ｃに対向する位置にゲート電極１４２が形
成されている。図４６は、上述した薄膜トランジスタの
電流特性を示す特性図である。なお図４６において、Ｖ
ｄはドレイン電圧、Ｖｇはゲート電圧、Ｉｄはドレイン
電流である。
【００１５】
【発明が解決しようとする課題】このようなＳＲＡＭに
おいて、メモリセルの集積度を向上させるためには、各
々のメモリセルの平面占有面積を縮小化する必要があ
る。すなわち、ドライバトランジスタＱ1 、Ｑ2 とアク
セストランジスタＱ3 、Ｑ4 と負荷トランジスタＱ 5 、
Ｑ6 との平面占有面積を縮小化する必要がある。しかし
ながら、上記の従来のメモリセルにおいては、集積度の
向上を図る場合、以下に説明する２つの問題点があっ
た。
おいて、メモリセルの集積度を向上させるためには、各
々のメモリセルの平面占有面積を縮小化する必要があ
る。すなわち、ドライバトランジスタＱ1 、Ｑ2 とアク
セストランジスタＱ3 、Ｑ4 と負荷トランジスタＱ 5 、
Ｑ6 との平面占有面積を縮小化する必要がある。しかし
ながら、上記の従来のメモリセルにおいては、集積度の
向上を図る場合、以下に説明する２つの問題点があっ
た。
【００１６】第１の問題は、読出時の動作が不安定なも
のになるということである。以下、そのことについて詳
細に説明する。
のになるということである。以下、そのことについて詳
細に説明する。
【００１７】図４７（ａ）、（ｂ）は、図４２に示すメ
モリセルの等価回路図を、読出動作に関する２つのイン
バータ回路に分解して示した図である。図４７を参照し
て、負荷トランジスタＱ5 、Ｑ6 はこれらに流れる電流
が十分小さいため図には示されていない。メモリセルの
読出特性は、ビット線およびワード線をＶｃｃに固定
し、ドライバトランジスタのゲート電圧（相手方の記憶
ノードの電圧）を変化させ、自身の記憶ノードの電圧変
化から求める。
モリセルの等価回路図を、読出動作に関する２つのイン
バータ回路に分解して示した図である。図４７を参照し
て、負荷トランジスタＱ5 、Ｑ6 はこれらに流れる電流
が十分小さいため図には示されていない。メモリセルの
読出特性は、ビット線およびワード線をＶｃｃに固定
し、ドライバトランジスタのゲート電圧（相手方の記憶
ノードの電圧）を変化させ、自身の記憶ノードの電圧変
化から求める。
【００１８】図４８は、上記のＳＲＡＭの読出特性を示
す特性図である。図４８を参照して、横軸は記憶ノード
１１５の電圧、縦軸は記憶ノード１１４の電圧を各々示
している。曲線α1 は記憶ノード１１５の電圧を変化さ
せた場合の記憶ノード１１４の電圧変化特性を示してい
る。また曲線γ1 は記憶ノード１１４の電圧を変化させ
たときの記憶ノード１１５の電圧変化特性を示してい
る。曲線α1 とγ1 とは３点Ｐ1 、Ｐ2 、Ｐ3 で交わ
る。点Ｐ3 は記憶ノード１１４が“Ｈｉｇｈ”、また点
Ｐ1 は記憶ノード１１５が“Ｈｉｇｈ”データを記憶し
ていることに対応する。さらに、点Ｐ2 は不安定点で、
読出時に、この点Ｐ2 に止まることはない。図中、円ｈ
1 で示される領域がいわゆるメモリセルの目と呼ばれる
ものである。このメモリセルの目が大きいほど、一般に
読出動作が安定するとされている。
す特性図である。図４８を参照して、横軸は記憶ノード
１１５の電圧、縦軸は記憶ノード１１４の電圧を各々示
している。曲線α1 は記憶ノード１１５の電圧を変化さ
せた場合の記憶ノード１１４の電圧変化特性を示してい
る。また曲線γ1 は記憶ノード１１４の電圧を変化させ
たときの記憶ノード１１５の電圧変化特性を示してい
る。曲線α1 とγ1 とは３点Ｐ1 、Ｐ2 、Ｐ3 で交わ
る。点Ｐ3 は記憶ノード１１４が“Ｈｉｇｈ”、また点
Ｐ1 は記憶ノード１１５が“Ｈｉｇｈ”データを記憶し
ていることに対応する。さらに、点Ｐ2 は不安定点で、
読出時に、この点Ｐ2 に止まることはない。図中、円ｈ
1 で示される領域がいわゆるメモリセルの目と呼ばれる
ものである。このメモリセルの目が大きいほど、一般に
読出動作が安定するとされている。
【００１９】このメモリセルの目については、ＥＶＥＲ
Ｔ ＳＥＥＶＩＮＣＫ ｅｔ ａｌ．，ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣ
ＵＩＴＳ，ＶＯＬ．ＳＣ−２２，Ｎｏ．５，ＯＣＴＯＢ
ＥＲ １９８７ ｐｐ．７４８〜ｐｐ．７５４やＨ．Ｓ
ｈｉｎｏｈａｒａ ｅｔ ａｌ．，ＶＬＳＩ′８２，ｐ
ｐ．１０６〜ｐｐ．１０７に示されている。
Ｔ ＳＥＥＶＩＮＣＫ ｅｔ ａｌ．，ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣ
ＵＩＴＳ，ＶＯＬ．ＳＣ−２２，Ｎｏ．５，ＯＣＴＯＢ
ＥＲ １９８７ ｐｐ．７４８〜ｐｐ．７５４やＨ．Ｓ
ｈｉｎｏｈａｒａ ｅｔ ａｌ．，ＶＬＳＩ′８２，ｐ
ｐ．１０６〜ｐｐ．１０７に示されている。
【００２０】メモリセルの目を大きくする方法はいくつ
かあるが、以下に２つの方法について述べる。まず第１
の方法として、ドライバトランジスタとアクセストラン
ジスタの駆動能力比β比（すなわち、ドライバトランジ
スタの駆動能力／アクセストランジスタの駆動能力）を
大きくする方法がある。図４９は、駆動能力比β比を図
４８に示す場合に比べて大きくした場合の読出特性図で
ある。図４９を参照して、メモリセルの目は、円ｈ1 か
ら円ｈ2 へと大きくなる。
かあるが、以下に２つの方法について述べる。まず第１
の方法として、ドライバトランジスタとアクセストラン
ジスタの駆動能力比β比（すなわち、ドライバトランジ
スタの駆動能力／アクセストランジスタの駆動能力）を
大きくする方法がある。図４９は、駆動能力比β比を図
４８に示す場合に比べて大きくした場合の読出特性図で
ある。図４９を参照して、メモリセルの目は、円ｈ1 か
ら円ｈ2 へと大きくなる。
【００２１】第２の方法は、アクセストランジスタのし
きい値電圧Ｖthを下げることである。アクセストランジ
スタＱ3 、Ｑ4 のしきい値電圧Ｖthには、図４８のＶｃ
ｃ−θ1 （Ｖｃｃとθ1 の距離）、Ｖｃｃ−θ2 （Ｖｃ
ｃとθ2 の距離）が対応する。なお、ここでθ1 、θ2
は各インバータの出力のＨｉｇｈレベルの電圧である。
図５０は、アクセストランジスタのしきい値電圧Ｖthを
図４８に示す場合に比べて小さくした場合の特性図であ
る。図５０を参照して、アクセストランジスタＱ3 、Ｑ
4 のしきい値電圧Ｖthを各々Ｖｃｃ−θ3 、Ｖｃｃ−θ
4 と小さくした場合、メモリセルの目が、円ｈ1 から円
ｈ3 に拡大している。
きい値電圧Ｖthを下げることである。アクセストランジ
スタＱ3 、Ｑ4 のしきい値電圧Ｖthには、図４８のＶｃ
ｃ−θ1 （Ｖｃｃとθ1 の距離）、Ｖｃｃ−θ2 （Ｖｃ
ｃとθ2 の距離）が対応する。なお、ここでθ1 、θ2
は各インバータの出力のＨｉｇｈレベルの電圧である。
図５０は、アクセストランジスタのしきい値電圧Ｖthを
図４８に示す場合に比べて小さくした場合の特性図であ
る。図５０を参照して、アクセストランジスタＱ3 、Ｑ
4 のしきい値電圧Ｖthを各々Ｖｃｃ−θ3 、Ｖｃｃ−θ
4 と小さくした場合、メモリセルの目が、円ｈ1 から円
ｈ3 に拡大している。
【００２２】従来、メモリセルの目を大きくするには、
図４３（ａ）を参照して、ドライバトランジスタＱ1 、
Ｑ2 のゲート幅ＷD を大きくするか、もしくはアクセス
トランジスタＱ3 、Ｑ4 のゲート幅ＷA を小さくしてい
た。これは、トランジスタの駆動能力がゲート幅にほぼ
比例していることに起因する。しかし、ドライバトラン
ジスタのゲート幅ＷD を大きくすることは、メモリセル
の縮小化の妨げとなり、高集積化に好ましくない。一
方、アクセストランジスタのゲート幅ＷA を小さくする
ことは、狭チャネル効果によりアクセストランジスタの
しきい値電圧Ｖthの上昇を引起こす。このため、上述し
たようにメモリセルの目が小さくなり、読出動作が不安
定になる。
図４３（ａ）を参照して、ドライバトランジスタＱ1 、
Ｑ2 のゲート幅ＷD を大きくするか、もしくはアクセス
トランジスタＱ3 、Ｑ4 のゲート幅ＷA を小さくしてい
た。これは、トランジスタの駆動能力がゲート幅にほぼ
比例していることに起因する。しかし、ドライバトラン
ジスタのゲート幅ＷD を大きくすることは、メモリセル
の縮小化の妨げとなり、高集積化に好ましくない。一
方、アクセストランジスタのゲート幅ＷA を小さくする
ことは、狭チャネル効果によりアクセストランジスタの
しきい値電圧Ｖthの上昇を引起こす。このため、上述し
たようにメモリセルの目が小さくなり、読出動作が不安
定になる。
【００２３】このように、従来のＳＲＡＭのメモリセル
構造では、動作の安定性を維持したまま、集積度の向上
を図ることはできなかった。
構造では、動作の安定性を維持したまま、集積度の向上
を図ることはできなかった。
【００２４】第２の問題は、写真製版技術における加工
限界によるものである。以下、そのことについて詳細に
説明する。
限界によるものである。以下、そのことについて詳細に
説明する。
【００２５】図４３に示す従来のＳＲＡＭのメモリセル
構造に採用される負荷トランジスタＱ5 、Ｑ6 はともに
ボトムゲート型の薄膜トランジスタである。特に図４３
（ｂ）を参照して、負荷トランジスタＱ5 、Ｑ6 のゲー
ト１４１、１４２は同一の層から形成される。すなわ
ち、この負荷トランジスタＱ5 、Ｑ6 の形成時におい
て、まず導電層が形成され、その後、写真製版技術など
を用いてパターニングされることにより導電層からゲー
ト電極１４１と１４２が形成される。現状の写真製版技
術においては、パターニングの最小加工寸法は、具体的
には約０．３５μｍである。このため、写真製版技術に
よりパターニングされるゲート電極１４１、１４２の各
部の寸法（たとえばＬ3 、Ｌ4 ）は０．３５μｍ以下に
することはできない。
構造に採用される負荷トランジスタＱ5 、Ｑ6 はともに
ボトムゲート型の薄膜トランジスタである。特に図４３
（ｂ）を参照して、負荷トランジスタＱ5 、Ｑ6 のゲー
ト１４１、１４２は同一の層から形成される。すなわ
ち、この負荷トランジスタＱ5 、Ｑ6 の形成時におい
て、まず導電層が形成され、その後、写真製版技術など
を用いてパターニングされることにより導電層からゲー
ト電極１４１と１４２が形成される。現状の写真製版技
術においては、パターニングの最小加工寸法は、具体的
には約０．３５μｍである。このため、写真製版技術に
よりパターニングされるゲート電極１４１、１４２の各
部の寸法（たとえばＬ3 、Ｌ4 ）は０．３５μｍ以下に
することはできない。
【００２６】また、負荷トランジスタＱ5 、Ｑ6 のソー
ス／ドレイン領域やチャネル領域となる層１４３、１４
４も同一の層から形成される。それゆえ、この両層１４
３、１４４の各部の寸法（たとえばＬ5 ）も０．３５μ
ｍ以下にすることはできない。
ス／ドレイン領域やチャネル領域となる層１４３、１４
４も同一の層から形成される。それゆえ、この両層１４
３、１４４の各部の寸法（たとえばＬ5 ）も０．３５μ
ｍ以下にすることはできない。
【００２７】このように、写真製版技術の加工限界によ
る制約から、負荷トランジスタＱ5、Ｑ6 の平面占有面
積の縮小化を図ることは困難であり、この点からも従来
のＳＲＡＭのメモリセル構造では高集積化に適さない。
る制約から、負荷トランジスタＱ5、Ｑ6 の平面占有面
積の縮小化を図ることは困難であり、この点からも従来
のＳＲＡＭのメモリセル構造では高集積化に適さない。
【００２８】ところで、上記の写真製版技術における加
工寸法の制約の少ない負荷トランジスタＱ5 、Ｑ6 の構
成は特開平３−３４５６９号公報に示されている。
工寸法の制約の少ない負荷トランジスタＱ5 、Ｑ6 の構
成は特開平３−３４５６９号公報に示されている。
【００２９】図５１は、特開平３−３４５６９号公報に
示される負荷トランジスタの構成を概略的に示す平面図
である。図５１を参照して、一対の負荷トランジスタ
は、絶縁膜（図示せず）を介在して積層された２層の多
結晶シリコン層３０１と３０３により構成されている。
多結晶シリコン層３０１には、チャネル領域３０１ｃを
挟んでドレイン領域３０１ａとソース領域３０１ｂとが
形成されている。また多結晶シリコン層３０３には、チ
ャネル領域３０３ｃを挟んでドレイン領域３０３ａとソ
ース領域３０３ｂとが形成されている。また、下層のチ
ャネル領域３０１ｃ上には絶縁膜を介在してゲート電極
となるドレイン領域３０３ａが存在する。上層となるチ
ャネル領域３０３ｃ下には絶縁膜を介在してゲート電極
となるドレイン領域３０１ａが存在する。
示される負荷トランジスタの構成を概略的に示す平面図
である。図５１を参照して、一対の負荷トランジスタ
は、絶縁膜（図示せず）を介在して積層された２層の多
結晶シリコン層３０１と３０３により構成されている。
多結晶シリコン層３０１には、チャネル領域３０１ｃを
挟んでドレイン領域３０１ａとソース領域３０１ｂとが
形成されている。また多結晶シリコン層３０３には、チ
ャネル領域３０３ｃを挟んでドレイン領域３０３ａとソ
ース領域３０３ｂとが形成されている。また、下層のチ
ャネル領域３０１ｃ上には絶縁膜を介在してゲート電極
となるドレイン領域３０３ａが存在する。上層となるチ
ャネル領域３０３ｃ下には絶縁膜を介在してゲート電極
となるドレイン領域３０１ａが存在する。
【００３０】このように、この一対の負荷トランジスタ
は、一方がボトムゲート型、他方がトップゲート型のト
ランジスタを構成している。また、一方のトランジスタ
のドレイン領域が他方のトランジスタのゲート電極を併
用している。このため、上記の写真製版技術による加工
寸法の制約が少なくなる。それゆえ、この負荷トランジ
スタの構成は、高集積化に適しているといえる。
は、一方がボトムゲート型、他方がトップゲート型のト
ランジスタを構成している。また、一方のトランジスタ
のドレイン領域が他方のトランジスタのゲート電極を併
用している。このため、上記の写真製版技術による加工
寸法の制約が少なくなる。それゆえ、この負荷トランジ
スタの構成は、高集積化に適しているといえる。
【００３１】しかし、この負荷トランジスタの構成で
は、チャネル領域３０１ｃと３０３ｃの双方が略Ｌ字形
状を有している。この多結晶シリコン薄膜３０３のパタ
ーニング時のマスクの重ね合せずれにより、上層の多結
晶シリコン薄膜３０３が下層の多結晶シリコン薄膜３０
１に対して矢印Ｊもしくは矢印Ｋ方向にずれる場合があ
る。この場合、特にトップゲート型の負荷トランジスタ
において、容易にチャネル領域３０１ｃの寸法Ｌ7 、Ｗ
2 が変ってしまう。
は、チャネル領域３０１ｃと３０３ｃの双方が略Ｌ字形
状を有している。この多結晶シリコン薄膜３０３のパタ
ーニング時のマスクの重ね合せずれにより、上層の多結
晶シリコン薄膜３０３が下層の多結晶シリコン薄膜３０
１に対して矢印Ｊもしくは矢印Ｋ方向にずれる場合があ
る。この場合、特にトップゲート型の負荷トランジスタ
において、容易にチャネル領域３０１ｃの寸法Ｌ7 、Ｗ
2 が変ってしまう。
【００３２】図５２は、マスクの重ね合せずれにより、
チャネル領域の寸法が変ったようすを示す概略平面図で
ある。図５２を参照して、図５１に示す一対の負荷トラ
ンジスタの構成では、チャネル領域の寸法が容易に変っ
てしまう。このため、所望の特性を有する負荷トランジ
スタを得ることができない。それゆえ、その動作時にお
いて安定した動作を得ることが難しいという問題点があ
った。
チャネル領域の寸法が変ったようすを示す概略平面図で
ある。図５２を参照して、図５１に示す一対の負荷トラ
ンジスタの構成では、チャネル領域の寸法が容易に変っ
てしまう。このため、所望の特性を有する負荷トランジ
スタを得ることができない。それゆえ、その動作時にお
いて安定した動作を得ることが難しいという問題点があ
った。
【００３３】このように、従来のＳＲＡＭのメモリセル
構造に採用される負荷トランジスタにおいても、安定な
動作を維持したまま高集積化に適した構成を得ることが
できなかった。
構造に採用される負荷トランジスタにおいても、安定な
動作を維持したまま高集積化に適した構成を得ることが
できなかった。
【００３４】本発明は、上記のような問題点を解決する
ためになされたもので、動作の安定性を維持したまま、
集積度の向上を図ることのできるＳＲＡＭのメモリセル
構造を提供することを目的とする。
ためになされたもので、動作の安定性を維持したまま、
集積度の向上を図ることのできるＳＲＡＭのメモリセル
構造を提供することを目的とする。
【００３５】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、フリップフロップ回路を構成する一対の第
１導電型の駆動用トランジスタおよび一対の第２導電型
の負荷トランジスタと、一対のアクセストランジスタと
を有するスタティック型メモリセルを備えた半導体記憶
装置であって、半導体基板と、第１の電界効果トランジ
スタと、第２の電界効果トランジスタとを備えている。
半導体基板は主表面を有している。第１の電界効果トラ
ンジスタは半導体基板の主表面に形成されたドライバト
ランジスタの各々を形成している。第２の電界効果トラ
ンジスタは、半導体基板の主表面に形成されたアクセス
トランジスタの各々を形成している。第１の電界効果ト
ランジスタは、第１のゲート絶縁膜と第１のゲート電極
とを含んでいる。第１のゲート絶縁膜は、半導体基板の
主表面上に形成され、第１の誘電率を有している。第１
のゲート電極は、第１のゲート絶縁膜上に形成されてい
る。第２の電界効果トランジスタは、第２のゲート絶縁
膜と第２のゲート電極とを有している。第２のゲート絶
縁膜は、半導体基板の主表面上に形成され、第１の誘電
率よりも小さい第２の誘電率を有している。第２のゲー
ト電極は、第２のゲート絶縁膜上に形成されている。
記憶装置は、フリップフロップ回路を構成する一対の第
１導電型の駆動用トランジスタおよび一対の第２導電型
の負荷トランジスタと、一対のアクセストランジスタと
を有するスタティック型メモリセルを備えた半導体記憶
装置であって、半導体基板と、第１の電界効果トランジ
スタと、第２の電界効果トランジスタとを備えている。
半導体基板は主表面を有している。第１の電界効果トラ
ンジスタは半導体基板の主表面に形成されたドライバト
ランジスタの各々を形成している。第２の電界効果トラ
ンジスタは、半導体基板の主表面に形成されたアクセス
トランジスタの各々を形成している。第１の電界効果ト
ランジスタは、第１のゲート絶縁膜と第１のゲート電極
とを含んでいる。第１のゲート絶縁膜は、半導体基板の
主表面上に形成され、第１の誘電率を有している。第１
のゲート電極は、第１のゲート絶縁膜上に形成されてい
る。第２の電界効果トランジスタは、第２のゲート絶縁
膜と第２のゲート電極とを有している。第２のゲート絶
縁膜は、半導体基板の主表面上に形成され、第１の誘電
率よりも小さい第２の誘電率を有している。第２のゲー
ト電極は、第２のゲート絶縁膜上に形成されている。
【００３６】請求項２に記載の半導体記憶装置は、フリ
ップフロップ回路を構成する一対の第１導電型の駆動用
トランジスタおよび一対の第２導電型の負荷トランジス
タと、一対のアクセストランジスタとを有し、駆動用ト
ランジスタとアクセストランジスタとは半導体基板の主
表面に形成された電界効果トランジスタから構成され、
負荷トランジスタは電界効果トランジスタの上に形成さ
れた第１および第２の薄膜トランジスタから構成される
スタティック型メモリセルを含む半導体記憶装置であっ
て、第１の半導体層と、第２の半導体層と、第１のソー
スおよびドレイン領域と、第２のソースおよびドレイン
領域と、第１のゲート絶縁膜と、第２のゲート絶縁膜と
を備えている。第１の半導体層は、半導体基板の上方に
形成され、かつ第１の方向に延びる第１の帯状部分と第
２の方向に延びる第２の帯状部分とを有している。第２
の半導体層は、第１の半導体層の上に形成され、かつ第
２の方向と交差する第３の方向に延びる第３の帯状部分
と第１の方向と交差する第４の方向に延びる第４の帯状
部分とを有している。第１のソースおよびドレイン領域
は、第１の帯状部分に形成され、かつ第４の帯状部分と
対向する第１のチャネル領域を規定するように互いに間
隔を有して第１の薄膜トランジスタを構成している。第
２のソースおよびドレイン領域は、第３の帯状部分に形
成され、かつ第２の帯状部分と対向する第２のチャネル
領域を規定するように互いに間隔を有して第２の薄膜ト
ランジスタを構成している。第１のゲート絶縁膜は、第
４の帯状部分と第１のチャネル領域との間に形成されて
いる。第２のゲート絶縁膜は、第２の帯状部分と第２の
チャネル領域との間に形成されている。第１の半導体層
と第２の半導体層とは、第１の帯状部分と第４の帯状部
分との間、第２の帯状部分と第４の帯状部分との間で重
なり合っている。
ップフロップ回路を構成する一対の第１導電型の駆動用
トランジスタおよび一対の第２導電型の負荷トランジス
タと、一対のアクセストランジスタとを有し、駆動用ト
ランジスタとアクセストランジスタとは半導体基板の主
表面に形成された電界効果トランジスタから構成され、
負荷トランジスタは電界効果トランジスタの上に形成さ
れた第１および第２の薄膜トランジスタから構成される
スタティック型メモリセルを含む半導体記憶装置であっ
て、第１の半導体層と、第２の半導体層と、第１のソー
スおよびドレイン領域と、第２のソースおよびドレイン
領域と、第１のゲート絶縁膜と、第２のゲート絶縁膜と
を備えている。第１の半導体層は、半導体基板の上方に
形成され、かつ第１の方向に延びる第１の帯状部分と第
２の方向に延びる第２の帯状部分とを有している。第２
の半導体層は、第１の半導体層の上に形成され、かつ第
２の方向と交差する第３の方向に延びる第３の帯状部分
と第１の方向と交差する第４の方向に延びる第４の帯状
部分とを有している。第１のソースおよびドレイン領域
は、第１の帯状部分に形成され、かつ第４の帯状部分と
対向する第１のチャネル領域を規定するように互いに間
隔を有して第１の薄膜トランジスタを構成している。第
２のソースおよびドレイン領域は、第３の帯状部分に形
成され、かつ第２の帯状部分と対向する第２のチャネル
領域を規定するように互いに間隔を有して第２の薄膜ト
ランジスタを構成している。第１のゲート絶縁膜は、第
４の帯状部分と第１のチャネル領域との間に形成されて
いる。第２のゲート絶縁膜は、第２の帯状部分と第２の
チャネル領域との間に形成されている。第１の半導体層
と第２の半導体層とは、第１の帯状部分と第４の帯状部
分との間、第２の帯状部分と第４の帯状部分との間で重
なり合っている。
【００３７】本発明の好ましい局面に従う半導体記憶装
置では、第１のゲート絶縁膜と第２のゲート絶縁膜とは
同一の層よりなっている。
置では、第１のゲート絶縁膜と第２のゲート絶縁膜とは
同一の層よりなっている。
【００３８】請求項４に記載の半導体記憶装置は、フリ
ップフロップ回路を構成する一対の第１導電型の駆動用
トランジスタおよび一対の第２導電型の負荷トランジス
タと、一対のアクセストランジスタとを有するスタティ
ック型メモリセルを備えた半導体記憶装置であって、半
導体基板と、第１の電界効果トランジスタと、第２の電
界効果トランジスタとを備えている。半導体基板は主表
面を有している。第１の電界効果トランジスタは、半導
体基板の主表面に形成されたドライバトランジスタの各
々を形成している。第２の電界効果トランジスタは、半
導体基板の主表面に形成されたアクセストランジスタの
各々を形成している。第１の電界効果トランジスタは、
半導体基板の主表面に、互いに距離を隔てて形成された
一対の第１のソースおよびドレイン領域を有している。
一対の第１のソースおよびドレイン領域に挟まれる半導
体基板の第１のチャネル領域は、第１の不純物濃度プロ
ファイルを有し、主表面から第１の深さ位置に不純物濃
度ピークを有している。第２の電界効果トランジスタ
は、半導体基板の主表面に互いに距離を隔てて形成され
た一対の第２のソースおよびドレイン領域を有してい
る。一対の第２のソースおよびドレイン領域に挟まれる
半導体基板の第２のチャネル領域は第２の不純物濃度プ
ロファイルを有している。その第２の不純物濃度プロフ
ァイルは主表面から第１の深さ位置よりも浅い第２の深
さ位置に不純物濃度ピークを有している。第２の深さ位
置よりも深い位置では、第１の不純物濃度プロファイル
は第２の不純物濃度プロファイルよりも高い濃度値を示
している。
ップフロップ回路を構成する一対の第１導電型の駆動用
トランジスタおよび一対の第２導電型の負荷トランジス
タと、一対のアクセストランジスタとを有するスタティ
ック型メモリセルを備えた半導体記憶装置であって、半
導体基板と、第１の電界効果トランジスタと、第２の電
界効果トランジスタとを備えている。半導体基板は主表
面を有している。第１の電界効果トランジスタは、半導
体基板の主表面に形成されたドライバトランジスタの各
々を形成している。第２の電界効果トランジスタは、半
導体基板の主表面に形成されたアクセストランジスタの
各々を形成している。第１の電界効果トランジスタは、
半導体基板の主表面に、互いに距離を隔てて形成された
一対の第１のソースおよびドレイン領域を有している。
一対の第１のソースおよびドレイン領域に挟まれる半導
体基板の第１のチャネル領域は、第１の不純物濃度プロ
ファイルを有し、主表面から第１の深さ位置に不純物濃
度ピークを有している。第２の電界効果トランジスタ
は、半導体基板の主表面に互いに距離を隔てて形成され
た一対の第２のソースおよびドレイン領域を有してい
る。一対の第２のソースおよびドレイン領域に挟まれる
半導体基板の第２のチャネル領域は第２の不純物濃度プ
ロファイルを有している。その第２の不純物濃度プロフ
ァイルは主表面から第１の深さ位置よりも浅い第２の深
さ位置に不純物濃度ピークを有している。第２の深さ位
置よりも深い位置では、第１の不純物濃度プロファイル
は第２の不純物濃度プロファイルよりも高い濃度値を示
している。
【００３９】請求項５に記載の半導体記憶装置は、フリ
ップフロップ回路を構成する一対の第１導電型の駆動用
トランジスタおよび一対の第２導電型の負荷トランジス
タと、一対のアクセストランジスタとを有するスタティ
ック型メモリセルを備えた半導体記憶装置であって、半
導体基板と、第１の電界効果トランジスタと、第２の電
界効果トランジスタとを備えている。半導体基板は主表
面を有している。第１の電界効果トランジスタは、半導
体基板の主表面に形成されたドライバトランジスタの各
々を形成している。第２の電界効果トランジスタは、半
導体基板の主表面に形成されたアクセストランジスタの
各々を形成している。第１の電界効果トランジスタは、
半導体基板の主表面に、互いに距離を隔てて形成された
一対の第１のソースおよびドレイン領域を有している。
一対の第１のソースおよびドレイン領域に挟まれる半導
体基板の第１のチャネル領域は、第１の不純物濃度プロ
ファイルを有している。その第１の不純物濃度プロファ
イルは主表面から第１の深さ位置に不純物濃度ピークを
有している。第２の電界効果トランジスタは、半導体基
板の主表面に互いに距離を隔てて形成された一対の第２
のソースおよびドレイン領域を有している。一対の第２
のソースおよびドレイン領域に挟まれる半導体基板の第
２のチャネル領域は第２の不純物濃度プロファイルを有
している。その第２の不純物濃度プロファイルは主表面
から第１の深さ位置よりも浅い第２の深さ位置に不純物
濃度ピークを有している。主表面から第１の深さ位置よ
りも深い第３の深さ位置までの第１の不純物濃度プロフ
ァイルによって定められる不純物量は、主表面から第３
の深さ位置までの第２の不純物濃度プロファイルによっ
て定められる不純物量よりも多い。
ップフロップ回路を構成する一対の第１導電型の駆動用
トランジスタおよび一対の第２導電型の負荷トランジス
タと、一対のアクセストランジスタとを有するスタティ
ック型メモリセルを備えた半導体記憶装置であって、半
導体基板と、第１の電界効果トランジスタと、第２の電
界効果トランジスタとを備えている。半導体基板は主表
面を有している。第１の電界効果トランジスタは、半導
体基板の主表面に形成されたドライバトランジスタの各
々を形成している。第２の電界効果トランジスタは、半
導体基板の主表面に形成されたアクセストランジスタの
各々を形成している。第１の電界効果トランジスタは、
半導体基板の主表面に、互いに距離を隔てて形成された
一対の第１のソースおよびドレイン領域を有している。
一対の第１のソースおよびドレイン領域に挟まれる半導
体基板の第１のチャネル領域は、第１の不純物濃度プロ
ファイルを有している。その第１の不純物濃度プロファ
イルは主表面から第１の深さ位置に不純物濃度ピークを
有している。第２の電界効果トランジスタは、半導体基
板の主表面に互いに距離を隔てて形成された一対の第２
のソースおよびドレイン領域を有している。一対の第２
のソースおよびドレイン領域に挟まれる半導体基板の第
２のチャネル領域は第２の不純物濃度プロファイルを有
している。その第２の不純物濃度プロファイルは主表面
から第１の深さ位置よりも浅い第２の深さ位置に不純物
濃度ピークを有している。主表面から第１の深さ位置よ
りも深い第３の深さ位置までの第１の不純物濃度プロフ
ァイルによって定められる不純物量は、主表面から第３
の深さ位置までの第２の不純物濃度プロファイルによっ
て定められる不純物量よりも多い。
【００４０】請求項６に記載の半導体記憶装置は、フリ
ップフロップ回路を構成する一対の第１導電型の駆動用
トランジスタおよび一対の第２導電型の負荷トランジス
タと、一対のアクセストランジスタとを有するスタティ
ック型メモリセルを備えた半導体記憶装置であって、半
導体基板と、第１の電界効果トランジスタと、第２の電
界効果トランジスタとを備えている。半導体基板は主表
面を有している。第１の電界効果トランジスタは、半導
体基板の主表面に形成されたドライバトランジスタの各
々を形成している。第２の電界効果トランジスタは、半
導体基板の主表面に形成されたアクセストランジスタの
各々を形成している。第１の電界効果トランジスタは、
第１のゲート絶縁膜と、第１のゲート電極とを含んでい
る。第１のゲート絶縁膜は、半導体基板の主表面上に形
成され、第１の厚みと第１の誘電率とを有している。第
１のゲート電極は、第１のゲート絶縁膜上に形成されて
いる。第２の電界効果トランジスタは、第２のゲート絶
縁膜と、第２のゲート電極とを有している。第２のゲー
ト絶縁膜は、半導体基板の主表面上に形成され、第２の
厚みと第２の誘電率とを有している。第２のゲート電極
は、第２のゲート絶縁膜上に形成されている。第１の厚
みに対する第１の誘電率の比は、第２の厚みに対する第
２の誘電率の比よりも大きい。
ップフロップ回路を構成する一対の第１導電型の駆動用
トランジスタおよび一対の第２導電型の負荷トランジス
タと、一対のアクセストランジスタとを有するスタティ
ック型メモリセルを備えた半導体記憶装置であって、半
導体基板と、第１の電界効果トランジスタと、第２の電
界効果トランジスタとを備えている。半導体基板は主表
面を有している。第１の電界効果トランジスタは、半導
体基板の主表面に形成されたドライバトランジスタの各
々を形成している。第２の電界効果トランジスタは、半
導体基板の主表面に形成されたアクセストランジスタの
各々を形成している。第１の電界効果トランジスタは、
第１のゲート絶縁膜と、第１のゲート電極とを含んでい
る。第１のゲート絶縁膜は、半導体基板の主表面上に形
成され、第１の厚みと第１の誘電率とを有している。第
１のゲート電極は、第１のゲート絶縁膜上に形成されて
いる。第２の電界効果トランジスタは、第２のゲート絶
縁膜と、第２のゲート電極とを有している。第２のゲー
ト絶縁膜は、半導体基板の主表面上に形成され、第２の
厚みと第２の誘電率とを有している。第２のゲート電極
は、第２のゲート絶縁膜上に形成されている。第１の厚
みに対する第１の誘電率の比は、第２の厚みに対する第
２の誘電率の比よりも大きい。
【００４１】請求項７に記載の半導体記憶装置の製造方
法は、フリップフロップ回路を構成する一対の第１導電
型の駆動用トランジスタおよび一対の第２導電型の負荷
トランジスタと、一対のアクセストランジスタとを有す
るスタティック型メモリセルを備えた半導体記憶装置の
製造方法であって、以下の工程を備えている。
法は、フリップフロップ回路を構成する一対の第１導電
型の駆動用トランジスタおよび一対の第２導電型の負荷
トランジスタと、一対のアクセストランジスタとを有す
るスタティック型メモリセルを備えた半導体記憶装置の
製造方法であって、以下の工程を備えている。
【００４２】まず半導体基板の主表面上に第１の誘電率
を有する第１のゲート絶縁膜が形成される。そして半導
体基板の主表面上に第１の誘電率よりも小さい第２の誘
電率を有する第２のゲート絶縁膜が形成される。そして
第１のゲート絶縁膜上に第１のゲート電極が形成され
る。そして第２のゲート絶縁膜上に第２のゲート電極が
形成される。それによって、駆動用トランジスタの各々
を構成する第１の電界効果トランジスタが第１のゲート
絶縁膜と第１のゲート電極とを含むように形成され、か
つアクセストランジスタの各々を構成する第２の電界効
果トランジスタが第２のゲート絶縁膜と第２のゲート電
極とを含むように形成される。
を有する第１のゲート絶縁膜が形成される。そして半導
体基板の主表面上に第１の誘電率よりも小さい第２の誘
電率を有する第２のゲート絶縁膜が形成される。そして
第１のゲート絶縁膜上に第１のゲート電極が形成され
る。そして第２のゲート絶縁膜上に第２のゲート電極が
形成される。それによって、駆動用トランジスタの各々
を構成する第１の電界効果トランジスタが第１のゲート
絶縁膜と第１のゲート電極とを含むように形成され、か
つアクセストランジスタの各々を構成する第２の電界効
果トランジスタが第２のゲート絶縁膜と第２のゲート電
極とを含むように形成される。
【００４３】請求項８に記載の半導体記憶装置の製造方
法は、フリップフロップ回路を構成する一対の第１導電
型の駆動用トランジスタおよび一対の第２導電型の負荷
トランジスタと、一対のアクセストランジスタとを有
し、駆動用トランジスタとアクセストランジスタとは半
導体基板の主表面に形成された電界効果トランジスタか
ら構成され、負荷トランジスタは電界効果トランジスタ
の上に形成された第１および第２の薄膜トランジスタか
ら構成されるスタティック型メモリセルを含む半導体記
憶装置の製造方法であって、以下の工程を備えている。
法は、フリップフロップ回路を構成する一対の第１導電
型の駆動用トランジスタおよび一対の第２導電型の負荷
トランジスタと、一対のアクセストランジスタとを有
し、駆動用トランジスタとアクセストランジスタとは半
導体基板の主表面に形成された電界効果トランジスタか
ら構成され、負荷トランジスタは電界効果トランジスタ
の上に形成された第１および第２の薄膜トランジスタか
ら構成されるスタティック型メモリセルを含む半導体記
憶装置の製造方法であって、以下の工程を備えている。
【００４４】まず半導体基板の上方に第１の方向に延び
る第１の帯状部分と第２の方向に延びる第２の帯状部分
とを有する第１の半導体層が形成される。そして第１の
半導体層上に絶縁膜が形成される。そして第２の方向と
交差する第３の方向に延びる第３の帯状部分と第１の方
向と交差する第４の方向に延びる第４の帯状部分とを有
する第２の半導体層が、第３の帯状部分が第２の帯状部
分と交差し、かつ第４の帯状部分が第１の帯状部分と交
差するように絶縁膜上に形成される。そして第１の帯状
部分の第４の帯状部分と交差する領域をチャネル領域と
して規定するように第１の帯状部分に互いに間隔を有し
て第１の薄膜トランジスタを構成する第１のソースおよ
びドレイン領域が形成される。そして第３の帯状部分の
第２の帯状部分と交差する領域をチャネル領域として規
定するように第３の帯状部分に互いに間隔を有して第２
の薄膜トランジスタを構成する第２のソースおよびドレ
イン領域が形成される。
る第１の帯状部分と第２の方向に延びる第２の帯状部分
とを有する第１の半導体層が形成される。そして第１の
半導体層上に絶縁膜が形成される。そして第２の方向と
交差する第３の方向に延びる第３の帯状部分と第１の方
向と交差する第４の方向に延びる第４の帯状部分とを有
する第２の半導体層が、第３の帯状部分が第２の帯状部
分と交差し、かつ第４の帯状部分が第１の帯状部分と交
差するように絶縁膜上に形成される。そして第１の帯状
部分の第４の帯状部分と交差する領域をチャネル領域と
して規定するように第１の帯状部分に互いに間隔を有し
て第１の薄膜トランジスタを構成する第１のソースおよ
びドレイン領域が形成される。そして第３の帯状部分の
第２の帯状部分と交差する領域をチャネル領域として規
定するように第３の帯状部分に互いに間隔を有して第２
の薄膜トランジスタを構成する第２のソースおよびドレ
イン領域が形成される。
【００４５】請求項９に記載の半導体記憶装置の製造方
法は、フリップフロップ回路を構成する一対の第１導電
型の駆動用トランジスタおよび一対の第２導電型の負荷
トランジスタと、一対のアクセストランジスタとを有す
るスタティック型メモリセルを備えた半導体記憶装置の
製造方法であって、以下の工程を備えている。
法は、フリップフロップ回路を構成する一対の第１導電
型の駆動用トランジスタおよび一対の第２導電型の負荷
トランジスタと、一対のアクセストランジスタとを有す
るスタティック型メモリセルを備えた半導体記憶装置の
製造方法であって、以下の工程を備えている。
【００４６】まず第１の不純物濃度プロファイルを有
し、その第１の不純物濃度プロファイルが主表面から第
１の深さ位置に不純物濃度ピークを有するように半導体
基板に不純物が導入されて半導体基板の主表面に第１の
チャネル領域が形成される。そして第２の不純物濃度プ
ロファイルを有し、その第２の不純物濃度プロファイル
が主表面から第１の深さ位置よりも浅い第２の深さ位置
に不純物濃度ピークを有するように、かつ第２の深さ位
置よりも深い位置では第１の不純物濃度プロファイルよ
りも高い濃度値を有するように半導体基板に不純物が導
入されて、半導体基板の主表面に第２のチャネル領域が
形成される。そして第１のチャネル領域を挟むように半
導体基板の主表面にドライバトランジスタの一対の第１
のソースおよびドレイン領域が形成される。そして第２
のチャネル領域を挟むように半導体基板の主表面にアク
セストランジスタの一対の第２のソースおよびドレイン
領域が形成される。そしてそれによって、ドライバトラ
ンジスタの各々を構成する第１の電界効果トランジスタ
が、一対の第１のソースおよびドレイン領域を含むよう
に形成され、かつアクセストランジスタの各々を構成す
る第２の電界効果トランジスタが、一対の第２のソース
およびドレイン領域を含むように形成される。
し、その第１の不純物濃度プロファイルが主表面から第
１の深さ位置に不純物濃度ピークを有するように半導体
基板に不純物が導入されて半導体基板の主表面に第１の
チャネル領域が形成される。そして第２の不純物濃度プ
ロファイルを有し、その第２の不純物濃度プロファイル
が主表面から第１の深さ位置よりも浅い第２の深さ位置
に不純物濃度ピークを有するように、かつ第２の深さ位
置よりも深い位置では第１の不純物濃度プロファイルよ
りも高い濃度値を有するように半導体基板に不純物が導
入されて、半導体基板の主表面に第２のチャネル領域が
形成される。そして第１のチャネル領域を挟むように半
導体基板の主表面にドライバトランジスタの一対の第１
のソースおよびドレイン領域が形成される。そして第２
のチャネル領域を挟むように半導体基板の主表面にアク
セストランジスタの一対の第２のソースおよびドレイン
領域が形成される。そしてそれによって、ドライバトラ
ンジスタの各々を構成する第１の電界効果トランジスタ
が、一対の第１のソースおよびドレイン領域を含むよう
に形成され、かつアクセストランジスタの各々を構成す
る第２の電界効果トランジスタが、一対の第２のソース
およびドレイン領域を含むように形成される。
【００４７】請求項１０に記載の半導体記憶装置の製造
方法は、フリップフロップ回路を構成する一対の第１導
電型の駆動用トランジスタおよび一対の第２導電型の負
荷トランジスタと、一対のアクセストランジスタとを有
するスタティック型メモリセルを備えた半導体記憶装置
の製造方法であって、以下の工程を備えている。
方法は、フリップフロップ回路を構成する一対の第１導
電型の駆動用トランジスタおよび一対の第２導電型の負
荷トランジスタと、一対のアクセストランジスタとを有
するスタティック型メモリセルを備えた半導体記憶装置
の製造方法であって、以下の工程を備えている。
【００４８】まず第１の不純物濃度プロファイルを有
し、その第１の不純物濃度プロファイルが前記主表面か
ら第１の深さ位置に不純物濃度ピークを有するように半
導体基板に不純物が導入されて、半導体基板の主表面に
第１のチャネル領域が形成される。そして第２の不純物
濃度プロファイルを有し、その第２の不純物濃度プロフ
ァイルが主表面から第１の深さ位置よりも浅い第２の深
さ位置に不純物濃度ピークを有するように、かつ主表面
から第１の深さ位置よりも深い第３の深さ位置までの第
１の不純物濃度プロファイルによって定められる不純物
量が、主表面から第３の深さ位置までの第２の不純物濃
度プロファイルによって定められる不純物量よりも多く
なるように半導体基板に不純物が導入されて半導体基板
の主表面に第２のチャネル領域が形成される。そして第
１のチャネル領域を挟むように半導体基板の主表面にド
ライバトランジスタの一対の第１のソースおよびドレイ
ン領域が形成される。そして第２のチャネル領域を挟む
ように半導体基板の主表面にアクセストランジスタの一
対の第２のソースおよびドレイン領域が形成される。そ
してそれによって、ドライバトランジスタの各々を構成
する第１の電界効果トランジスタが、一対の第１のソー
スおよびドレイン領域を含むように形成され、かつアク
セストランジスタの各々を構成する第２の電界効果トラ
ンジスタが、一対の第２のソースおよびドレイン領域を
含むように形成される。
し、その第１の不純物濃度プロファイルが前記主表面か
ら第１の深さ位置に不純物濃度ピークを有するように半
導体基板に不純物が導入されて、半導体基板の主表面に
第１のチャネル領域が形成される。そして第２の不純物
濃度プロファイルを有し、その第２の不純物濃度プロフ
ァイルが主表面から第１の深さ位置よりも浅い第２の深
さ位置に不純物濃度ピークを有するように、かつ主表面
から第１の深さ位置よりも深い第３の深さ位置までの第
１の不純物濃度プロファイルによって定められる不純物
量が、主表面から第３の深さ位置までの第２の不純物濃
度プロファイルによって定められる不純物量よりも多く
なるように半導体基板に不純物が導入されて半導体基板
の主表面に第２のチャネル領域が形成される。そして第
１のチャネル領域を挟むように半導体基板の主表面にド
ライバトランジスタの一対の第１のソースおよびドレイ
ン領域が形成される。そして第２のチャネル領域を挟む
ように半導体基板の主表面にアクセストランジスタの一
対の第２のソースおよびドレイン領域が形成される。そ
してそれによって、ドライバトランジスタの各々を構成
する第１の電界効果トランジスタが、一対の第１のソー
スおよびドレイン領域を含むように形成され、かつアク
セストランジスタの各々を構成する第２の電界効果トラ
ンジスタが、一対の第２のソースおよびドレイン領域を
含むように形成される。
【００４９】
【作用】請求項１に記載の半導体記憶装置においては、
第１および第２の電界効果トランジスタでゲート絶縁膜
の誘電率が異なるため、双方の電界効果トランジスタの
電流駆動能力を変えることができる。具体的には、第１
の電界効果トランジスタの駆動能力を大きくし、かつ第
２の電界効果トランジスタの駆動能力を小さくすること
ができる。このため、第１および第２の電界効果トラン
ジスタの電流駆動能力比を大きくすることができる。こ
れにより、駆動用トランジスタのゲート幅を大きくする
ことなくメモリセルの目を大きくできるため、安定した
読出動作を実現でき、かつ高集積化に適したＳＲＡＭの
メモリセル構造を得ることができる。
第１および第２の電界効果トランジスタでゲート絶縁膜
の誘電率が異なるため、双方の電界効果トランジスタの
電流駆動能力を変えることができる。具体的には、第１
の電界効果トランジスタの駆動能力を大きくし、かつ第
２の電界効果トランジスタの駆動能力を小さくすること
ができる。このため、第１および第２の電界効果トラン
ジスタの電流駆動能力比を大きくすることができる。こ
れにより、駆動用トランジスタのゲート幅を大きくする
ことなくメモリセルの目を大きくできるため、安定した
読出動作を実現でき、かつ高集積化に適したＳＲＡＭの
メモリセル構造を得ることができる。
【００５０】また、第１および第２のゲート絶縁膜を同
一材質で膜厚のみを変えて電流駆動能力比を大きくする
場合に比較して、ゲート絶縁膜の膜厚の制御が容易とな
る。このため、第１および第２のゲート絶縁膜の膜厚差
を小さく保持したままで、大きい駆動能力比を確保する
ことができる。よって、ゲート絶縁膜上方での写真製版
技術によるパターニングも正確に行なえ、パターン形状
の不良も生じ難い。
一材質で膜厚のみを変えて電流駆動能力比を大きくする
場合に比較して、ゲート絶縁膜の膜厚の制御が容易とな
る。このため、第１および第２のゲート絶縁膜の膜厚差
を小さく保持したままで、大きい駆動能力比を確保する
ことができる。よって、ゲート絶縁膜上方での写真製版
技術によるパターニングも正確に行なえ、パターン形状
の不良も生じ難い。
【００５１】請求項６に記載の半導体記憶装置において
は、上述に加えて、第１および第２の電界効果トランジ
スタの駆動能力を各トランジスタのゲート絶縁膜の誘電
率および膜厚で制御可能である。このため、より一層駆
動能力比の制御が容易となる。
は、上述に加えて、第１および第２の電界効果トランジ
スタの駆動能力を各トランジスタのゲート絶縁膜の誘電
率および膜厚で制御可能である。このため、より一層駆
動能力比の制御が容易となる。
【００５２】請求項２に記載の半導体記憶装置において
は、一対の負荷トランジスタの一方はトップゲート型、
他方はボトムゲート型のトランジスタを各々構成してい
る。また、一方のトランジスタのソースおよびドレイン
領域の一方が、他方のトランジスタのゲート電極を併用
している。それゆえ、一対の負荷トランジスタの双方が
トップゲート型もしくはボトムゲート型となる場合に比
較して、写真製版技術における加工寸法の制約が少なく
なる。よって、一対の負荷トランジスタの平面占有面積
を小さくすることが可能となり、高集積化に適したＳＲ
ＡＭのメモリセル構造を得ることが可能となる。
は、一対の負荷トランジスタの一方はトップゲート型、
他方はボトムゲート型のトランジスタを各々構成してい
る。また、一方のトランジスタのソースおよびドレイン
領域の一方が、他方のトランジスタのゲート電極を併用
している。それゆえ、一対の負荷トランジスタの双方が
トップゲート型もしくはボトムゲート型となる場合に比
較して、写真製版技術における加工寸法の制約が少なく
なる。よって、一対の負荷トランジスタの平面占有面積
を小さくすることが可能となり、高集積化に適したＳＲ
ＡＭのメモリセル構造を得ることが可能となる。
【００５３】また、トップゲート型の一方の負荷トラン
ジスタでは、ゲートをマスクとして下層の半導体層に不
純物が注入されて、ソース／ドレイン領域が形成され
る。このため、この不純物注入により形成されるチャネ
ル領域においては、そのチャネル長およびチャネル幅は
上下に交差する各帯状部分の幅によって規定される。こ
の交差する各帯状部分は、所定の幅を有して延びるよう
に形成されている。よって、マスクの重ね合わせずれな
どにより互いに交差する帯状部分が所定の位置からずれ
て形成された場合でも、交差する領域における各帯状部
分の幅は変わらない。ゆえに、トップゲート型負荷トラ
ンジスタにおけるチャネル長およびチャネル幅の寸法
は、マスクの重ね合わせずれによっては変わらない。そ
れゆえ、各帯状部分の幅を決定することで所望の特性を
有するトップゲート型の負荷トランジスタを容易に得る
ことができる。したがって、動作時において安定した動
作を得ることができる。
ジスタでは、ゲートをマスクとして下層の半導体層に不
純物が注入されて、ソース／ドレイン領域が形成され
る。このため、この不純物注入により形成されるチャネ
ル領域においては、そのチャネル長およびチャネル幅は
上下に交差する各帯状部分の幅によって規定される。こ
の交差する各帯状部分は、所定の幅を有して延びるよう
に形成されている。よって、マスクの重ね合わせずれな
どにより互いに交差する帯状部分が所定の位置からずれ
て形成された場合でも、交差する領域における各帯状部
分の幅は変わらない。ゆえに、トップゲート型負荷トラ
ンジスタにおけるチャネル長およびチャネル幅の寸法
は、マスクの重ね合わせずれによっては変わらない。そ
れゆえ、各帯状部分の幅を決定することで所望の特性を
有するトップゲート型の負荷トランジスタを容易に得る
ことができる。したがって、動作時において安定した動
作を得ることができる。
【００５４】また、本発明の好ましい局面に従う半導体
装置では、第１および第２のゲート絶縁膜が同一の層よ
りなっているため、異なる層よりなる場合に比較して製
造工程の簡略化を図ることができる。
装置では、第１および第２のゲート絶縁膜が同一の層よ
りなっているため、異なる層よりなる場合に比較して製
造工程の簡略化を図ることができる。
【００５５】請求項４に記載の半導体記憶装置では、ア
クセストランジスタのチャネル領域は、ドライバトラン
ジスタのチャネル領域に比較して、主表面から浅いとこ
ろに不純物濃度ピークを有している。また、アクセスト
ランジスタのチャネル領域の不純物濃度ピーク位置より
も深いところでは、アクセストランジスタのチャネル領
域は、ドライバトランジスタのチャネル領域の不純物濃
度値より低い不純物濃度値を有している。つまり、アク
セストランジスタのチャネル領域の不純物濃度ピーク位
置よりも深いところでは、アクセストランジスタのチャ
ネル領域の不純物量はドライバトランジスタのチャネル
領域の不純物量よりも少ない。このため、アクセストラ
ンジスタのチャネル領域では、バイアスが印加されて空
乏層が深さ方向に広がっても新たに生じる固定電化の量
はドライバトランジスタのチャネル領域よりも少ない。
それゆえ、基板バイアス効果によるしきい値電圧Ｖthの
増加は抑制される。したがって、基板バイアスが印加さ
れても、メモリセルの面を大きく維持でき、読出動作を
安定化することが可能となる。
クセストランジスタのチャネル領域は、ドライバトラン
ジスタのチャネル領域に比較して、主表面から浅いとこ
ろに不純物濃度ピークを有している。また、アクセスト
ランジスタのチャネル領域の不純物濃度ピーク位置より
も深いところでは、アクセストランジスタのチャネル領
域は、ドライバトランジスタのチャネル領域の不純物濃
度値より低い不純物濃度値を有している。つまり、アク
セストランジスタのチャネル領域の不純物濃度ピーク位
置よりも深いところでは、アクセストランジスタのチャ
ネル領域の不純物量はドライバトランジスタのチャネル
領域の不純物量よりも少ない。このため、アクセストラ
ンジスタのチャネル領域では、バイアスが印加されて空
乏層が深さ方向に広がっても新たに生じる固定電化の量
はドライバトランジスタのチャネル領域よりも少ない。
それゆえ、基板バイアス効果によるしきい値電圧Ｖthの
増加は抑制される。したがって、基板バイアスが印加さ
れても、メモリセルの面を大きく維持でき、読出動作を
安定化することが可能となる。
【００５６】また、請求項５に記載の半導体記憶装置に
おいても上述と同様、アクセストランジスタのチャネル
領域の不純物濃度ピーク位置よりも深いところでは、ア
クセストランジスタのチャネル領域の不純物量は、ドラ
イバトランジスタのチャネル領域の不純物量よりも少な
い。したがって、基板バイアスが印加されても、メモリ
セルの面を大きく維持でき、読出動作を安定化すること
ができる。
おいても上述と同様、アクセストランジスタのチャネル
領域の不純物濃度ピーク位置よりも深いところでは、ア
クセストランジスタのチャネル領域の不純物量は、ドラ
イバトランジスタのチャネル領域の不純物量よりも少な
い。したがって、基板バイアスが印加されても、メモリ
セルの面を大きく維持でき、読出動作を安定化すること
ができる。
【００５７】
【実施例】以下、本発明の実施例について図を用いて説
明する。
明する。
【００５８】実施例１ 図１は、本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造を図４４に対応する断面で示す概略断面図で
ある。また図２（ａ）は図１の領域Ａで示すアクセスト
ランジスタの構成を示す拡大断面図であり、図２（ｂ）
は、図１のＢ−Ｂ線に沿うドライバトランジスタの概略
断面図である。
リセル構造を図４４に対応する断面で示す概略断面図で
ある。また図２（ａ）は図１の領域Ａで示すアクセスト
ランジスタの構成を示す拡大断面図であり、図２（ｂ）
は、図１のＢ−Ｂ線に沿うドライバトランジスタの概略
断面図である。
【００５９】図１と図２（ａ）、（ｂ）を参照して、ｐ
型ウェル２０の主表面に一対のドライバトランジスタＱ
1 、Ｑ2 と一対のアクセストランジスタＱ3 、Ｑ4 が形
成されている。ドライバトランジスタＱ1 は、ドレイン
領域２５ａおよびソース領域２５ｂとゲート電極２３と
を有している。ドライバトランジスタＱ2 は、ドレイン
領域２６ａおよびソース領域２６ｂとゲート電極２３と
を有している。またドライバトランジスタＱ1 およびＱ
2 は、シリコン酸化膜２７ａとシリコン窒化膜２７ｂの
積層されたゲート絶縁膜を有している。
型ウェル２０の主表面に一対のドライバトランジスタＱ
1 、Ｑ2 と一対のアクセストランジスタＱ3 、Ｑ4 が形
成されている。ドライバトランジスタＱ1 は、ドレイン
領域２５ａおよびソース領域２５ｂとゲート電極２３と
を有している。ドライバトランジスタＱ2 は、ドレイン
領域２６ａおよびソース領域２６ｂとゲート電極２３と
を有している。またドライバトランジスタＱ1 およびＱ
2 は、シリコン酸化膜２７ａとシリコン窒化膜２７ｂの
積層されたゲート絶縁膜を有している。
【００６０】また、アクセストランジスタＱ3 は、一対
のソース／ドレイン領域２５ｄとゲート電極２１とを有
している。アクセストランジスタＱ4 は、一対のソース
／ドレイン領域２６ｄとゲート電極２２とを有してい
る。アクセストランジスタＱ3、Ｑ4 は、シリコン酸化
膜２７ｃ単層よりなるゲート絶縁膜を有している。
のソース／ドレイン領域２５ｄとゲート電極２１とを有
している。アクセストランジスタＱ4 は、一対のソース
／ドレイン領域２６ｄとゲート電極２２とを有してい
る。アクセストランジスタＱ3、Ｑ4 は、シリコン酸化
膜２７ｃ単層よりなるゲート絶縁膜を有している。
【００６１】本発明の第１の実施例におけるＳＲＡＭの
メモリセル構造は、上記のドライバトランジスタＱ1 、
Ｑ2 とアクセストランジスタＱ3 、Ｑ4 の構成以外につ
いては図４３および図４４に示した従来のＳＲＡＭのメ
モリセル構造とほぼ同様であるためその説明は省略す
る。
メモリセル構造は、上記のドライバトランジスタＱ1 、
Ｑ2 とアクセストランジスタＱ3 、Ｑ4 の構成以外につ
いては図４３および図４４に示した従来のＳＲＡＭのメ
モリセル構造とほぼ同様であるためその説明は省略す
る。
【００６２】本実施例のＳＲＡＭのメモリセル構造にお
いては、ドライバトランジスタＱ1、Ｑ2 とアクセスト
ランジスタＱ3 、Ｑ4 とのゲート絶縁膜には、誘電率の
異なる材料が用いられている。このため、ドライバトラ
ンジスタとアクセストランジスタの駆動能力比β比を大
きくすることができるという利点を有する。以下、その
ことについて文献「サブミクロンデバイスＩ」 小柳光
正著、丸善株式会社発行、ｐｐ．４〜ｐｐ．８に示して
あることを参照して説明する。
いては、ドライバトランジスタＱ1、Ｑ2 とアクセスト
ランジスタＱ3 、Ｑ4 とのゲート絶縁膜には、誘電率の
異なる材料が用いられている。このため、ドライバトラ
ンジスタとアクセストランジスタの駆動能力比β比を大
きくすることができるという利点を有する。以下、その
ことについて文献「サブミクロンデバイスＩ」 小柳光
正著、丸善株式会社発行、ｐｐ．４〜ｐｐ．８に示して
あることを参照して説明する。
【００６３】トランジスタの駆動能力は、
【００６４】
【数１】
【００６５】で示される。ここでＷはトランジスタのゲ
ート幅、Ｌはゲート長、μeff は表面における電子の実
効的な移動度、ＣINは、ゲート絶縁膜の単位面積当りの
容量を各々示している。ＣINは、さらに、
ート幅、Ｌはゲート長、μeff は表面における電子の実
効的な移動度、ＣINは、ゲート絶縁膜の単位面積当りの
容量を各々示している。ＣINは、さらに、
【００６６】
【数２】
【００６７】で示される。ε0 は真空誘電率、εINはゲ
ート絶縁膜の比誘電率、ｔINはゲート絶縁膜の厚みであ
る。上述したように駆動能力比β比は、（ドライバトラ
ンジスタの駆動能力）／（アクセストランジスタの駆動
能力）で表わせる。このため、駆動能力比β比を大きく
するには、アクセストランジスタの駆動能力をドライバ
トランジスタの駆動能力に対して下げることが考えられ
る。
ート絶縁膜の比誘電率、ｔINはゲート絶縁膜の厚みであ
る。上述したように駆動能力比β比は、（ドライバトラ
ンジスタの駆動能力）／（アクセストランジスタの駆動
能力）で表わせる。このため、駆動能力比β比を大きく
するには、アクセストランジスタの駆動能力をドライバ
トランジスタの駆動能力に対して下げることが考えられ
る。
【００６８】このアクセストランジスタの駆動能力を下
げる方法として、（１），（２）式より、アクセストラ
ンジスタＱ3 、Ｑ4 のゲート絶縁膜の比誘電率を変える
ことが考えられる。
げる方法として、（１），（２）式より、アクセストラ
ンジスタＱ3 、Ｑ4 のゲート絶縁膜の比誘電率を変える
ことが考えられる。
【００６９】（１），（２）式より、ゲート絶縁膜の比
誘電率εINが大きくなるとトランジスタの駆動能力は大
きくなり、またゲート絶縁膜の比誘電率εINが小さくな
るとトランジスタの駆動能力は小さくなる。このため、
アクセストランジスタＱ3 、Ｑ4 のゲート絶縁膜にドラ
イバトランジスタＱ1 、Ｑ2 のゲート絶縁膜より比誘電
率の低い材料を用いれば、アクセストランジスタＱ3 、
Ｑ4 のドライバトランジスタＱ1 、Ｑ2 に対する駆動能
力を下げることができる。結果として、駆動能力比β比
を大きくすることができる。
誘電率εINが大きくなるとトランジスタの駆動能力は大
きくなり、またゲート絶縁膜の比誘電率εINが小さくな
るとトランジスタの駆動能力は小さくなる。このため、
アクセストランジスタＱ3 、Ｑ4 のゲート絶縁膜にドラ
イバトランジスタＱ1 、Ｑ2 のゲート絶縁膜より比誘電
率の低い材料を用いれば、アクセストランジスタＱ3 、
Ｑ4 のドライバトランジスタＱ1 、Ｑ2 に対する駆動能
力を下げることができる。結果として、駆動能力比β比
を大きくすることができる。
【００７０】これに対して、上記（１），（２）式よ
り、ドライバトランジスタＱ1 ，Ｑ2とアクセストラン
ジスタＱ3 ，Ｑ4 とのゲート絶縁膜に同一材料を用い、
その膜厚ｔINだけを変えることにより、駆動能力比β比
を大きくする方法も考えられる。この方法は、特開昭６
３−２１１７５１号公報に示されている。この公報にお
いては、アクセストランジスタＱ3 、Ｑ4 とドライバト
ランジスタＱ1 、Ｑ2 との双方のゲート絶縁膜にシリコ
ン酸化膜だけが用いられている。また、アクセストラン
ジスタＱ3 、Ｑ4 のゲート酸化膜厚ｔIN1 がドライバト
ランジスタＱ1 、Ｑ2 のゲート酸化膜厚ｔIN2 より厚く
形成され、これにより大きな駆動能力比β比が得られて
いる。
り、ドライバトランジスタＱ1 ，Ｑ2とアクセストラン
ジスタＱ3 ，Ｑ4 とのゲート絶縁膜に同一材料を用い、
その膜厚ｔINだけを変えることにより、駆動能力比β比
を大きくする方法も考えられる。この方法は、特開昭６
３−２１１７５１号公報に示されている。この公報にお
いては、アクセストランジスタＱ3 、Ｑ4 とドライバト
ランジスタＱ1 、Ｑ2 との双方のゲート絶縁膜にシリコ
ン酸化膜だけが用いられている。また、アクセストラン
ジスタＱ3 、Ｑ4 のゲート酸化膜厚ｔIN1 がドライバト
ランジスタＱ1 、Ｑ2 のゲート酸化膜厚ｔIN2 より厚く
形成され、これにより大きな駆動能力比β比が得られて
いる。
【００７１】しかしながら、上記公報に示された方法で
は、駆動能力比β比を大きくしようとすればするほどド
ライバトランジスタＱ1 、Ｑ2 とアクセストランジスタ
Ｑ3、Ｑ4 のゲート酸化膜の膜厚差（ｔIN1 −ｔIN2 ）
が大きくなる。よって、ドライバトランジスタＱ1 、Ｑ
2 とアクセストランジスタＱ3 、Ｑ4 とのゲート電極間
の高低差が大きくなってしまう。従って、ゲート電極の
上層において写真製版技術を用いてパターニングする場
合に、パターン形状の不良が生じやすくなるという問題
点を有している。
は、駆動能力比β比を大きくしようとすればするほどド
ライバトランジスタＱ1 、Ｑ2 とアクセストランジスタ
Ｑ3、Ｑ4 のゲート酸化膜の膜厚差（ｔIN1 −ｔIN2 ）
が大きくなる。よって、ドライバトランジスタＱ1 、Ｑ
2 とアクセストランジスタＱ3 、Ｑ4 とのゲート電極間
の高低差が大きくなってしまう。従って、ゲート電極の
上層において写真製版技術を用いてパターニングする場
合に、パターン形状の不良が生じやすくなるという問題
点を有している。
【００７２】本実施例においては、ゲート絶縁膜の材料
として誘電率の異なるものを任意に選びだすことによ
り、アクセストランジスタＱ3 、Ｑ4 とドライバトラン
ジスタＱ1 、Ｑ2 とのゲート絶縁膜の膜厚を所望の値に
設定することも可能である。したがって、たとえばアク
セストランジスタＱ3 、Ｑ4 とドライバトランジスタＱ
1 、Ｑ2 とのゲート絶縁膜の膜厚を同一膜厚にすること
もできる。このような場合には、ゲート電極上層での写
真製版技術におけるパターン形状の不良は生じ難たくな
る。
として誘電率の異なるものを任意に選びだすことによ
り、アクセストランジスタＱ3 、Ｑ4 とドライバトラン
ジスタＱ1 、Ｑ2 とのゲート絶縁膜の膜厚を所望の値に
設定することも可能である。したがって、たとえばアク
セストランジスタＱ3 、Ｑ4 とドライバトランジスタＱ
1 、Ｑ2 とのゲート絶縁膜の膜厚を同一膜厚にすること
もできる。このような場合には、ゲート電極上層での写
真製版技術におけるパターン形状の不良は生じ難たくな
る。
【００７３】具体的には、図１および図２に示すように
アクセストランジスタＱ3 、Ｑ4 のゲート絶縁膜はシリ
コン酸化膜２７ｃのままとし、ドライバトランジスタＱ
1 、Ｑ2 のゲート絶縁膜にシリコン酸化膜２７ａとシリ
コン窒化膜２７ｂとを積層させた構造を用いればよい。
アクセストランジスタＱ3 、Ｑ4 のゲート絶縁膜はシリ
コン酸化膜２７ｃのままとし、ドライバトランジスタＱ
1 、Ｑ2 のゲート絶縁膜にシリコン酸化膜２７ａとシリ
コン窒化膜２７ｂとを積層させた構造を用いればよい。
【００７４】この場合、シリコン酸化膜の比誘電率がε
OX≒３．８〜３．８５に対し、シリコン窒化膜の比誘電
率はεN ≒７とシリコン酸化膜の約２倍の値である。こ
のためゲート絶縁膜の誘電率はドライバトランジスタＱ
1 、Ｑ2 のほうがアクセストランジスタＱ3 、Ｑ4 より
も高くなる。
OX≒３．８〜３．８５に対し、シリコン窒化膜の比誘電
率はεN ≒７とシリコン酸化膜の約２倍の値である。こ
のためゲート絶縁膜の誘電率はドライバトランジスタＱ
1 、Ｑ2 のほうがアクセストランジスタＱ3 、Ｑ4 より
も高くなる。
【００７５】このように、本実施例ではゲート絶縁膜の
材料と膜厚とを制御することにより、より効果的に駆動
能力比β比を大きくすることができる。
材料と膜厚とを制御することにより、より効果的に駆動
能力比β比を大きくすることができる。
【００７６】次に、図１および図２に示すドライバトラ
ンジスタＱ2 、アクセストランジスタＱ3 を例にとっ
て、その製造方法について説明する。
ンジスタＱ2 、アクセストランジスタＱ3 を例にとっ
て、その製造方法について説明する。
【００７７】図３〜図８は、本発明の第１の実施例にお
けるＳＲＡＭのメモリセル構造に採用されるアクセスト
ランジスタおよびドライバトランジスタの製造方法を工
程順に示す概略断面図である。なお図３〜図８において
アクセストランジスタを図中左側（ａ）に示し、ドライ
バトランジスタを図中右側（ｂ）に示してある。
けるＳＲＡＭのメモリセル構造に採用されるアクセスト
ランジスタおよびドライバトランジスタの製造方法を工
程順に示す概略断面図である。なお図３〜図８において
アクセストランジスタを図中左側（ａ）に示し、ドライ
バトランジスタを図中右側（ｂ）に示してある。
【００７８】まず図３（ａ）と（ｂ）を参照して、ｐ型
ウェル２０にチャネルドープ注入が行なわれる。この注
入によりアクセストランジスタのしきい値電圧Ｖthが決
定される。
ウェル２０にチャネルドープ注入が行なわれる。この注
入によりアクセストランジスタのしきい値電圧Ｖthが決
定される。
【００７９】図４（ａ）と（ｂ）を参照して、アクセス
トランジスタ領域（ａ）の基板２０上にフォトレジスト
５１ａが形成された後、ドライバトランジスタ領域
（ｂ）のｐ型ウェル２０にチャネルドープ注入が行なわ
れる。この２回のチャネルドープ注入により、ドライバ
トランジスタのしきい値電圧が決定される。この後、フ
ォトレジスト５１ａが除去されるまた、図３に示す工程
で、たとえばドライバトランジスタ領域（ｂ）上のみレ
ジストで覆ってアクセストランジスタ領域（ａ）のｐ型
ウェル２０にのみ不純物を注入した後、図４に示す工程
でアクセストランジスタ領域（ａ）上にのみレジスト５
１ａで覆ってドライバトランジスタ領域（ｂ）のｐ型ウ
ェル２０にのみ注入すれば、ドライバトランジスタのし
きい値電圧を１回のチャネルドープ注入により決定する
ことも可能である。
トランジスタ領域（ａ）の基板２０上にフォトレジスト
５１ａが形成された後、ドライバトランジスタ領域
（ｂ）のｐ型ウェル２０にチャネルドープ注入が行なわ
れる。この２回のチャネルドープ注入により、ドライバ
トランジスタのしきい値電圧が決定される。この後、フ
ォトレジスト５１ａが除去されるまた、図３に示す工程
で、たとえばドライバトランジスタ領域（ｂ）上のみレ
ジストで覆ってアクセストランジスタ領域（ａ）のｐ型
ウェル２０にのみ不純物を注入した後、図４に示す工程
でアクセストランジスタ領域（ａ）上にのみレジスト５
１ａで覆ってドライバトランジスタ領域（ｂ）のｐ型ウ
ェル２０にのみ注入すれば、ドライバトランジスタのし
きい値電圧を１回のチャネルドープ注入により決定する
ことも可能である。
【００８０】図５（ａ）と（ｂ）を参照して、ウェハ２
０全面に熱酸化処理が施され、ウェハ２０表面上にシリ
コン酸化膜２７ａが形成される。このシリコン酸化膜２
７ａの表面全面にシリコン窒化膜２７ｂが形成される。
この後、ドライバトランジスタ領域（ｂ）のシリコン窒
化膜２７ｂ上にのみフォトレジスト５１ｂが形成され
る。このフォトレジスト５１ｂをマスクとしてアクセス
トランジスタ領域（ａ）のシリコン窒化膜２７ｂとシリ
コン酸化膜２７ａとに順次ウェットもしくはドライのエ
ッチングが施される。この後、フォトレジスト５１ｂが
除去される。
０全面に熱酸化処理が施され、ウェハ２０表面上にシリ
コン酸化膜２７ａが形成される。このシリコン酸化膜２
７ａの表面全面にシリコン窒化膜２７ｂが形成される。
この後、ドライバトランジスタ領域（ｂ）のシリコン窒
化膜２７ｂ上にのみフォトレジスト５１ｂが形成され
る。このフォトレジスト５１ｂをマスクとしてアクセス
トランジスタ領域（ａ）のシリコン窒化膜２７ｂとシリ
コン酸化膜２７ａとに順次ウェットもしくはドライのエ
ッチングが施される。この後、フォトレジスト５１ｂが
除去される。
【００８１】図６（ａ）と（ｂ）を参照して、上記のエ
ッチングにより、アクセストランジスタ領域（ａ）のｐ
型ウェル２０表面が露出する。
ッチングにより、アクセストランジスタ領域（ａ）のｐ
型ウェル２０表面が露出する。
【００８２】図７（ａ）と（ｂ）を参照して、熱酸化処
理により、アクセストランジスタ領域（ａ）の基板２０
上にシリコン酸化膜２７ｃが形成される。この熱酸化処
理に際して、ドライバトランジスタ領域（ｂ）のシリコ
ン窒化膜２７ｂはほとんど酸化されない。このため、シ
リコン酸化膜２７ｃは、アクセストランジスタ領域
（ａ）にのみ形成されることとなる。
理により、アクセストランジスタ領域（ａ）の基板２０
上にシリコン酸化膜２７ｃが形成される。この熱酸化処
理に際して、ドライバトランジスタ領域（ｂ）のシリコ
ン窒化膜２７ｂはほとんど酸化されない。このため、シ
リコン酸化膜２７ｃは、アクセストランジスタ領域
（ａ）にのみ形成されることとなる。
【００８３】図８（ａ）と（ｂ）を参照して、ウェハ２
０の表面全面に多結晶シリコン膜が形成される。写真製
版、エッチングによりその多結晶シリコン膜、シリコン
窒化膜２７ｂおよびシリコン酸化膜２７ｃ、２７ａが順
次エッチング除去されて、ゲート電極２１、２３とゲー
ト絶縁膜２７ｃ、２７ａ、２７ｂとが形成される。この
後、ゲート電極２１、２３、分離酸化膜（図示せず）な
どをマスクとして不純物が注入される。これにより、図
２に示すようにソース／ドレイン領域２５ｄ、２６ａ、
２６ｂが形成される。
０の表面全面に多結晶シリコン膜が形成される。写真製
版、エッチングによりその多結晶シリコン膜、シリコン
窒化膜２７ｂおよびシリコン酸化膜２７ｃ、２７ａが順
次エッチング除去されて、ゲート電極２１、２３とゲー
ト絶縁膜２７ｃ、２７ａ、２７ｂとが形成される。この
後、ゲート電極２１、２３、分離酸化膜（図示せず）な
どをマスクとして不純物が注入される。これにより、図
２に示すようにソース／ドレイン領域２５ｄ、２６ａ、
２６ｂが形成される。
【００８４】ここで、シリコン酸化膜２７ｃの膜厚をｔ
OX2 、シリコン酸化膜２７ａの膜厚をｔOX1 、シリコン
窒化膜２７ｂの膜厚をｔN とすると、
OX2 、シリコン酸化膜２７ａの膜厚をｔOX1 、シリコン
窒化膜２７ｂの膜厚をｔN とすると、
【００８５】
【数３】
【００８６】となるようにシリコン酸化膜２７ａ、２７
ｃとシリコン窒化膜２７ｂとが形成されれば駆動能力比
β比を大きくすることができる。
ｃとシリコン窒化膜２７ｂとが形成されれば駆動能力比
β比を大きくすることができる。
【００８７】なお、上記の実施例においては、誘電率の
異なる材料としてシリコン窒化膜２７ｂを用いたが、こ
れ以外の絶縁膜を用いてもよい。この場合、図６に示す
工程で熱酸化処理を施すと、図９に示すようにアクセス
トランジスタ領域（ａ）の基板２０上にシリコン酸化膜
２７ｃが形成されるだけでなく、絶縁膜２７ｂａの表面
上にもシリコン酸化膜２７ｄが形成される。この後、上
記と同様の後処理を施すことにより、図１０に示すアク
セストランジスタＱ3 とドライバトランジスタＱ2 とが
形成される。このとき、絶縁膜２７ｂａの膜厚をｔa 、
誘電率をεa とし、シリコン酸化膜２７ｄの膜厚をｔ
OX3 とすれば、
異なる材料としてシリコン窒化膜２７ｂを用いたが、こ
れ以外の絶縁膜を用いてもよい。この場合、図６に示す
工程で熱酸化処理を施すと、図９に示すようにアクセス
トランジスタ領域（ａ）の基板２０上にシリコン酸化膜
２７ｃが形成されるだけでなく、絶縁膜２７ｂａの表面
上にもシリコン酸化膜２７ｄが形成される。この後、上
記と同様の後処理を施すことにより、図１０に示すアク
セストランジスタＱ3 とドライバトランジスタＱ2 とが
形成される。このとき、絶縁膜２７ｂａの膜厚をｔa 、
誘電率をεa とし、シリコン酸化膜２７ｄの膜厚をｔ
OX3 とすれば、
【００８８】
【数４】
【００８９】を満足するように各ゲート絶縁膜が形成さ
れればよい。
れればよい。
【００９０】さらに、アクセストランジスタのゲート絶
縁膜が複数の層より形成され、かつドライバトランジス
タのゲート絶縁膜が単層より形成されるような構成とし
てもよい。
縁膜が複数の層より形成され、かつドライバトランジス
タのゲート絶縁膜が単層より形成されるような構成とし
てもよい。
【００９１】図１１を参照して、たとえばアクセストラ
ンジスタＱ3 のゲート絶縁膜にシリコン酸化膜２７ｅと
シリコン窒化膜２７ｆとが積層して形成されたものが用
いられ、ドライバトランジスタＱ4 のゲート絶縁膜にシ
リコン酸化膜２７ｇの単層が用いられてもよい。アクセ
ストランジスタＱ3 およびドライバトランジスタＱ4を
このような構成とした場合の製造方法について以下に説
明する。
ンジスタＱ3 のゲート絶縁膜にシリコン酸化膜２７ｅと
シリコン窒化膜２７ｆとが積層して形成されたものが用
いられ、ドライバトランジスタＱ4 のゲート絶縁膜にシ
リコン酸化膜２７ｇの単層が用いられてもよい。アクセ
ストランジスタＱ3 およびドライバトランジスタＱ4を
このような構成とした場合の製造方法について以下に説
明する。
【００９２】図１２〜図１４は、図１１に示すアクセス
トランジスタおよびドライバトランジスタの製造方法を
工程順に示す概略断面図である。
トランジスタおよびドライバトランジスタの製造方法を
工程順に示す概略断面図である。
【００９３】まず図１２（ａ）と（ｂ）を参照して、ｐ
型ウェル２０に各トランジスタのしきい値電圧を決定す
るチャネルドープ注入が行なわれる。このチャネルドー
プ注入については、図３および図４を用いて説明した工
程とほぼ同様であるためその説明は省略する。このチャ
ネルドープ注入の後、ｐ型ウェル２０の表面全面にシリ
コン酸化膜２７ｅとシリコン窒化膜２７ｆが順次積層し
て形成される。アクセストランジスタ領域（ａ）のシリ
コン窒化膜２７ｆ表面上にフォトレジスト５１ｃが形成
される。このフォトレジスト５１ｃをマスクとしてドラ
イバトランジスタ領域（ｂ）のシリコン窒化膜２７ｆと
シリコン酸化膜２７ｅが順次エッチング除去される。
型ウェル２０に各トランジスタのしきい値電圧を決定す
るチャネルドープ注入が行なわれる。このチャネルドー
プ注入については、図３および図４を用いて説明した工
程とほぼ同様であるためその説明は省略する。このチャ
ネルドープ注入の後、ｐ型ウェル２０の表面全面にシリ
コン酸化膜２７ｅとシリコン窒化膜２７ｆが順次積層し
て形成される。アクセストランジスタ領域（ａ）のシリ
コン窒化膜２７ｆ表面上にフォトレジスト５１ｃが形成
される。このフォトレジスト５１ｃをマスクとしてドラ
イバトランジスタ領域（ｂ）のシリコン窒化膜２７ｆと
シリコン酸化膜２７ｅが順次エッチング除去される。
【００９４】図１３（ａ）と（ｂ）を参照して、このエ
ッチング除去により、ドライバトランジスタ領域（ｂ）
のｐ型ウェル２０の表面が露出する。
ッチング除去により、ドライバトランジスタ領域（ｂ）
のｐ型ウェル２０の表面が露出する。
【００９５】図１４（ａ）と（ｂ）を参照して、熱酸化
処理により、ドライバトランジスタ領域（ｂ）のｐ型ウ
ェル２０上にシリコン酸化膜２７ｇが形成される。なお
この際、シリコン窒化膜２７ｆは酸化しにくいため、ア
クセストランジスタ領域（ａ）においてシリコン窒化膜
２７ｆ上にシリコン酸化膜はほとんど形成されない。こ
の後、全面に多結晶シリコン膜が形成される。この多結
晶シリコン膜が所望の形状にパターニングされた後、不
純物が注入などされることによって図１１に示すアクセ
ストランジスタＱ3 およびドライバトランジスタＱ2 が
形成される。
処理により、ドライバトランジスタ領域（ｂ）のｐ型ウ
ェル２０上にシリコン酸化膜２７ｇが形成される。なお
この際、シリコン窒化膜２７ｆは酸化しにくいため、ア
クセストランジスタ領域（ａ）においてシリコン窒化膜
２７ｆ上にシリコン酸化膜はほとんど形成されない。こ
の後、全面に多結晶シリコン膜が形成される。この多結
晶シリコン膜が所望の形状にパターニングされた後、不
純物が注入などされることによって図１１に示すアクセ
ストランジスタＱ3 およびドライバトランジスタＱ2 が
形成される。
【００９６】図１１に示す構成とした場合、シリコン酸
化膜２７ｅの膜厚をｔOX1 、シリコン窒化膜２７ｆの膜
厚をｔN 、シリコン酸化膜２７ｇの膜厚をｔOX2 とする
と、
化膜２７ｅの膜厚をｔOX1 、シリコン窒化膜２７ｆの膜
厚をｔN 、シリコン酸化膜２７ｇの膜厚をｔOX2 とする
と、
【００９７】
【数５】
【００９８】となるように各ゲート絶縁膜が形成されれ
ばよい。また、図２および図１０においては、ドライバ
トランジスタのゲート絶縁膜を複数の層から形成してい
るが、単にシリコン酸化膜とは異なる誘電率を有する絶
縁膜の単層からなっていてもよい。
ばよい。また、図２および図１０においては、ドライバ
トランジスタのゲート絶縁膜を複数の層から形成してい
るが、単にシリコン酸化膜とは異なる誘電率を有する絶
縁膜の単層からなっていてもよい。
【００９９】図１５を参照して、たとえば、アクセスト
ランジスタＱ3 、Ｑ4 のゲート絶縁膜２７ｋをシリコン
酸化膜単層とし、かつドライバトランジスタＱ1 、Ｑ2
のゲート絶縁膜２７ｊをシリコン窒化膜単層としてもよ
い。
ランジスタＱ3 、Ｑ4 のゲート絶縁膜２７ｋをシリコン
酸化膜単層とし、かつドライバトランジスタＱ1 、Ｑ2
のゲート絶縁膜２７ｊをシリコン窒化膜単層としてもよ
い。
【０１００】この場合、シリコン窒化膜２７ｊの膜厚ｔ
IN1 とシリコン酸化膜２７ｋの膜厚ｔIN2 とを各々１０
０Åとすると、シリコン窒化膜とシリコン酸化膜との比
誘電率が各々εN ≒７、εOX≒３．８であるため、駆動
能力比β比は、７／３．８≒１．８４（倍）となる。
IN1 とシリコン酸化膜２７ｋの膜厚ｔIN2 とを各々１０
０Åとすると、シリコン窒化膜とシリコン酸化膜との比
誘電率が各々εN ≒７、εOX≒３．８であるため、駆動
能力比β比は、７／３．８≒１．８４（倍）となる。
【０１０１】また、シリコン窒化膜２７ｆの代わりにシ
リコン酸化膜と誘電率の異なる他の材料を用いた場合、
図１３に示す工程で熱酸化処理を施すと、図１６に示す
状態となる。すなわち、熱酸化処理によりドライバトラ
ンジスタ領域（ｂ）の基板２０上にシリコン酸化膜２７
ｇが形成されるが、同時にアクセストランジスタ領域の
絶縁膜２７ｆａの表面上にもシリコン酸化膜２７ｈが形
成される。この後、上述と同様の後工程を施すことによ
り、図１７に示すアクセストランジスタＱ3 とドライバ
トランジスタＱ2 とが形成される。図１７に示すような
構成とした場合、絶縁膜２７ｆａの膜厚をｔa 、比誘電
率をεa 、シリコン酸化膜２７ｈの厚みをｔOX3 とする
と、
リコン酸化膜と誘電率の異なる他の材料を用いた場合、
図１３に示す工程で熱酸化処理を施すと、図１６に示す
状態となる。すなわち、熱酸化処理によりドライバトラ
ンジスタ領域（ｂ）の基板２０上にシリコン酸化膜２７
ｇが形成されるが、同時にアクセストランジスタ領域の
絶縁膜２７ｆａの表面上にもシリコン酸化膜２７ｈが形
成される。この後、上述と同様の後工程を施すことによ
り、図１７に示すアクセストランジスタＱ3 とドライバ
トランジスタＱ2 とが形成される。図１７に示すような
構成とした場合、絶縁膜２７ｆａの膜厚をｔa 、比誘電
率をεa 、シリコン酸化膜２７ｈの厚みをｔOX3 とする
と、
【０１０２】
【数６】
【０１０３】となるように各ゲート絶縁膜が形成されれ
ばよい。上記に示した例においては、ゲート絶縁膜とし
て主にシリコン酸化膜とシリコン窒化膜を採用したもの
を示したが、ゲート絶縁膜には、絶縁特性を有し、かつ
異なる誘電率を有する膜であればどのような膜でも採用
することができる。また、上記の実施例においては、ア
クセストランジスタＱ3 とドライバトランジスタＱ2 と
を例に挙げて説明したが、当然アクセストランジスタＱ
4 、ドライバトランジスタＱ1 についても上記の構成を
採用することが可能である。
ばよい。上記に示した例においては、ゲート絶縁膜とし
て主にシリコン酸化膜とシリコン窒化膜を採用したもの
を示したが、ゲート絶縁膜には、絶縁特性を有し、かつ
異なる誘電率を有する膜であればどのような膜でも採用
することができる。また、上記の実施例においては、ア
クセストランジスタＱ3 とドライバトランジスタＱ2 と
を例に挙げて説明したが、当然アクセストランジスタＱ
4 、ドライバトランジスタＱ1 についても上記の構成を
採用することが可能である。
【０１０４】また、各ゲート絶縁膜として強誘電体膜ま
たは常誘電体膜が用いられてもよい。強誘電体膜として
は、ＰＴ（比誘電率＝２００〜４００），ＰＺＴ（比誘
電率＝３００〜２０００），ＰＬＺＴ（比誘電率＝３０
０〜１５００）がある。また常誘電体膜としては、（Ｂ
ａ，Ｓｒ）ＴｉＯ3 （比誘電率＝２５０〜５００），Ｓ
ｒＴｉＯ3 （比誘電率＝２００〜２５０），Ｔａ2 Ｏ5
（比誘電率＝２２）がある。
たは常誘電体膜が用いられてもよい。強誘電体膜として
は、ＰＴ（比誘電率＝２００〜４００），ＰＺＴ（比誘
電率＝３００〜２０００），ＰＬＺＴ（比誘電率＝３０
０〜１５００）がある。また常誘電体膜としては、（Ｂ
ａ，Ｓｒ）ＴｉＯ3 （比誘電率＝２５０〜５００），Ｓ
ｒＴｉＯ3 （比誘電率＝２００〜２５０），Ｔａ2 Ｏ5
（比誘電率＝２２）がある。
【０１０５】実施例２ 次に、第２の実施例としてしきい値電圧Ｖthを変えたア
クセストランジスタの構成について説明する。
クセストランジスタの構成について説明する。
【０１０６】上述したように、メモリセルの目を大きく
することで読出し動作を安定化させる方法として、アク
セストランジスタのしきい値電圧Ｖthを低くする方法が
ある。
することで読出し動作を安定化させる方法として、アク
セストランジスタのしきい値電圧Ｖthを低くする方法が
ある。
【０１０７】図１８（ａ）、（ｂ）は、アクセストラン
ジスタとドライバトランジスタとの構成を概略的に示す
断面図である。図１８を参照して、アクセストランジス
タＱ 3 はソース／ドレイン領域２５ｄと、チャネル領域
上にゲート絶縁膜２７を介在して形成されたゲート電極
２１とを有している。またドライバトランジスタＱ2は
ドレイン領域２６ａおよびソース領域２６ｂとチャネル
領域上にゲート絶縁膜２７を介在して形成されたゲート
電極２３とを有している。
ジスタとドライバトランジスタとの構成を概略的に示す
断面図である。図１８を参照して、アクセストランジス
タＱ 3 はソース／ドレイン領域２５ｄと、チャネル領域
上にゲート絶縁膜２７を介在して形成されたゲート電極
２１とを有している。またドライバトランジスタＱ2は
ドレイン領域２６ａおよびソース領域２６ｂとチャネル
領域上にゲート絶縁膜２７を介在して形成されたゲート
電極２３とを有している。
【０１０８】上記のアクセストランジスタＱ3 のしきい
値電圧Ｖthを低くするには、チャネル領域に注入される
不純物の量を少なくすることが考えられる。図１９は、
図１８（ａ）のＸ0 −Ｘ1 線と図１８（ｂ）のＹ0 −Ｙ
1 線に沿う深さ位置に対する不純物濃度を示す図であ
る。図１９を参照して、このようにドライバトランジス
タＱ2 よりアクセストランジスタＱ3 の深さ方向に対す
る不純物濃度を小さくすることにより、アクセストラン
ジスタのしきい値電圧Ｖthを低くすることができる。し
たがって、これにより読出特性の一応の安定化を図るこ
とはできる。
値電圧Ｖthを低くするには、チャネル領域に注入される
不純物の量を少なくすることが考えられる。図１９は、
図１８（ａ）のＸ0 −Ｘ1 線と図１８（ｂ）のＹ0 −Ｙ
1 線に沿う深さ位置に対する不純物濃度を示す図であ
る。図１９を参照して、このようにドライバトランジス
タＱ2 よりアクセストランジスタＱ3 の深さ方向に対す
る不純物濃度を小さくすることにより、アクセストラン
ジスタのしきい値電圧Ｖthを低くすることができる。し
たがって、これにより読出特性の一応の安定化を図るこ
とはできる。
【０１０９】しかし、近年、ＳＲＡＭにおいても高集積
化の要望が強く、高集積化に伴って電源電圧（Ｖｃｃ）
も低電圧化されている。具体的には、これまで５Ｖであ
った電源電圧を３Ｖへ低電圧化させることが検討されて
いる。
化の要望が強く、高集積化に伴って電源電圧（Ｖｃｃ）
も低電圧化されている。具体的には、これまで５Ｖであ
った電源電圧を３Ｖへ低電圧化させることが検討されて
いる。
【０１１０】このように電源電圧の低電圧化の傾向にあ
る現状では、バックゲート効果によるアクセストランジ
スタのしきい値電圧の上昇が無視できなくなる。ここ
で、バックゲート効果とは、ＭＯＳトランジスタにおい
てソースと基板とにバイアスを加えたときに生ずる効果
をいい、このバイアスの電圧分だけチャネルと基板との
間の空乏層が広がって固定電荷（イオン化したアクセプ
タまたはドナー）が増えることである。したがって、空
乏層が広がることにより空乏層内に含まれる固定電荷が
増えた分だけしきい値電圧Ｖthが上がることとなる。
る現状では、バックゲート効果によるアクセストランジ
スタのしきい値電圧の上昇が無視できなくなる。ここ
で、バックゲート効果とは、ＭＯＳトランジスタにおい
てソースと基板とにバイアスを加えたときに生ずる効果
をいい、このバイアスの電圧分だけチャネルと基板との
間の空乏層が広がって固定電荷（イオン化したアクセプ
タまたはドナー）が増えることである。したがって、空
乏層が広がることにより空乏層内に含まれる固定電荷が
増えた分だけしきい値電圧Ｖthが上がることとなる。
【０１１１】図１９に示すアクセストランジスタの構成
で、仮に、上述のバックゲート効果によるしきい値電圧
Ｖthの増加を防止しようとすると、以下のようにリーク
電流の問題が生じる。
で、仮に、上述のバックゲート効果によるしきい値電圧
Ｖthの増加を防止しようとすると、以下のようにリーク
電流の問題が生じる。
【０１１２】つまり図１９に示すアクセストランジスタ
の構成で、バックゲート効果によるバイアスが印加され
た状態におけるしきい値電圧Ｖthを小さくするには、空
乏層内の固定電荷を少なくすればよい。しかし、この場
合、バックゲート効果によるバイアスが印加されない状
態における空乏層内の固定電荷が非常に少なくなる。こ
のため、バックバイアス電圧＝０Ｖのときのアクセスト
ランジスタのしきい値電圧Ｖthが低くなり、リーク電流
の問題が生じてしまう。
の構成で、バックゲート効果によるバイアスが印加され
た状態におけるしきい値電圧Ｖthを小さくするには、空
乏層内の固定電荷を少なくすればよい。しかし、この場
合、バックゲート効果によるバイアスが印加されない状
態における空乏層内の固定電荷が非常に少なくなる。こ
のため、バックバイアス電圧＝０Ｖのときのアクセスト
ランジスタのしきい値電圧Ｖthが低くなり、リーク電流
の問題が生じてしまう。
【０１１３】これに対して、本発明の第２の実施例にお
けるＳＲＡＭのメモリセル構造に採用されるアクセスト
ランジスタでは、チャネル領域に注入する不純物の注入
量を少なくし、さらに注入エネルギも小さくしている。
このため、図２０に示すように、アクセストランジスタ
Ｑ3 では不純物濃度ピーク（一点鎖線ｒ1 −ｒ1 ）がド
ライバトランジスタＱ2 に比べ基板表面から比較的浅い
ところに位置することとなる。
けるＳＲＡＭのメモリセル構造に採用されるアクセスト
ランジスタでは、チャネル領域に注入する不純物の注入
量を少なくし、さらに注入エネルギも小さくしている。
このため、図２０に示すように、アクセストランジスタ
Ｑ3 では不純物濃度ピーク（一点鎖線ｒ1 −ｒ1 ）がド
ライバトランジスタＱ2 に比べ基板表面から比較的浅い
ところに位置することとなる。
【０１１４】よって、バイアスが印加されて空乏層がチ
ャネル領域の下側へ広がっても新たに生じる固定電荷の
量（領域Ｓ1 に分布する不純物の量）は少なく、基板バ
イアス効果によるしきい値電圧Ｖthの増加は抑制され
る。以下、そのことについて詳細に説明する。
ャネル領域の下側へ広がっても新たに生じる固定電荷の
量（領域Ｓ1 に分布する不純物の量）は少なく、基板バ
イアス効果によるしきい値電圧Ｖthの増加は抑制され
る。以下、そのことについて詳細に説明する。
【０１１５】図２１は、本実施例のアクセストランジス
タではバックゲート効果を考慮してもしきい値電圧Ｖth
の増加が抑制される理由を説明するための図である。図
２１を参照して、まず、領域Ｓa1と領域Ｓb1とは、各々
図１９に示す比較例のアクセストランジスタＱ3 の基板
表面から空乏層ができる領域までの不純物量である。ま
た、領域Ｓa2と領域Ｓb2とは、各々図２０に示す本実施
例のアクセストランジスタＱ3 の基板表面から空乏層が
できる領域までの不純物量である。バイアスが印加され
ない場合（ＶBB＝０Ｖのとき）、単に注入量を少なくし
た比較例の場合（ａ）の不純物の量Ｓa1と注入エネルギ
も小さくした本実施例の場合（ｂ）の不純物の量Ｓa2と
はほぼ同じ程度である。すなわち、固定電荷の量は比較
例（ａ）と本実施例（ｂ）とではほぼ同じである。この
ため、バックゲート効果を受けない状態では、比較例
（ａ）と本実施例（ｂ）のアクセストランジスタのしき
い値電圧Ｖthは同等程度である。
タではバックゲート効果を考慮してもしきい値電圧Ｖth
の増加が抑制される理由を説明するための図である。図
２１を参照して、まず、領域Ｓa1と領域Ｓb1とは、各々
図１９に示す比較例のアクセストランジスタＱ3 の基板
表面から空乏層ができる領域までの不純物量である。ま
た、領域Ｓa2と領域Ｓb2とは、各々図２０に示す本実施
例のアクセストランジスタＱ3 の基板表面から空乏層が
できる領域までの不純物量である。バイアスが印加され
ない場合（ＶBB＝０Ｖのとき）、単に注入量を少なくし
た比較例の場合（ａ）の不純物の量Ｓa1と注入エネルギ
も小さくした本実施例の場合（ｂ）の不純物の量Ｓa2と
はほぼ同じ程度である。すなわち、固定電荷の量は比較
例（ａ）と本実施例（ｂ）とではほぼ同じである。この
ため、バックゲート効果を受けない状態では、比較例
（ａ）と本実施例（ｂ）のアクセストランジスタのしき
い値電圧Ｖthは同等程度である。
【０１１６】しかし、バイアスが印加された状態（ＶBB
＝−１Ｖの状態）では、空乏層がチャネル領域の下側へ
広がることになり、新たに生じる固定電荷の量は比較例
（ｃ）のほうが本実施例（ｄ）に比較して大幅に多くな
る。このため、バックゲート効果を受けた状態では不純
物の注入量と注入エネルギとを小さくした本実施例のア
クセストランジスタＱ3 の構成のほうがしきい値電圧Ｖ
thを低くすることができる。
＝−１Ｖの状態）では、空乏層がチャネル領域の下側へ
広がることになり、新たに生じる固定電荷の量は比較例
（ｃ）のほうが本実施例（ｄ）に比較して大幅に多くな
る。このため、バックゲート効果を受けた状態では不純
物の注入量と注入エネルギとを小さくした本実施例のア
クセストランジスタＱ3 の構成のほうがしきい値電圧Ｖ
thを低くすることができる。
【０１１７】しきい値電圧Ｖthのバックバイアス効果
は、
は、
【０１１８】
【数７】
【０１１９】で表わされる。ＶB はバックバイアス電
圧、Ｖth0 はＶB ＝０のときのしきい値電圧、φF はフ
ェルミポテンシャルを各々示している。
圧、Ｖth0 はＶB ＝０のときのしきい値電圧、φF はフ
ェルミポテンシャルを各々示している。
【０１２０】ここで、チャネルドープエネルギー５０ｋ
ｅＶでドーズ量５×１０12／ｃｍ-2の場合と、チャネル
ドープエネルギー３５ｋｅＶでドーズ量３．５×１０12
／ｃｍ-2の場合とを比較すると、以下の表のようにな
る。
ｅＶでドーズ量５×１０12／ｃｍ-2の場合と、チャネル
ドープエネルギー３５ｋｅＶでドーズ量３．５×１０12
／ｃｍ-2の場合とを比較すると、以下の表のようにな
る。
【０１２１】
【表１】
【０１２２】なお、この結果は、２φF ＝０．６とした
場合の結果を示している。上述の表の結果から明らかな
ように、チャネルエネルギーを小さくすると、Ｖ th0 が
同じでも、バックバイアスがかかったときのＶthを小さ
くすることができる。これより、通常、ｋが小さいとバ
ックバイアス効果が小さくなるといえる。
場合の結果を示している。上述の表の結果から明らかな
ように、チャネルエネルギーを小さくすると、Ｖ th0 が
同じでも、バックバイアスがかかったときのＶthを小さ
くすることができる。これより、通常、ｋが小さいとバ
ックバイアス効果が小さくなるといえる。
【０１２３】なお、一般にアクセストランジスタＱ3 の
ゲート長はドライバトランジスタＱ 2 に比較して大きく
設定される。このため、アクセストランジスタＱ3 で
は、ドライバトランジスタＱ2 に比べパンチスルーマー
ジンが大きくなる。よって、アクセストランジスタＱ3
のチャネル領域に注入される不純物濃度ピークを比較的
浅い位置に設定しても、基板の比較的深部で生じるパン
チスルーの発生は抑えられる。
ゲート長はドライバトランジスタＱ 2 に比較して大きく
設定される。このため、アクセストランジスタＱ3 で
は、ドライバトランジスタＱ2 に比べパンチスルーマー
ジンが大きくなる。よって、アクセストランジスタＱ3
のチャネル領域に注入される不純物濃度ピークを比較的
浅い位置に設定しても、基板の比較的深部で生じるパン
チスルーの発生は抑えられる。
【０１２４】次に、図２０に示す不純物濃度分布を有す
るアクセストランジスタおよびドライバトランジスタの
製造方法について説明する。
るアクセストランジスタおよびドライバトランジスタの
製造方法について説明する。
【０１２５】図２２（ａ），（ｂ）〜図２４（ａ），
（ｂ）は、本発明の第２の実施例におけるＳＲＡＭのメ
モリセルに採用されるアクセストランジスタおよびドラ
イバトランジスタの製造方法を工程順に示す概略断面図
である。
（ｂ）は、本発明の第２の実施例におけるＳＲＡＭのメ
モリセルに採用されるアクセストランジスタおよびドラ
イバトランジスタの製造方法を工程順に示す概略断面図
である。
【０１２６】まず図２２（ａ）と（ｂ）を参照して、ア
クセストランジスタ領域（ａ）のｐ型ウェル２０上にフ
ォトレジスト５１ｄが形成される。このフォトレジスト
５１ｄをマスクとしてドライバトランジスタ領域（ｂ）
のｐ型ウェル２０に注入エネルギ５０ｋｅＶで不純物が
注入される。この後フォトレジスト５１ｄが除去され
る。
クセストランジスタ領域（ａ）のｐ型ウェル２０上にフ
ォトレジスト５１ｄが形成される。このフォトレジスト
５１ｄをマスクとしてドライバトランジスタ領域（ｂ）
のｐ型ウェル２０に注入エネルギ５０ｋｅＶで不純物が
注入される。この後フォトレジスト５１ｄが除去され
る。
【０１２７】図２３（ａ）と（ｂ）を参照して、ドライ
バトランジスタ領域（ｂ）のｐ型ウェル２０上にフォト
レジスト５１ｅが形成される。このフォトレジスト５１
ｅをマスクとしてアクセストランジスタ領域（ａ）のｐ
型ウェル２０に注入エネルギ２０ｋｅＶで不純物が注入
される。この後フォトレジスト５１ｅが除去される。
バトランジスタ領域（ｂ）のｐ型ウェル２０上にフォト
レジスト５１ｅが形成される。このフォトレジスト５１
ｅをマスクとしてアクセストランジスタ領域（ａ）のｐ
型ウェル２０に注入エネルギ２０ｋｅＶで不純物が注入
される。この後フォトレジスト５１ｅが除去される。
【０１２８】図２４（ａ）と（ｂ）を参照して、ｐ型ウ
ェル２０上にゲート絶縁膜２７を介在して各々ゲート電
極２１および２３が形成される。これらのゲート電極２
１、２３などをマスクとして不純物が注入されることに
よりソース／ドレイン領域２５ｄ、２６ａ、２６ｂが形
成される。これにより、本実施例のアクセストランジス
タＱ3 およびドライバトランジスタＱ2 が形成される。
ェル２０上にゲート絶縁膜２７を介在して各々ゲート電
極２１および２３が形成される。これらのゲート電極２
１、２３などをマスクとして不純物が注入されることに
よりソース／ドレイン領域２５ｄ、２６ａ、２６ｂが形
成される。これにより、本実施例のアクセストランジス
タＱ3 およびドライバトランジスタＱ2 が形成される。
【０１２９】なお、上記の実施例においてはアクセスト
ランジスタＱ3 とドライバトランジスタＱ2 を例に挙げ
て説明したが、アクセストランジスタＱ4 、ドライバト
ランジスタＱ1 にこの構成を適用してもよい。
ランジスタＱ3 とドライバトランジスタＱ2 を例に挙げ
て説明したが、アクセストランジスタＱ4 、ドライバト
ランジスタＱ1 にこの構成を適用してもよい。
【０１３０】実施例３ 次に、本発明の第３の実施例におけるＳＲＡＭのメモリ
セル構造に採用される負荷トランジスタの構成について
説明する。
セル構造に採用される負荷トランジスタの構成について
説明する。
【０１３１】図２５（ａ）、（ｂ）は、本発明の第３の
実施例におけるＳＲＡＭのメモリセル構造を各々基板表
面の下層から順に２段階に分割して示した概略平面図で
ある。具体的には、図２５（ａ）が、基板に形成された
ドライバトランジスタＱ1 、Ｑ2 とアクセストランジス
タＱ3 、Ｑ4 の構成を示しており、図２５（ｂ）が、負
荷トランジスタＱ5 、Ｑ6 の構成を示している。また図
２６（ａ）は、図２５（ａ）、（ｂ）のＣ−Ｃ線に沿う
概略断面図であり、図２６（ｂ）は、図２５（ａ）、
（ｂ）のＤ−Ｄ線に沿う概略断面図である。
実施例におけるＳＲＡＭのメモリセル構造を各々基板表
面の下層から順に２段階に分割して示した概略平面図で
ある。具体的には、図２５（ａ）が、基板に形成された
ドライバトランジスタＱ1 、Ｑ2 とアクセストランジス
タＱ3 、Ｑ4 の構成を示しており、図２５（ｂ）が、負
荷トランジスタＱ5 、Ｑ6 の構成を示している。また図
２６（ａ）は、図２５（ａ）、（ｂ）のＣ−Ｃ線に沿う
概略断面図であり、図２６（ｂ）は、図２５（ａ）、
（ｂ）のＤ−Ｄ線に沿う概略断面図である。
【０１３２】図２５と図２６を参照して、本発明の第３
の実施例におけるＳＲＡＭのメモリセル構造では、ｐ型
ウェル２０の主表面に一対のドライバトランジスタＱ
1 、Ｑ 2 と一対のアクセストランジスタＱ3 、Ｑ4 が形
成されている。ドライバトランジスタＱ1 は、ドレイン
領域２５ａおよびソース領域２５ｂとゲート電極２４と
を有している。ドライバトランジスタＱ2 は、ドレイン
領域２６ａおよびソース領域２６ｂとゲート電極２３と
を有している。またドライバトランジスタＱ1 とＱ2 の
ゲート電極２４と２３の下層には各々ゲート絶縁膜２７
が形成されている。
の実施例におけるＳＲＡＭのメモリセル構造では、ｐ型
ウェル２０の主表面に一対のドライバトランジスタＱ
1 、Ｑ 2 と一対のアクセストランジスタＱ3 、Ｑ4 が形
成されている。ドライバトランジスタＱ1 は、ドレイン
領域２５ａおよびソース領域２５ｂとゲート電極２４と
を有している。ドライバトランジスタＱ2 は、ドレイン
領域２６ａおよびソース領域２６ｂとゲート電極２３と
を有している。またドライバトランジスタＱ1 とＱ2 の
ゲート電極２４と２３の下層には各々ゲート絶縁膜２７
が形成されている。
【０１３３】またアクセストランジスタＱ3 は、一対の
ソース／ドレイン領域２５ｄとゲート電極２１とを有し
ている。アクセストランジスタＱ4 は、一対のソース／
ドレイン領域２６ｄとゲート電極２２とを有している。
またアクセストランジスタＱ 3 とＱ4 は、ゲート電極２
１と２２の下層に各々ゲート絶縁膜２７を有している。
ソース／ドレイン領域２５ｄとゲート電極２１とを有し
ている。アクセストランジスタＱ4 は、一対のソース／
ドレイン領域２６ｄとゲート電極２２とを有している。
またアクセストランジスタＱ 3 とＱ4 は、ゲート電極２
１と２２の下層に各々ゲート絶縁膜２７を有している。
【０１３４】これらのトランジスタは、ｐ型ウェル２０
の主表面に形成されたソース／ドレイン領域を有するｎ
型ＭＯＳトランジスタで構成されている。ドライバトラ
ンジスタＱ2 のゲート電極２３は、コンタクト部２３ａ
を通じてアクセストランジスタＱ3 のソース／ドレイン
領域２５ｄの一方と、かつドライバトランジスタＱ1の
ドレイン２５ａと接続されている。ドライバトランジス
タＱ1 のゲート電極２４は、コンタクト部２４ａを通じ
てアクセストランジスタＱ4 のソース／ドレイン領域２
６ｄの一方と、かつドライバトランジスタＱ2 のドレイ
ン領域２６ａと接続されている。
の主表面に形成されたソース／ドレイン領域を有するｎ
型ＭＯＳトランジスタで構成されている。ドライバトラ
ンジスタＱ2 のゲート電極２３は、コンタクト部２３ａ
を通じてアクセストランジスタＱ3 のソース／ドレイン
領域２５ｄの一方と、かつドライバトランジスタＱ1の
ドレイン２５ａと接続されている。ドライバトランジス
タＱ1 のゲート電極２４は、コンタクト部２４ａを通じ
てアクセストランジスタＱ4 のソース／ドレイン領域２
６ｄの一方と、かつドライバトランジスタＱ2 のドレイ
ン領域２６ａと接続されている。
【０１３５】また、一対の負荷トランジスタＱ5 、Ｑ6
は、２層の多結晶シリコン膜４１および４２が所望の形
状に積層して形成されることによって形成されている。
第１の多結晶シリコン膜４１は、所定の幅を有して延び
る帯状部分４１ｍと４１ｎとを有している。また、第２
の多結晶シリコン膜４２は、所定の幅を有して延びる帯
状部分４２ｍと４２ｎとを有している。負荷トランジス
タＱ5 は、第１の多結晶シリコン膜４１の帯状部分４１
ｎにチャネル領域４１ｃを挟んで形成されたドレイン領
域４１ａおよびソース領域４１ｂと、第２の多結晶シリ
コン膜４２の帯状部分４２ｍにチャネル領域４１ｃと対
向するように形成されたゲート部４２ａとを有してい
る。また負荷トランジスタＱ6 は、第２の多結晶シリコ
ン膜４２の帯状部分４２ｎにチャネル領域４２ｃを挟ん
で形成されたドレイン領域４２ａおよびソース領域４２
ｂと、第１の多結晶シリコン膜４１の帯状部分４１ｍに
チャネル領域４２ｃと対向するように形成されたゲート
部４１ａとを有している。
は、２層の多結晶シリコン膜４１および４２が所望の形
状に積層して形成されることによって形成されている。
第１の多結晶シリコン膜４１は、所定の幅を有して延び
る帯状部分４１ｍと４１ｎとを有している。また、第２
の多結晶シリコン膜４２は、所定の幅を有して延びる帯
状部分４２ｍと４２ｎとを有している。負荷トランジス
タＱ5 は、第１の多結晶シリコン膜４１の帯状部分４１
ｎにチャネル領域４１ｃを挟んで形成されたドレイン領
域４１ａおよびソース領域４１ｂと、第２の多結晶シリ
コン膜４２の帯状部分４２ｍにチャネル領域４１ｃと対
向するように形成されたゲート部４２ａとを有してい
る。また負荷トランジスタＱ6 は、第２の多結晶シリコ
ン膜４２の帯状部分４２ｎにチャネル領域４２ｃを挟ん
で形成されたドレイン領域４２ａおよびソース領域４２
ｂと、第１の多結晶シリコン膜４１の帯状部分４１ｍに
チャネル領域４２ｃと対向するように形成されたゲート
部４１ａとを有している。
【０１３６】また負荷トランジスタＱ5 のゲート部とな
る部分４２ａは、負荷トランジスタＱ6 のドレイン領域
４２ａと一体的に接続されている。また負荷トランジス
タＱ 6 のゲート部となる部分４１ａは、負荷トランジス
タＱ5 のドレイン領域４１ａと一体的に接続されてい
る。さらに負荷トランジスタＱ5 のドレイン領域４１ａ
はコンタクトホール４１ｄを通じて下層にあるドライバ
トランジスタＱ1 のゲート電極２４に接続されている。
また負荷トランジスタＱ6 のドレイン領域４２ａは、コ
ンタクトホール４２ｄを通じて下層にあるドライバトラ
ンジスタＱ2 のゲート電極２３に接続されている。この
ように、負荷トランジスタＱ5 は、いわゆるトップゲー
ト型の薄膜トランジスタを構成し、かつ負荷トランジス
タＱ6 はいわゆるボトムゲート型の薄膜トランジスタを
構成している。
る部分４２ａは、負荷トランジスタＱ6 のドレイン領域
４２ａと一体的に接続されている。また負荷トランジス
タＱ 6 のゲート部となる部分４１ａは、負荷トランジス
タＱ5 のドレイン領域４１ａと一体的に接続されてい
る。さらに負荷トランジスタＱ5 のドレイン領域４１ａ
はコンタクトホール４１ｄを通じて下層にあるドライバ
トランジスタＱ1 のゲート電極２４に接続されている。
また負荷トランジスタＱ6 のドレイン領域４２ａは、コ
ンタクトホール４２ｄを通じて下層にあるドライバトラ
ンジスタＱ2 のゲート電極２３に接続されている。この
ように、負荷トランジスタＱ5 は、いわゆるトップゲー
ト型の薄膜トランジスタを構成し、かつ負荷トランジス
タＱ6 はいわゆるボトムゲート型の薄膜トランジスタを
構成している。
【０１３７】上記のドライバトランジスタＱ1 、Ｑ2 お
よびアクセストランジスタＱ3 、Ｑ 4 と薄膜トランジス
タＱ5 、Ｑ6 との中間層には、ＧＮＤラインとなるタン
グステンシリサイド層３５が形成されている。
よびアクセストランジスタＱ3 、Ｑ 4 と薄膜トランジス
タＱ5 、Ｑ6 との中間層には、ＧＮＤラインとなるタン
グステンシリサイド層３５が形成されている。
【０１３８】以下、図２５および図２６に示すＳＲＡＭ
のメモリセル構造に採用される負荷トランジスタの製造
方法について図２６（ａ）および（ｂ）に対応する断面
図を用いて説明する。
のメモリセル構造に採用される負荷トランジスタの製造
方法について図２６（ａ）および（ｂ）に対応する断面
図を用いて説明する。
【０１３９】図２７（ａ）〜図３１（ａ）と図２７
（ｂ）〜図３１（ｂ）とは、各々本発明の第３の実施例
におけるＳＲＡＭのメモリセルに採用される負荷トラン
ジスタの製造方法を工程順に示す図２６（ａ）と（ｂ）
に対応する断面で示す概略断面図である。
（ｂ）〜図３１（ｂ）とは、各々本発明の第３の実施例
におけるＳＲＡＭのメモリセルに採用される負荷トラン
ジスタの製造方法を工程順に示す図２６（ａ）と（ｂ）
に対応する断面で示す概略断面図である。
【０１４０】まず図２７（ａ）と（ｂ）を参照して、ｐ
型ウェル２０の主表面にドライバトランジスタＱ1 、Ｑ
2 とアクセストランジスタＱ3 、Ｑ4 とその上層にタン
グステンシリサイド層３５とが形成される。ｐ型ウェル
２０の表面を覆うように絶縁膜５３が形成される。この
後、写真製版およびエッチングによって絶縁膜にコンタ
クトホール４１ｄが形成される。このコンタクトホール
４１ｄからはドライバトランジスタＱ1 のゲート電極２
４の一部表面が露出する。
型ウェル２０の主表面にドライバトランジスタＱ1 、Ｑ
2 とアクセストランジスタＱ3 、Ｑ4 とその上層にタン
グステンシリサイド層３５とが形成される。ｐ型ウェル
２０の表面を覆うように絶縁膜５３が形成される。この
後、写真製版およびエッチングによって絶縁膜にコンタ
クトホール４１ｄが形成される。このコンタクトホール
４１ｄからはドライバトランジスタＱ1 のゲート電極２
４の一部表面が露出する。
【０１４１】図２８（ａ）と（ｂ）を参照して、絶縁膜
５３の表面上に第１の多結晶シリコン膜４１が堆積され
る。この第１の多結晶シリコン膜４１は、コンタクトホ
ール４１ｄを通じてドライバトランジスタＱ1 のゲート
電極２４と接触する。この後、５００〜７００℃で１〜
２４時間程度のアニールが行なわれ、第１の多結晶シリ
コン膜４１のグレインが成長させられる。その後、第１
の多結晶シリコン膜４１が写真製版およびエッチングに
よりパターニングされる。このパターニングを行なった
後、負荷トランジスタＱ6 のゲートとなる多結晶シリコ
ン膜の部分に不純物の注入が行なわれる。なお、上記の
アニールは、第１の多結晶シリコン膜４１をパターニン
グした後に行なってもよい。
５３の表面上に第１の多結晶シリコン膜４１が堆積され
る。この第１の多結晶シリコン膜４１は、コンタクトホ
ール４１ｄを通じてドライバトランジスタＱ1 のゲート
電極２４と接触する。この後、５００〜７００℃で１〜
２４時間程度のアニールが行なわれ、第１の多結晶シリ
コン膜４１のグレインが成長させられる。その後、第１
の多結晶シリコン膜４１が写真製版およびエッチングに
よりパターニングされる。このパターニングを行なった
後、負荷トランジスタＱ6 のゲートとなる多結晶シリコ
ン膜の部分に不純物の注入が行なわれる。なお、上記の
アニールは、第１の多結晶シリコン膜４１をパターニン
グした後に行なってもよい。
【０１４２】図２９（ａ）と（ｂ）を参照して、ゲート
絶縁膜となる絶縁膜５４がウェハ全面に堆積される。こ
の後、写真製版およびエッチングによって、コンタクト
ホール４２ｄが形成される。このコンタクトホール４２
ｄからは、ドライバトランジスタＱ2 のゲート電極２３
の一部表面が露出する。
絶縁膜となる絶縁膜５４がウェハ全面に堆積される。こ
の後、写真製版およびエッチングによって、コンタクト
ホール４２ｄが形成される。このコンタクトホール４２
ｄからは、ドライバトランジスタＱ2 のゲート電極２３
の一部表面が露出する。
【０１４３】図３０（ａ）と（ｂ）を参照して、ウェハ
全面に第２の多結晶シリコン膜４２が形成される。この
第２の多結晶シリコン膜４２は、コンタクトホール４１
ｄを通じてドライバトランジスタＱ2 のゲート電極２３
と接触する。この後、５００〜７００℃で１〜２４時間
程度のアニールが行なわれ、第２の多結晶シリコン膜４
２のグレインが成長させられる。その後、第２の多結晶
シリコン膜４２は写真製版およびエッチングによりパタ
ーニングされる。なお、上記のアニールは、第２の多結
晶シリコン膜４２のパターニング後に行なってもよい。
全面に第２の多結晶シリコン膜４２が形成される。この
第２の多結晶シリコン膜４２は、コンタクトホール４１
ｄを通じてドライバトランジスタＱ2 のゲート電極２３
と接触する。この後、５００〜７００℃で１〜２４時間
程度のアニールが行なわれ、第２の多結晶シリコン膜４
２のグレインが成長させられる。その後、第２の多結晶
シリコン膜４２は写真製版およびエッチングによりパタ
ーニングされる。なお、上記のアニールは、第２の多結
晶シリコン膜４２のパターニング後に行なってもよい。
【０１４４】図３１（ａ）と（ｂ）を参照して、負荷ト
ランジスタＱ6 のチャネル領域になる部分４２ｃ上を覆
うフォトレジスト５１ｆが形成される。この後、ウェハ
全面に不純物の注入が行なわれ、第１の多結晶シリコン
膜４１にはチャネル領域４１ｃを挟んでドレイン領域４
１ａおよびソース領域４１ｂが形成される。また、第２
の多結晶シリコン膜４２には、チャネル領域４２ｃを挟
んでドレイン領域４２ａおよびソース領域４２ｂが形成
される。このように、負荷トランジスタＱ5 、Ｑ6 のソ
ース／ドレイン領域が同時に形成される。
ランジスタＱ6 のチャネル領域になる部分４２ｃ上を覆
うフォトレジスト５１ｆが形成される。この後、ウェハ
全面に不純物の注入が行なわれ、第１の多結晶シリコン
膜４１にはチャネル領域４１ｃを挟んでドレイン領域４
１ａおよびソース領域４１ｂが形成される。また、第２
の多結晶シリコン膜４２には、チャネル領域４２ｃを挟
んでドレイン領域４２ａおよびソース領域４２ｂが形成
される。このように、負荷トランジスタＱ5 、Ｑ6 のソ
ース／ドレイン領域が同時に形成される。
【０１４５】なお、上記の製造工程においてゲート絶縁
膜となる絶縁膜５４を６００℃以下の低温で形成できる
場合、多結晶シリコン膜のグレインを成長させるアニー
ルは、第２の多結晶シリコン膜４２を堆積させた後に一
度行なうだけでもよい。
膜となる絶縁膜５４を６００℃以下の低温で形成できる
場合、多結晶シリコン膜のグレインを成長させるアニー
ルは、第２の多結晶シリコン膜４２を堆積させた後に一
度行なうだけでもよい。
【０１４６】この後、フォトレジスト５１ｆが除去され
ることにより図２６（ａ）と（ｂ）に示す負荷トランジ
スタＱ5 、Ｑ6 が形成される。
ることにより図２６（ａ）と（ｂ）に示す負荷トランジ
スタＱ5 、Ｑ6 が形成される。
【０１４７】上記の図２５（ｂ）に示す負荷トランジス
タＱ5 、Ｑ6 の構成においては、負荷トランジスタＱ5
がトップゲート型、負荷トランジスタＱ6 がボトムゲー
ト型の薄膜トランジスタを構成している。また一方のト
ランジスタのドレイン領域が他方のトランジスタのゲー
ト電極を併用している。このため、図４３（ｂ）に示し
た従来の負荷トランジスタのように双方ともトップゲー
ト型もしくはボトムゲート型となる場合に比較して、写
真製版技術における加工寸法の制約が少ない。
タＱ5 、Ｑ6 の構成においては、負荷トランジスタＱ5
がトップゲート型、負荷トランジスタＱ6 がボトムゲー
ト型の薄膜トランジスタを構成している。また一方のト
ランジスタのドレイン領域が他方のトランジスタのゲー
ト電極を併用している。このため、図４３（ｂ）に示し
た従来の負荷トランジスタのように双方ともトップゲー
ト型もしくはボトムゲート型となる場合に比較して、写
真製版技術における加工寸法の制約が少ない。
【０１４８】すなわち、第１の多結晶シリコン膜４１と
第２の多結晶シリコン膜４２とは異なる層に形成されて
いる。このため、第１と第２の多結晶シリコン膜４１、
４２の間の寸法Ｌ1 、Ｌ2 は写真製版技術による加工寸
法の制約を受けることがない。よって、第１と第２の多
結晶シリコン膜４１、４２の間の寸法Ｌ1 とＬ2 は写真
製版による最小加工寸法（約０．３５μｍ）よりも小さ
くすることができる。したがって、本実施例の負荷トラ
ンジスタＱ5 、Ｑ6 の構成であれば、負荷トランジスタ
Ｑ5 、Ｑ6 の平面占有面積を小さくすることが可能とな
り、高集積化に適したＳＲＡＭのメモリセル構造を得る
ことが可能となる。
第２の多結晶シリコン膜４２とは異なる層に形成されて
いる。このため、第１と第２の多結晶シリコン膜４１、
４２の間の寸法Ｌ1 、Ｌ2 は写真製版技術による加工寸
法の制約を受けることがない。よって、第１と第２の多
結晶シリコン膜４１、４２の間の寸法Ｌ1 とＬ2 は写真
製版による最小加工寸法（約０．３５μｍ）よりも小さ
くすることができる。したがって、本実施例の負荷トラ
ンジスタＱ5 、Ｑ6 の構成であれば、負荷トランジスタ
Ｑ5 、Ｑ6 の平面占有面積を小さくすることが可能とな
り、高集積化に適したＳＲＡＭのメモリセル構造を得る
ことが可能となる。
【０１４９】さらに本実施例の負荷トランジスタＱ5 、
Ｑ6 の構成では、図３２に示すように第１の多結晶シリ
コン膜４１の帯状部分４１ｎと第２の多結晶シリコン膜
４２の帯状部分４２ｍとが交差し、トップゲート型の負
荷トランジスタを構成している。このトップゲート型の
負荷トランジスタＱ5 では、ゲート電極となる帯状部分
４２ｍをマスクとして下層の半導体層４１に不純物が注
入される。このため、この不純物注入により形成される
チャネル領域４１ｃにおいては、そのチャネル長および
チャネル幅は、上下に交差する帯状部分４１、４２の各
幅によって規定される。またこの交差する各帯状部分４
２ｍ、４１ｎは、所定の幅を有して延びるように形成さ
れている。よって、図３２に示すようにマスクの重ね合
わせずれなどにより各帯状部分４１、４２が所定の位置
からずれて形成されても、トップゲート型負荷トランジ
スタＱ5 におけるチャネル長およびチャネル幅の寸法は
変わらない。それゆえ、各帯状部分４２ｍ、４１ｎの幅
を決定することで所望の特性を有するトップゲート型の
負荷トランジスタＱ5 を容易に得ることができる。した
がって、動作時において安定した動作を得ることができ
る。
Ｑ6 の構成では、図３２に示すように第１の多結晶シリ
コン膜４１の帯状部分４１ｎと第２の多結晶シリコン膜
４２の帯状部分４２ｍとが交差し、トップゲート型の負
荷トランジスタを構成している。このトップゲート型の
負荷トランジスタＱ5 では、ゲート電極となる帯状部分
４２ｍをマスクとして下層の半導体層４１に不純物が注
入される。このため、この不純物注入により形成される
チャネル領域４１ｃにおいては、そのチャネル長および
チャネル幅は、上下に交差する帯状部分４１、４２の各
幅によって規定される。またこの交差する各帯状部分４
２ｍ、４１ｎは、所定の幅を有して延びるように形成さ
れている。よって、図３２に示すようにマスクの重ね合
わせずれなどにより各帯状部分４１、４２が所定の位置
からずれて形成されても、トップゲート型負荷トランジ
スタＱ5 におけるチャネル長およびチャネル幅の寸法は
変わらない。それゆえ、各帯状部分４２ｍ、４１ｎの幅
を決定することで所望の特性を有するトップゲート型の
負荷トランジスタＱ5 を容易に得ることができる。した
がって、動作時において安定した動作を得ることができ
る。
【０１５０】加えて、第１の多結晶シリコン膜４１と第
２の多結晶シリコン膜４２は平面的に見て点対称に配置
されている。このため、本実施例のＳＲＡＭのメモリセ
ル構造は以下に述べる利点を有している。
２の多結晶シリコン膜４２は平面的に見て点対称に配置
されている。このため、本実施例のＳＲＡＭのメモリセ
ル構造は以下に述べる利点を有している。
【０１５１】一般に、一対の負荷トランジスタＱ5 、Ｑ
6 には同じ性能が要求される。図４２の等価回路図を参
照して、たとえば記憶ノード１１４を“Ｈｉｇｈ”、記
憶ノード１１５を“Ｌｏｗ”とすれば、記憶ノード１１
４のＨｉｇｈレベル側電位は、読出および書込時に下が
る。このため、ワード線１０９が閉じた後（メモリセル
が非選択とされた後）、Ｈｉｇｈレベル側のノード電位
がＶｃｃへ上昇する。しかし、負荷トランジスタＱ5 と
Ｑ6 のＯＮ電流（ＯＮ状態で流れる電流）が異なると、
記憶ノード１１４がＨｉｇｈのときに記憶ノード１１４
の電位がＶｃｃへ上昇する時間と、記憶ノード１１５が
Ｈｉｇｈのときに記憶ノード１１５の電位がＶｃｃへ上
昇する時間が異なる。ソフトエラーは、一般に記憶ノー
ドのＨｉｇｈレベル側電位が高いほど起きにくいため、
記憶ノード１１４と１１５のＶｃｃへの上昇時間が異な
るとソフトエラー率がデータによって（記憶ノード１１
４と１１５のどちらがＨｉｇｈかで）異なってしまうと
いう弊害が生ずる。
6 には同じ性能が要求される。図４２の等価回路図を参
照して、たとえば記憶ノード１１４を“Ｈｉｇｈ”、記
憶ノード１１５を“Ｌｏｗ”とすれば、記憶ノード１１
４のＨｉｇｈレベル側電位は、読出および書込時に下が
る。このため、ワード線１０９が閉じた後（メモリセル
が非選択とされた後）、Ｈｉｇｈレベル側のノード電位
がＶｃｃへ上昇する。しかし、負荷トランジスタＱ5 と
Ｑ6 のＯＮ電流（ＯＮ状態で流れる電流）が異なると、
記憶ノード１１４がＨｉｇｈのときに記憶ノード１１４
の電位がＶｃｃへ上昇する時間と、記憶ノード１１５が
Ｈｉｇｈのときに記憶ノード１１５の電位がＶｃｃへ上
昇する時間が異なる。ソフトエラーは、一般に記憶ノー
ドのＨｉｇｈレベル側電位が高いほど起きにくいため、
記憶ノード１１４と１１５のＶｃｃへの上昇時間が異な
るとソフトエラー率がデータによって（記憶ノード１１
４と１１５のどちらがＨｉｇｈかで）異なってしまうと
いう弊害が生ずる。
【０１５２】また、図４２の等価回路図を参照して、一
般にスタンバイ時（アドレス選択していないとき）のメ
モリセルのリーク電流（チップ全体ではスタンバイ電流
という）は、負荷トランジスタＱ5 、Ｑ6 のＯＦＦ電流
（ＯＦＦ状態で流れてしまう電流）で決まる。これは、
基板に形成されたドライバトランジスタＱ1 、Ｑ2 に比
べ薄膜トランジスタよりなる負荷トランジスタＱ5 、Ｑ
6 のほうがＯＦＦ電流が大きくなるからである。このた
め、記憶ノード１１４を“Ｈｉｇｈ”、記憶ノード１１
５を“Ｌｏｗ”とすれば、メモリセルのリーク電流は記
憶ノード１１５（Ｌｏｗレベル）側の薄膜トランジスタ
Ｑ6 のＯＦＦ電流で決まるといえる。よって、記憶ノー
ド１１５がＬｏｗのときの薄膜トランジスタＱ6 のＯＦ
Ｆ電流と、記憶ノード１１４がＬｏｗのときの薄膜トラ
ンジスタＱ5 のＯＦＦ電流とが異なると、メモリセルの
リーク電流が記憶データ（記憶ノード１１４と１１５の
どちらがＨｉｇｈかで）によって大きく変わってしまう
という弊害を生ずる。
般にスタンバイ時（アドレス選択していないとき）のメ
モリセルのリーク電流（チップ全体ではスタンバイ電流
という）は、負荷トランジスタＱ5 、Ｑ6 のＯＦＦ電流
（ＯＦＦ状態で流れてしまう電流）で決まる。これは、
基板に形成されたドライバトランジスタＱ1 、Ｑ2 に比
べ薄膜トランジスタよりなる負荷トランジスタＱ5 、Ｑ
6 のほうがＯＦＦ電流が大きくなるからである。このた
め、記憶ノード１１４を“Ｈｉｇｈ”、記憶ノード１１
５を“Ｌｏｗ”とすれば、メモリセルのリーク電流は記
憶ノード１１５（Ｌｏｗレベル）側の薄膜トランジスタ
Ｑ6 のＯＦＦ電流で決まるといえる。よって、記憶ノー
ド１１５がＬｏｗのときの薄膜トランジスタＱ6 のＯＦ
Ｆ電流と、記憶ノード１１４がＬｏｗのときの薄膜トラ
ンジスタＱ5 のＯＦＦ電流とが異なると、メモリセルの
リーク電流が記憶データ（記憶ノード１１４と１１５の
どちらがＨｉｇｈかで）によって大きく変わってしまう
という弊害を生ずる。
【０１５３】このように、一対の負荷トランジスタＱ5
とＱ6 との性能が異なる場合には、そのＯＮ電流の差異
によりソフトエラー率が、またＯＦＦ電流の差異により
メモリセルのリーク電流が各々変わってしまうという弊
害を生ずる。このため、負荷トランジスタＱ5 とＱ6 と
には同じ性能が要求される。
とＱ6 との性能が異なる場合には、そのＯＮ電流の差異
によりソフトエラー率が、またＯＦＦ電流の差異により
メモリセルのリーク電流が各々変わってしまうという弊
害を生ずる。このため、負荷トランジスタＱ5 とＱ6 と
には同じ性能が要求される。
【０１５４】しかしながら、たとえば図５１に示すよう
に下層と上層の多結晶シリコン膜の形状が非対称である
と、上述したようにマスクの重ね合せずれなどにより容
易にチャネル領域の寸法が変化してしまう。このため、
図５１に示す負荷トランジスタのごとく第１と第２の多
結晶シリコン層が非対称に配置されている場合には、一
対の負荷トランジスタＱ5 、Ｑ6 を同一性能にすること
は困難であり上記の弊害が生ずる原因となってしまう。
に下層と上層の多結晶シリコン膜の形状が非対称である
と、上述したようにマスクの重ね合せずれなどにより容
易にチャネル領域の寸法が変化してしまう。このため、
図５１に示す負荷トランジスタのごとく第１と第２の多
結晶シリコン層が非対称に配置されている場合には、一
対の負荷トランジスタＱ5 、Ｑ6 を同一性能にすること
は困難であり上記の弊害が生ずる原因となってしまう。
【０１５５】これに対して、本実施例の負荷トランジス
タＱ5 、Ｑ6 では、トランジスタを構成する２層の多結
晶シリコン膜４１と４２が点対称に配置されている。。
このため、一方の多結晶シリコン層の寸法を定めること
により、２つのトランジスタＱ5 、Ｑ6 のチャネル領域
を同一寸法に設定することが容易となる。また、マスク
の重ね合せずれが生じた場合でも、２層の多結晶シリコ
ン層４１と４２が対称の形状を有していれば、一対の負
荷トランジスタＱ5 、Ｑ6 のチャネル領域４１ｃ、４２
ｃの寸法は同一に維持されやすい。よって、ソフトエラ
ー率やメモリセルのリーク電流が異なるという弊害は抑
制され得る。
タＱ5 、Ｑ6 では、トランジスタを構成する２層の多結
晶シリコン膜４１と４２が点対称に配置されている。。
このため、一方の多結晶シリコン層の寸法を定めること
により、２つのトランジスタＱ5 、Ｑ6 のチャネル領域
を同一寸法に設定することが容易となる。また、マスク
の重ね合せずれが生じた場合でも、２層の多結晶シリコ
ン層４１と４２が対称の形状を有していれば、一対の負
荷トランジスタＱ5 、Ｑ6 のチャネル領域４１ｃ、４２
ｃの寸法は同一に維持されやすい。よって、ソフトエラ
ー率やメモリセルのリーク電流が異なるという弊害は抑
制され得る。
【０１５６】実施例４ 次に、本発明の第４の実施例におけるＳＲＡＭのメモリ
セル構造に採用される負荷トランジスタについて説明す
る。
セル構造に採用される負荷トランジスタについて説明す
る。
【０１５７】図３３は、本発明の第４の実施例における
ＳＲＡＭのメモリセル構造に採用される負荷トランジス
タの構成を概略的に示す平面図である。また図３４
（ａ）と（ｂ）は、図３３のＥ−Ｅ線とＦ−Ｆ線に沿う
概略断面図である。
ＳＲＡＭのメモリセル構造に採用される負荷トランジス
タの構成を概略的に示す平面図である。また図３４
（ａ）と（ｂ）は、図３３のＥ−Ｅ線とＦ−Ｆ線に沿う
概略断面図である。
【０１５８】図３３と図３４（ａ）、（ｂ）を参照し
て、一対の負荷トランジスタは、第１と第２の多結晶シ
リコン膜４６、４７により構成される。すなわち、第１
の多結晶シリコン膜４６の帯状部分４６ｍにチャネル領
域４６ｃを挟んで形成されたドレイン領域４６ａおよび
ソース領域４６ｂと、第２の多結晶シリコン膜４７の帯
状部分４７ｍに形成されたゲートとなる部分４７ｃとを
有している。他方の負荷トランジスタは、第２の多結晶
シリコン膜４７の帯状部分４７ｍにチャネル領域４７ｃ
を挟んで形成されたドレイン領域４７ａおよびソース領
域４７ｂと、第１の多結晶シリコン膜４６の帯状部分４
６ｍに形成されたゲートとなる部分４６ｃとを有してい
る。このように一方の負荷トランジスタは、トップゲー
ト型、他方の負荷トランジスタはボトムゲート型の薄膜
トランジスタを構成している。また、一対の負荷トラン
ジスタの各チャネル領域４６ｃと４７ｃとが、相互に他
方のトランジスタのゲート電極部となっている。
て、一対の負荷トランジスタは、第１と第２の多結晶シ
リコン膜４６、４７により構成される。すなわち、第１
の多結晶シリコン膜４６の帯状部分４６ｍにチャネル領
域４６ｃを挟んで形成されたドレイン領域４６ａおよび
ソース領域４６ｂと、第２の多結晶シリコン膜４７の帯
状部分４７ｍに形成されたゲートとなる部分４７ｃとを
有している。他方の負荷トランジスタは、第２の多結晶
シリコン膜４７の帯状部分４７ｍにチャネル領域４７ｃ
を挟んで形成されたドレイン領域４７ａおよびソース領
域４７ｂと、第１の多結晶シリコン膜４６の帯状部分４
６ｍに形成されたゲートとなる部分４６ｃとを有してい
る。このように一方の負荷トランジスタは、トップゲー
ト型、他方の負荷トランジスタはボトムゲート型の薄膜
トランジスタを構成している。また、一対の負荷トラン
ジスタの各チャネル領域４６ｃと４７ｃとが、相互に他
方のトランジスタのゲート電極部となっている。
【０１５９】なお、第１の多結晶シリコン膜４６のドレ
イン領域４６ａは、コンタクトホール４６ｄを通じて一
方のドライバトランジスタのゲート電極（図示せず）に
接続されている。また、第２の多結晶シリコン膜４７の
ドレイン領域４７ａは、コンタクトホール４７ｄを通じ
て他方のドライバトランジスタのゲート電極（図示せ
ず）に接続されている。
イン領域４６ａは、コンタクトホール４６ｄを通じて一
方のドライバトランジスタのゲート電極（図示せず）に
接続されている。また、第２の多結晶シリコン膜４７の
ドレイン領域４７ａは、コンタクトホール４７ｄを通じ
て他方のドライバトランジスタのゲート電極（図示せ
ず）に接続されている。
【０１６０】なお、図３４においては、ドライバトラン
ジスタやアクセストランジスタなどの記載は省略してあ
る。ただし、ドライバトランジスタやアクセストランジ
スタの構成については、図２５（ａ）に示した構成を用
いることも可能である。
ジスタやアクセストランジスタなどの記載は省略してあ
る。ただし、ドライバトランジスタやアクセストランジ
スタの構成については、図２５（ａ）に示した構成を用
いることも可能である。
【０１６１】次に、図３３と図３４に示す一対の負荷ト
ランジスタの製造方法について図３４（ａ）、（ｂ）に
対応した断面を用いて説明する。
ランジスタの製造方法について図３４（ａ）、（ｂ）に
対応した断面を用いて説明する。
【０１６２】図３５（ａ）〜図３９（ａ）と図３５
（ｂ）〜図３９（ｂ）は、本発明の第４の実施例におけ
るＳＲＡＭのメモリセル構造に採用される負荷トランジ
スタの製造方法を工程順に示す図３４（ａ）と（ｂ）と
に対応する概略断面図である。
（ｂ）〜図３９（ｂ）は、本発明の第４の実施例におけ
るＳＲＡＭのメモリセル構造に採用される負荷トランジ
スタの製造方法を工程順に示す図３４（ａ）と（ｂ）と
に対応する概略断面図である。
【０１６３】まず図３５（ａ）と（ｂ）を参照して、基
板を含む下層２０ａの表面全面に絶縁膜５６ａが形成さ
れる。この絶縁膜５６ａに写真製版およびエッチングに
よりコンタクトホール４６ｄが形成される。このコンタ
クトホール４６ｄからは、一方のドライバトランジスタ
のゲート電極（図示せず）の一部表面が露出する。
板を含む下層２０ａの表面全面に絶縁膜５６ａが形成さ
れる。この絶縁膜５６ａに写真製版およびエッチングに
よりコンタクトホール４６ｄが形成される。このコンタ
クトホール４６ｄからは、一方のドライバトランジスタ
のゲート電極（図示せず）の一部表面が露出する。
【０１６４】図３６（ａ）と（ｂ）を参照して、絶縁膜
５６ａの表面全面に第１の多結晶シリコン膜４６が形成
される。この第１の多結晶シリコン膜４６は、コンタク
トホール４６ｄを通じて一方のドライバトランジスタの
ゲート電極（図示せず）に接触する。この後、第１の多
結晶シリコン膜４６に５００〜７００℃で１〜２４時間
程度のアニールが行なわれ、第１の多結晶シリコン膜４
６のグレインが成長させられる。その後、第１の多結晶
シリコン膜４６は写真製版およびエッチングによりパタ
ーニングされる。なお、上記のアニールは、第１の多結
晶シリコン膜４６をパターニングした後に行なってもよ
い。
５６ａの表面全面に第１の多結晶シリコン膜４６が形成
される。この第１の多結晶シリコン膜４６は、コンタク
トホール４６ｄを通じて一方のドライバトランジスタの
ゲート電極（図示せず）に接触する。この後、第１の多
結晶シリコン膜４６に５００〜７００℃で１〜２４時間
程度のアニールが行なわれ、第１の多結晶シリコン膜４
６のグレインが成長させられる。その後、第１の多結晶
シリコン膜４６は写真製版およびエッチングによりパタ
ーニングされる。なお、上記のアニールは、第１の多結
晶シリコン膜４６をパターニングした後に行なってもよ
い。
【０１６５】図３７（ａ）と（ｂ）を参照して、第１の
多結晶シリコン膜４６の表面上を被覆するようにウェハ
全面に絶縁膜５６ｂが形成される。この絶縁膜５６ａ、
５６ｂよりなる絶縁膜５６に写真製版およびエッチング
によりコンタクトホール４７ｄが形成される。このコン
タクトホール４７ｄからは、他方のドライバトランジス
タのゲート電極（図示せず）の一部表面が露出する。
多結晶シリコン膜４６の表面上を被覆するようにウェハ
全面に絶縁膜５６ｂが形成される。この絶縁膜５６ａ、
５６ｂよりなる絶縁膜５６に写真製版およびエッチング
によりコンタクトホール４７ｄが形成される。このコン
タクトホール４７ｄからは、他方のドライバトランジス
タのゲート電極（図示せず）の一部表面が露出する。
【０１６６】図３８（ａ）と（ｂ）を参照して、絶縁膜
５６の表面全面に第２の多結晶シリコン膜４７が堆積さ
れる。この第２の多結晶シリコン膜４７は、コンタクト
ホール４７ｄを通じて他方のドライバトランジスタのゲ
ート電極（図示せず）と接触する。この後、第２の多結
晶シリコン膜４７に５００〜７００℃で１〜２４時間程
度のアニールが行なわれ、第２の多結晶シリコン膜４７
のグレインが成長させられる。その後、第２の多結晶シ
リコン膜４７が、写真製版およびエッチングによりパタ
ーニングされる。なお、上記のアニールは、第２の多結
晶シリコン膜４７をパターニングした後に行なってもよ
い。
５６の表面全面に第２の多結晶シリコン膜４７が堆積さ
れる。この第２の多結晶シリコン膜４７は、コンタクト
ホール４７ｄを通じて他方のドライバトランジスタのゲ
ート電極（図示せず）と接触する。この後、第２の多結
晶シリコン膜４７に５００〜７００℃で１〜２４時間程
度のアニールが行なわれ、第２の多結晶シリコン膜４７
のグレインが成長させられる。その後、第２の多結晶シ
リコン膜４７が、写真製版およびエッチングによりパタ
ーニングされる。なお、上記のアニールは、第２の多結
晶シリコン膜４７をパターニングした後に行なってもよ
い。
【０１６７】図３９（ａ）と（ｂ）を参照して、第２の
多結晶シリコン膜４７のチャネル領域となる部分４７ｃ
上にフォトレジスト５１ｇが形成される。このフォトレ
ジスト５１ｇをマスクとして不純物が注入されることに
より、ボトムゲート型およびトップゲート型の一対の負
荷トランジスタのソース／ドレイン領域が同時に形成さ
れる。すなわち、この不純物注入により、チャネル領域
４７ｃを挟んでドレイン領域４７ａおよびソース領域４
７ｂと、チャネル領域４６ｃを挟んでドレイン領域４６
ａおよびソース領域４６ｂとが形成される。この後、フ
ォトレジスト５１ｇが除去されることによって図３４に
示す薄膜トランジスタよりなる一対の負荷トランジスタ
が形成される。
多結晶シリコン膜４７のチャネル領域となる部分４７ｃ
上にフォトレジスト５１ｇが形成される。このフォトレ
ジスト５１ｇをマスクとして不純物が注入されることに
より、ボトムゲート型およびトップゲート型の一対の負
荷トランジスタのソース／ドレイン領域が同時に形成さ
れる。すなわち、この不純物注入により、チャネル領域
４７ｃを挟んでドレイン領域４７ａおよびソース領域４
７ｂと、チャネル領域４６ｃを挟んでドレイン領域４６
ａおよびソース領域４６ｂとが形成される。この後、フ
ォトレジスト５１ｇが除去されることによって図３４に
示す薄膜トランジスタよりなる一対の負荷トランジスタ
が形成される。
【０１６８】本実施例の負荷トランジスタの構成は、一
対の負荷トランジスタの一方がボトムゲート型、他方が
トップゲート型の薄膜トランジスタより構成されてい
る。また、一方のトランジスタのチャネル領域が相互に
他方のトランジスタのゲート電極を併用している。この
ため、図４３（ｂ）に示す一対の負荷トランジスタの双
方がトップゲート型もしくはボトムゲート型の構成に比
較して写真製版の加工寸法による制約が少ない。
対の負荷トランジスタの一方がボトムゲート型、他方が
トップゲート型の薄膜トランジスタより構成されてい
る。また、一方のトランジスタのチャネル領域が相互に
他方のトランジスタのゲート電極を併用している。この
ため、図４３（ｂ）に示す一対の負荷トランジスタの双
方がトップゲート型もしくはボトムゲート型の構成に比
較して写真製版の加工寸法による制約が少ない。
【０１６９】また、一対の負荷トランジスタのチャネル
領域４６ｃ、４７ｃが互いに対向し、一方が他方のゲー
ト電極となる構成を有している。このため、図２５
（ｂ）に示す第１の実施例の構成に比較して第１と第２
の多結晶シリコン膜４６、４７の交差する領域が１つで
よい。これらのことより、一対の負荷トランジスタの平
面占有面積を縮小化することができる。したがって、高
集積化に適したＳＲＡＭのメモリセル構造を得ることが
可能となる。
領域４６ｃ、４７ｃが互いに対向し、一方が他方のゲー
ト電極となる構成を有している。このため、図２５
（ｂ）に示す第１の実施例の構成に比較して第１と第２
の多結晶シリコン膜４６、４７の交差する領域が１つで
よい。これらのことより、一対の負荷トランジスタの平
面占有面積を縮小化することができる。したがって、高
集積化に適したＳＲＡＭのメモリセル構造を得ることが
可能となる。
【０１７０】また本実施例の負荷トランジスタの構成で
は、第１と第２の多結晶シリコン膜４６、４７の交差す
る領域にチャネル領域４６ｃと４７ｃとが形成されてい
る。このため、各チャネル領域４６ｃ、４７ｃのチャネ
ル長およびチャネル幅は帯状部分４６ｍと４７ｍの幅に
よって規定される。それゆえ、マスクの重ね合せずれに
より第１の多結晶シリコン膜４６に対して第２の多結晶
シリコン膜４７がずれたとしても、帯状部分４６ｍと４
７ｍの幅により規定されるチャネル領域４６ｃ、４７ｃ
のチャネル長およびチャネル幅の寸法が変わることはな
い。よって、所望の特性を有する負荷トランジスタを容
易に得ることが可能となる。したがって、その動作時に
おいて安定した動作を確保することが可能となる。
は、第１と第２の多結晶シリコン膜４６、４７の交差す
る領域にチャネル領域４６ｃと４７ｃとが形成されてい
る。このため、各チャネル領域４６ｃ、４７ｃのチャネ
ル長およびチャネル幅は帯状部分４６ｍと４７ｍの幅に
よって規定される。それゆえ、マスクの重ね合せずれに
より第１の多結晶シリコン膜４６に対して第２の多結晶
シリコン膜４７がずれたとしても、帯状部分４６ｍと４
７ｍの幅により規定されるチャネル領域４６ｃ、４７ｃ
のチャネル長およびチャネル幅の寸法が変わることはな
い。よって、所望の特性を有する負荷トランジスタを容
易に得ることが可能となる。したがって、その動作時に
おいて安定した動作を確保することが可能となる。
【０１７１】一般に多結晶シリコン膜を堆積した場合、
多結晶シリコン膜の下面と上面では下面のほうが上面に
比べて粗面となる。すなわち、図３４（ａ）を参照し
て、一般に第２の多結晶シリコン膜４７の下面４７ｃａ
は上面４７ｃｂに比べて粗面となる。このため、図３４
（ａ）に示すボトムゲート型のように多結晶シリコン膜
４７の下面４７ｃａ近傍をチャネル領域として用いるト
ランジスタでは、チャネルの表面領域４７ｃａが粗面で
あることに起因する散乱などにより、チャネル領域４７
ｃを流れる電子の移動度が低くなる。よって、一般にボ
トムゲート型はトップゲート型に比べて性能が悪くな
る。
多結晶シリコン膜の下面と上面では下面のほうが上面に
比べて粗面となる。すなわち、図３４（ａ）を参照し
て、一般に第２の多結晶シリコン膜４７の下面４７ｃａ
は上面４７ｃｂに比べて粗面となる。このため、図３４
（ａ）に示すボトムゲート型のように多結晶シリコン膜
４７の下面４７ｃａ近傍をチャネル領域として用いるト
ランジスタでは、チャネルの表面領域４７ｃａが粗面で
あることに起因する散乱などにより、チャネル領域４７
ｃを流れる電子の移動度が低くなる。よって、一般にボ
トムゲート型はトップゲート型に比べて性能が悪くな
る。
【０１７２】そこで、本発明の第３および第４の実施例
では、ボトムゲート型トランジスタの性能を上げるた
め、このトランジスタのチャネル領域４７ｃが形成され
る上層の多結晶シリコン膜４７の膜厚を厚くしている。
具体的には、下層の多結晶シリコン膜４６の膜厚が１５
００Åであるのに対して、上層の多結晶シリコン膜４７
の膜厚は２０００Åである。上層の多結晶シリコン膜４
７の膜厚を厚くしたことにより、チャネル領域４７ｃを
移動する電子が下層表面４７ｃａの凹凸により受ける影
響は小さくなる。すなわち、粗面の影響を受ける電子の
割合が減り、電子の移動度の低下も抑制される。
では、ボトムゲート型トランジスタの性能を上げるた
め、このトランジスタのチャネル領域４７ｃが形成され
る上層の多結晶シリコン膜４７の膜厚を厚くしている。
具体的には、下層の多結晶シリコン膜４６の膜厚が１５
００Åであるのに対して、上層の多結晶シリコン膜４７
の膜厚は２０００Åである。上層の多結晶シリコン膜４
７の膜厚を厚くしたことにより、チャネル領域４７ｃを
移動する電子が下層表面４７ｃａの凹凸により受ける影
響は小さくなる。すなわち、粗面の影響を受ける電子の
割合が減り、電子の移動度の低下も抑制される。
【０１７３】実施例５ 次に、本発明の第５の実施例におけるＳＲＡＭのメモリ
セル構造をより一層微細化できる負荷トランジスタの構
成について説明する。
セル構造をより一層微細化できる負荷トランジスタの構
成について説明する。
【０１７４】図４０は、図４３（ｂ）に示す負荷トラン
ジスタの構成からゲート電極を省略して示す概略平面図
である。図４０を参照して、従来点線で囲む領域（すな
わち１つのメモリセルの領域）には、斜線で示すＶｃｃ
配線領域１４３ｂが２本ずつ配置されていた。
ジスタの構成からゲート電極を省略して示す概略平面図
である。図４０を参照して、従来点線で囲む領域（すな
わち１つのメモリセルの領域）には、斜線で示すＶｃｃ
配線領域１４３ｂが２本ずつ配置されていた。
【０１７５】図４１は、本発明の第５の実施例における
ＳＲＡＭのメモリセルに採用される負荷トランジスタの
構成を概略的に示す平面図である。図４１を参照して、
本実施例においては、点線で囲まれる領域（１つのメモ
リセルの領域）に斜線で示すＶｃｃ配線領域１４３ａが
１本ずつ配置するよう構成されている。このため、Ｖｃ
ｃ配線領域１４３ａが点線で囲む領域において１本分不
要となるため、その領域分だけメモリセル領域を縮小化
することが可能となる。よって、高集積化に対応可能な
ＳＲＡＭのメモリセルに採用される負荷トランジスタの
構成を得ることができる。
ＳＲＡＭのメモリセルに採用される負荷トランジスタの
構成を概略的に示す平面図である。図４１を参照して、
本実施例においては、点線で囲まれる領域（１つのメモ
リセルの領域）に斜線で示すＶｃｃ配線領域１４３ａが
１本ずつ配置するよう構成されている。このため、Ｖｃ
ｃ配線領域１４３ａが点線で囲む領域において１本分不
要となるため、その領域分だけメモリセル領域を縮小化
することが可能となる。よって、高集積化に対応可能な
ＳＲＡＭのメモリセルに採用される負荷トランジスタの
構成を得ることができる。
【０１７６】なお、本実施例においては、メモリセルを
構成する一対の負荷トランジスタの双方がトップゲート
型もしくはボトムゲート型のものについて説明したが、
一対の負荷トランジスタの一方がトップゲート型、他方
がボトムゲート型の構成のものにも適用することができ
る。
構成する一対の負荷トランジスタの双方がトップゲート
型もしくはボトムゲート型のものについて説明したが、
一対の負荷トランジスタの一方がトップゲート型、他方
がボトムゲート型の構成のものにも適用することができ
る。
【０１７７】なお、上記の第１、第２、第３、第４およ
び第５の実施例においては、負荷トランジスタを構成す
る半導体層として多結晶シリコン膜について説明した
が、これに限られず、シリコン単結晶よりなる膜であっ
てもよい。
び第５の実施例においては、負荷トランジスタを構成す
る半導体層として多結晶シリコン膜について説明した
が、これに限られず、シリコン単結晶よりなる膜であっ
てもよい。
【０１７８】上記の第１、第２、第３、第４および第５
の実施例を組合せることにより、安定な読出動作を維持
したまま高集積化に対応可能なＳＲＡＭのメモリセル構
造を得ることが可能となる。
の実施例を組合せることにより、安定な読出動作を維持
したまま高集積化に対応可能なＳＲＡＭのメモリセル構
造を得ることが可能となる。
【０１７９】
【発明の効果】請求項１に記載の半導体記憶装置におい
ては、第１と第２の電界効果トランジスタでゲート絶縁
膜の誘電率を変えたため、双方の電界効果トランジスタ
の電流駆動能力を変えることができる。したがって、駆
動用トランジスタのゲート幅を大きくすることなく、メ
モリセルの目を大きくできるため、安定した読出動作を
実現でき、かつ高集積化に適したＳＲＡＭのメモリセル
構造を得ることができる。
ては、第１と第２の電界効果トランジスタでゲート絶縁
膜の誘電率を変えたため、双方の電界効果トランジスタ
の電流駆動能力を変えることができる。したがって、駆
動用トランジスタのゲート幅を大きくすることなく、メ
モリセルの目を大きくできるため、安定した読出動作を
実現でき、かつ高集積化に適したＳＲＡＭのメモリセル
構造を得ることができる。
【０１８０】また、第１と第２のゲート絶縁膜を同じ材
質で膜厚を変えて駆動能力比を大きくする場合に比較し
て、ゲート絶縁膜の膜厚の制御が容易である。したがっ
て、ゲート絶縁膜上方での写真製版技術によるパターニ
ングも正確に行なうことができ、パターン形状の不良も
生じ難い。
質で膜厚を変えて駆動能力比を大きくする場合に比較し
て、ゲート絶縁膜の膜厚の制御が容易である。したがっ
て、ゲート絶縁膜上方での写真製版技術によるパターニ
ングも正確に行なうことができ、パターン形状の不良も
生じ難い。
【０１８１】請求項２に記載の半導体記憶装置において
は、一対の負荷トランジスタの一方はトップゲート型、
他方はボトムゲート型のトランジスタを各々構成してい
る。したがって、一対の負荷トランジスタの平面占有面
積を小さくすることが可能となり、高集積化に適したＳ
ＲＡＭのメモリセル構造を得ることが可能となる。
は、一対の負荷トランジスタの一方はトップゲート型、
他方はボトムゲート型のトランジスタを各々構成してい
る。したがって、一対の負荷トランジスタの平面占有面
積を小さくすることが可能となり、高集積化に適したＳ
ＲＡＭのメモリセル構造を得ることが可能となる。
【０１８２】また、トップゲート型の一方の負荷トラン
ジスタでは、ゲートをマスクとして下層の半導体層に不
純物が注入される。これにより所望の特性を有するトッ
プゲート型の負荷トランジスタを容易に得ることができ
る。したがって、動作時において安定した動作を得るこ
とができる。
ジスタでは、ゲートをマスクとして下層の半導体層に不
純物が注入される。これにより所望の特性を有するトッ
プゲート型の負荷トランジスタを容易に得ることができ
る。したがって、動作時において安定した動作を得るこ
とができる。
【０１８３】請求項４、５に記載の半導体記憶装置で
は、アクセストランジスタのチャネル領域の不純物濃度
ピーク位置よりも深いところでは、アクセストランジス
タのチャネル領域の不純物量はドライバトランジスタの
チャネル領域の不純物量よりも少ない。したがって、基
板バイアスが印加されても、メモリセルの面を大きく維
持でき、読出動作を安定化できる。
は、アクセストランジスタのチャネル領域の不純物濃度
ピーク位置よりも深いところでは、アクセストランジス
タのチャネル領域の不純物量はドライバトランジスタの
チャネル領域の不純物量よりも少ない。したがって、基
板バイアスが印加されても、メモリセルの面を大きく維
持でき、読出動作を安定化できる。
【０１８４】請求項６に記載の半導体記憶装置において
は、第１および第２の電界効果トランジスタでゲート絶
縁膜の誘電率および膜厚を変えたため、双方の電界効果
トランジスタの電流駆動能力を変えることができる。こ
れにより、請求項１と同様、安定した読出動作を実現で
き、かつ高集積化に適したＳＲＡＭのメモリセル構造を
得ることができる。
は、第１および第２の電界効果トランジスタでゲート絶
縁膜の誘電率および膜厚を変えたため、双方の電界効果
トランジスタの電流駆動能力を変えることができる。こ
れにより、請求項１と同様、安定した読出動作を実現で
き、かつ高集積化に適したＳＲＡＭのメモリセル構造を
得ることができる。
【図１】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造を概略的に示す断面図である。
リセル構造を概略的に示す断面図である。
【図２】図１の領域Ａを拡大して示す概略断面図
（ａ）、図１のＢ−Ｂ線に沿う概略断面図（ｂ）であ
る。
（ａ）、図１のＢ−Ｂ線に沿う概略断面図（ｂ）であ
る。
【図３】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第１工程を示す概略断面図
である。
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第１工程を示す概略断面図
である。
【図４】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第２工程を示す概略断面図
である。
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第２工程を示す概略断面図
である。
【図５】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第３工程を示す概略断面図
である。
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第３工程を示す概略断面図
である。
【図６】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第４工程を示す概略断面図
である。
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第４工程を示す概略断面図
である。
【図７】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第５工程を示す概略断面図
である。
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第５工程を示す概略断面図
である。
【図８】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第６工程を示す概略断面図
である。
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタの製造方法の第６工程を示す概略断面図
である。
【図９】本発明の第１の実施例におけるＳＲＡＭのメモ
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタのゲート絶縁膜の材質を変えた場合の製
造方法を示す概略断面図である。
リセル構造に採用されるアクセストランジスタとドライ
バトランジスタのゲート絶縁膜の材質を変えた場合の製
造方法を示す概略断面図である。
【図１０】図９に対応するアクセストランジスタとドラ
イバトランジスタの構成を概略的に示す断面図である。
イバトランジスタの構成を概略的に示す断面図である。
【図１１】本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタのゲート絶縁膜の材質を変えた場合の
概略断面図である。
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタのゲート絶縁膜の材質を変えた場合の
概略断面図である。
【図１２】図１１に対応するアクセストランジスタとド
ライバトランジスタの製造方法の第１工程を示す概略断
面図である。
ライバトランジスタの製造方法の第１工程を示す概略断
面図である。
【図１３】図１１に対応するアクセストランジスタとド
ライバトランジスタの製造方法の第２工程を示す概略断
面図である。
ライバトランジスタの製造方法の第２工程を示す概略断
面図である。
【図１４】図１１に対応するアクセストランジスタとド
ライバトランジスタの製造方法の第３工程を示す概略断
面図である。
ライバトランジスタの製造方法の第３工程を示す概略断
面図である。
【図１５】アクセストランジスタとドライバトランジス
タとのゲート絶縁膜が各々単層よりなる場合の構成を示
す概略断面図である。
タとのゲート絶縁膜が各々単層よりなる場合の構成を示
す概略断面図である。
【図１６】本発明の第１の実施例におけるＳＲＡＭのメ
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタのゲート絶縁膜の材質を変えた場合の
製造方法を示す概略断面図である。
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタのゲート絶縁膜の材質を変えた場合の
製造方法を示す概略断面図である。
【図１７】図１６に対応するアクセストランジスタとド
ライバトランジスタの構成を概略的に示す断面図であ
る。
ライバトランジスタの構成を概略的に示す断面図であ
る。
【図１８】アクセストランジスタとドライバトランジス
タの構成を概略的に示す断面図である。
タの構成を概略的に示す断面図である。
【図１９】図１８（ａ）のＸ0 −Ｘ1 に沿う不純物濃度
分布と図１８（ｂ）のＹ0 −Ｙ1線に沿う不純物濃度分
布を示す比較例の図である。
分布と図１８（ｂ）のＹ0 −Ｙ1線に沿う不純物濃度分
布を示す比較例の図である。
【図２０】図１８（ａ）のＸ0 −Ｘ1 に沿う不純物濃度
分布と図１８（ｂ）のＹ0 −Ｙ1線に沿う不純物濃度分
布を示す本発明の第２の実施例の図である。
分布と図１８（ｂ）のＹ0 −Ｙ1線に沿う不純物濃度分
布を示す本発明の第２の実施例の図である。
【図２１】比較例に比較して本発明例のほうがバックゲ
ート効果を受けた場合にしきい値電圧Ｖthが低くなるこ
とを説明するための図である。
ート効果を受けた場合にしきい値電圧Ｖthが低くなるこ
とを説明するための図である。
【図２２】本発明の第２の実施例におけるＳＲＡＭのメ
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタの製造方法の第１工程を示す概略断面
図である。
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタの製造方法の第１工程を示す概略断面
図である。
【図２３】本発明の第２の実施例におけるＳＲＡＭのメ
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタの製造方法の第２工程を示す概略断面
図である。
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタの製造方法の第２工程を示す概略断面
図である。
【図２４】本発明の第２の実施例におけるＳＲＡＭのメ
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタの製造方法の第３工程を示す概略断面
図である。
モリセル構造に採用されるアクセストランジスタとドラ
イバトランジスタの製造方法の第３工程を示す概略断面
図である。
【図２５】本発明の第３の実施例におけるＳＲＡＭのメ
モリセル構造に採用されるアクセストランジスタおよび
ドライバトランジスタと、負荷トランジスタとの構成を
概略的に示す平面図（ａ）、（ｂ）である。
モリセル構造に採用されるアクセストランジスタおよび
ドライバトランジスタと、負荷トランジスタとの構成を
概略的に示す平面図（ａ）、（ｂ）である。
【図２６】図２５（ａ）、（ｂ）のＣ−Ｃ線、Ｄ−Ｄ線
に沿う概略断面図（ａ）、（ｂ）である。
に沿う概略断面図（ａ）、（ｂ）である。
【図２７】本発明の第３の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第１工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第１工程を示す概略断面図である。
【図２８】本発明の第３の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第２工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第２工程を示す概略断面図である。
【図２９】本発明の第３の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第３工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第３工程を示す概略断面図である。
【図３０】本発明の第３の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第４工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第４工程を示す概略断面図である。
【図３１】本発明の第３の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第５工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第５工程を示す概略断面図である。
【図３２】本発明の第３の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタにおける利
点について説明するための図である。
モリセル構造に採用される負荷トランジスタにおける利
点について説明するための図である。
【図３３】本発明の第４の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの構成を概
略的に示す平面図である。
モリセル構造に採用される負荷トランジスタの構成を概
略的に示す平面図である。
【図３４】図３３のＥ−Ｅ線、Ｆ−Ｆ線に沿う概略断面
図（ａ）、（ｂ）である。
図（ａ）、（ｂ）である。
【図３５】本発明の第４の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第１工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第１工程を示す概略断面図である。
【図３６】本発明の第４の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第２工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第２工程を示す概略断面図である。
【図３７】本発明の第４の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第３工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第３工程を示す概略断面図である。
【図３８】本発明の第４の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第４工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第４工程を示す概略断面図である。
【図３９】本発明の第４の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの製造方法
の第５工程を示す概略断面図である。
モリセル構造に採用される負荷トランジスタの製造方法
の第５工程を示す概略断面図である。
【図４０】従来の負荷トランジスタの２つのメモリセル
領域分の構成を示す概略平面図である。
領域分の構成を示す概略平面図である。
【図４１】本発明の第５の実施例におけるＳＲＡＭのメ
モリセル構造に採用される負荷トランジスタの２つのメ
モリセル分の構成を概略的に示す平面図である。
モリセル構造に採用される負荷トランジスタの２つのメ
モリセル分の構成を概略的に示す平面図である。
【図４２】一般的なＳＲＡＭの等価回路図である。
【図４３】従来のＳＲＡＭのメモリセル構造に採用され
るドライバトランジスタおよびアクセストランジスタ
と、負荷トランジスタとを示す概略平面図（ａ）、
（ｂ）である。
るドライバトランジスタおよびアクセストランジスタ
と、負荷トランジスタとを示す概略平面図（ａ）、
（ｂ）である。
【図４４】図４３（ａ）、（ｂ）のＧ−Ｇ線に沿う概略
断面図である。
断面図である。
【図４５】従来の負荷トランジスタを構成する薄膜トラ
ンジスタの断面構造図である。
ンジスタの断面構造図である。
【図４６】図４５に示した従来の負荷トランジスタを構
成する薄膜トランジスタの特性図である。
成する薄膜トランジスタの特性図である。
【図４７】従来のＳＲＡＭのメモリセルの読出動作を説
明するための等価回路図である。
明するための等価回路図である。
【図４８】従来のメモリセルのデータの読出特性曲線を
示す図である。
示す図である。
【図４９】駆動能力比が大きくなった場合のメモリセル
の目のようすを示すデータの読出特性曲線を示す図であ
る。
の目のようすを示すデータの読出特性曲線を示す図であ
る。
【図５０】アクセストランジスタのしきい値電圧Ｖthが
低下した場合のメモリセルの目のようすを示すデータの
読出特性曲線を示す図である。
低下した場合のメモリセルの目のようすを示すデータの
読出特性曲線を示す図である。
【図５１】他の公報に示された負荷トランジスタの構成
を概略的に示す平面図である。
を概略的に示す平面図である。
【図５２】図５１に示す負荷トランジスタにおいてマス
クの重ね合せずれが生じた場合の弊害を説明するための
図である。
クの重ね合せずれが生じた場合の弊害を説明するための
図である。
２１、２２、２３、２４ ゲート電極 ２５ａ、２６ａ ドレイン領域 ２５ｂ、２６ｂ ソース領域 ２５ｄ、２６ｄ ソース／ドレイン領域 ２７ａ、２７ｃ、２７ｄ、２７ｅ、２７ｇ、２７ｈ シ
リコン酸化膜 ２７ｂ、２７ｆ シリコン窒化膜 ２７ｂａ、２７ｆａ 絶縁膜 ４１、４６ 第１の多結晶シリコン膜 ４２、４７ 第２の多結晶シリコン膜 ４１ａ、４２ａ、４６ａ、４７ａ ドレイン領域 ４１ｂ、４２ｂ、４６ｂ、４７ｂ ソース領域 ４１ｃ、４２ｃ、４６ｃ、４７ｃ チャネル領域 Ｑ1 、Ｑ2 ドライバトランジスタ Ｑ3 、Ｑ4 アクセストランジスタ Ｑ5 、Ｑ6 負荷トランジスタ
リコン酸化膜 ２７ｂ、２７ｆ シリコン窒化膜 ２７ｂａ、２７ｆａ 絶縁膜 ４１、４６ 第１の多結晶シリコン膜 ４２、４７ 第２の多結晶シリコン膜 ４１ａ、４２ａ、４６ａ、４７ａ ドレイン領域 ４１ｂ、４２ｂ、４６ｂ、４７ｂ ソース領域 ４１ｃ、４２ｃ、４６ｃ、４７ｃ チャネル領域 Ｑ1 、Ｑ2 ドライバトランジスタ Ｑ3 、Ｑ4 アクセストランジスタ Ｑ5 、Ｑ6 負荷トランジスタ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ (72)発明者 河野 芳雄 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内
Claims (10)
- 【請求項１】 フリップフロップ回路を構成する一対の
第１導電型の駆動用トランジスタおよび一対の第２導電
型の負荷トランジスタと、一対のアクセストランジスタ
とを有するスタティック型メモリセルを備えた半導体記
憶装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された前記ドライバトラ
ンジスタの各々を形成する第１の電界効果トランジスタ
と、 前記半導体基板の主表面に形成された前記アクセストラ
ンジスタの各々を形成する第２の電界効果トランジスタ
とを備え、 前記第１の電界効果トランジスタは、 前記半導体基板の主表面上に形成され、第１の誘電率を
有する第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
極とを含み、 前記第２の電界効果トランジスタは、 前記半導体基板の主表面上に形成され、第１の誘電率よ
りも小さい第２の誘電率を有する第２のゲート絶縁膜
と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
極とを含む、半導体記憶装置。 - 【請求項２】 フリップフロップ回路を構成する一対の
第１導電型の駆動用トランジスタおよび一対の第２導電
型の負荷トランジスタと、一対のアクセストランジスタ
とを有し、前記駆動用トランジスタと前記アクセストラ
ンジスタとは半導体基板の主表面に形成された電界効果
トランジスタから構成され、前記負荷トランジスタは前
記電界効果トランジスタの上に形成された第１および第
２の薄膜トランジスタから構成されるスタティック型メ
モリセルを含む半導体記憶装置であって、 前記半導体基板の上方に形成され、かつ第１の方向に延
びる第１の帯状部分と第２の方向に延びる第２の帯状部
分とを有する第１の半導体層と、 前記第１の半導体層の上に形成され、かつ前記第２の方
向と交差する第３の方向に延びる第３の帯状部分と前記
第１の方向と交差する第４の方向に延びる第４の帯状部
分とを有する第２の半導体層と、 前記第１の帯状部分に形成され、かつ前記第４の帯状部
分と対向する第１のチャネル領域を規定するように互い
に間隔を有して前記第１の薄膜トランジスタを構成する
第１のソースおよびドレイン領域と、 前記第３の帯状部分に形成され、かつ前記第２の帯状部
分と対向する第２のチャネル領域を規定するように互い
に間隔を有して前記第２の薄膜トランジスタを構成する
第２のソースおよびドレイン領域と、 前記第４の帯状部分と前記第１のチャネル領域との間に
形成された第１のゲート絶縁膜と、 前記第２の帯状部分と前記第２のチャネル領域との間に
形成された第２のゲート絶縁膜とを備え、 前記第１の半導体層と前記第２の半導体層とは、前記第
１の帯状部分と前記第４の帯状部分との間、前記第２の
帯状部分と前記第３の帯状部分との間で重なり合ってい
る、半導体記憶装置。 - 【請求項３】 前記第１のゲート絶縁膜と前記第２のゲ
ート絶縁膜とは同一の層よりなっている、請求項２に記
載の半導体記憶装置。 - 【請求項４】 フリップフロップ回路を構成する一対の
第１導電型の駆動用トランジスタおよび一対の第２導電
型の負荷トランジスタと、一対のアクセストランジスタ
とを有するスタティック型メモリセルを備えた半導体記
憶装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された前記ドライバトラ
ンジスタの各々を形成する第１の電界効果トランジスタ
と、 前記半導体基板の主表面に形成された前記アクセストラ
ンジスタの各々を形成する第２の電界効果トランジスタ
とを備え、 前記第１の電界効果トランジスタは、前記半導体基板の
主表面に、互いに距離を隔てて形成された一対の第１の
ソースおよびドレイン領域を有し、 一対の前記第１のソースおよびドレイン領域に挟まれる
前記半導体基板の第１のチャネル領域は、第１の不純物
濃度プロファイルを有し、その第１の不純物濃度プロフ
ァイルは、前記主表面から第１の深さ位置に不純物濃度
ピークを有しており、 前記第２の電界効果トランジスタは、前記半導体基板の
主表面に互いに距離を隔てて形成された一対の第２のソ
ースおよびドレイン領域を有し、 一対の前記第２のソースおよびドレイン領域に挟まれる
前記半導体基板の第２のチャネル領域は第２の不純物濃
度プロファイルを有し、その第２の不純物濃度プロファ
イルは前記主表面から前記第１の深さ位置よりも浅い第
２の深さ位置に不純物濃度ピークを有しており、 前記第２の深さ位置よりも深い位置では、前記第１の不
純物濃度プロファイルは前記第２の不純物濃度プロファ
イルよりも高い濃度値を示している、半導体記憶装置。 - 【請求項５】 フリップフロップ回路を構成する一対の
第１導電型の駆動用トランジスタおよび一対の第２導電
型の負荷トランジスタと、一対のアクセストランジスタ
とを有するスタティック型メモリセルを備えた半導体記
憶装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された前記ドライバトラ
ンジスタの各々を形成する第１の電界効果トランジスタ
と、 前記半導体基板の主表面に形成された前記アクセストラ
ンジスタの各々を形成する第２の電界効果トランジスタ
とを備え、 前記第１の電界効果トランジスタは、前記半導体基板の
主表面に、互いに距離を隔てて形成された一対の第１の
ソースおよびドレイン領域を有し、 一対の前記第１のソースおよびドレイン領域に挟まれる
前記半導体基板の第１のチャネル領域は第１の不純物濃
度プロファイルを有し、その第１の不純物濃度プロファ
イルは前記主表面から第１の深さ位置に不純物濃度ピー
クを有しており、 前記第２の電界効果トランジスタは、前記半導体基板の
主表面に互いに距離を隔てて形成された一対の第２のソ
ースおよびドレイン領域を有し、 一対の前記第２のソースおよびドレイン領域に挟まれる
前記半導体基板の第２のチャネル領域は第２の不純物濃
度プロファイルを有し、その第２の不純物濃度プロファ
イルは前記主表面から前記第１の深さ位置よりも浅い第
２の深さ位置に不純物濃度ピークを有しており、 前記主表面から、前記第１の深さ位置よりも深い第３の
深さ位置までの前記第１の不純物濃度プロファイルによ
って定められる不純物量は、前記主表面から前記第３の
深さ位置までの前記第２の不純物濃度プロファイルによ
って定められる不純物量よりも多い、半導体記憶装置。 - 【請求項６】 フリップフロップ回路を構成する一対の
第１導電型の駆動用トランジスタおよび一対の第２導電
型の負荷トランジスタと、一対のアクセストランジスタ
とを有するスタティック型メモリセルを備えた半導体記
憶装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された前記ドライバトラ
ンジスタの各々を形成する第１の電界効果トランジスタ
と、 前記半導体基板の主表面に形成された前記アクセストラ
ンジスタの各々を形成する第２の電界効果トランジスタ
とを備え、 前記第１の電界効果トランジスタは、 前記半導体基板の主表面上に形成され、第１の厚みと第
１の誘電率とを有する第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
極とを含み、 前記第２の電界効果トランジスタは、 前記半導体基板の主表面上に形成され、第２の厚みと第
２の誘電率とを有する第２のゲート絶縁膜と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
極とを含み、 前記第１の厚みに対する前記第１の誘電率の比は前記第
２の厚みに対する前記第２の誘電率の比よりも大きい、
半導体記憶装置。 - 【請求項７】 フリップフロップ回路を構成する一対の
第１導電型の駆動用トランジスタおよび一対の第２導電
型の負荷トランジスタと、一対のアクセストランジスタ
とを有するスタティック型メモリセルを備えた半導体記
憶装置の製造方法であって、 半導体基板の主表面上に第１の誘電率を有する第１のゲ
ート絶縁膜を形成する工程と、 前記半導体基板の主表面上に第１の誘電率よりも小さい
第２の誘電率を有する第２のゲート絶縁膜を形成する工
程と、 前記第１のゲート絶縁膜上に第１のゲート電極を形成す
る工程と、 前記第２のゲート絶縁膜上に第２のゲート電極を形成す
る工程とを備え、 それによって、前記駆動用トランジスタの各々を構成す
る第１の電界効果トランジスタが前記第１のゲート絶縁
膜と前記第１のゲート電極とを含むように形成され、か
つ前記アクセストランジスタの各々を構成する第２の電
界効果トランジスタが前記第２のゲート絶縁膜と前記第
２のゲート電極とを含むように形成される、半導体記憶
装置の製造方法。 - 【請求項８】 フリップフロップ回路を構成する一対の
第１導電型の駆動用トランジスタおよび一対の第２導電
型の負荷トランジスタと、一対のアクセストランジスタ
とを有し、前記駆動用トランジスタと前記アクセストラ
ンジスタとは半導体基板の主表面に形成された電界効果
トランジスタから構成され、前記負荷トランジスタは前
記電界効果トランジスタの上に形成された第１および第
２の薄膜トランジスタから構成されるスタティック型メ
モリセルを含む半導体記憶装置の製造方法であって、 前記半導体基板の上方に第１の方向に延びる第１の帯状
部分と第２の方向に延びる第２の帯状部分とを有する第
１の半導体層を形成する工程と、 前記第１の半導体層上に絶縁膜を形成する工程と、 前記第２の方向と交差する第３の方向に延びる第３の帯
状部分と前記第１の方向と交差する第４の方向に延びる
第４の帯状部分とを有する第２の半導体層を前記第３の
帯状部分が前記第２の帯状部分と交差し、かつ前記第４
の帯状部分が前記第１の帯状部分と交差するように前記
絶縁膜上に形成する工程と、 前記第１の帯状部分の前記第４の帯状部分と交差する領
域をチャネル領域として規定するように前記第１の帯状
部分に互いに間隔を有して前記第１の薄膜トランジスタ
を構成する第１のソースおよびドレイン領域を形成する
工程と、 前記第３の帯状部分の前記第２の帯状部分と交差する領
域をチャネル領域として規定するように前記第３の帯状
部分に互いに間隔を有して前記第２の薄膜トランジスタ
を構成する第２のソースおよびドレイン領域を形成する
工程とを備えた、半導体記憶装置の製造方法。 - 【請求項９】 フリップフロップ回路を構成する一対の
第１導電型の駆動用トランジスタおよび一対の第２導電
型の負荷トランジスタと、一対のアクセストランジスタ
とを有するスタティック型メモリセルを備えた半導体記
憶装置の製造方法であって、 第１の不純物濃度プロファイルを有し、その第１の不純
物濃度プロファイルが前記主表面から第１の深さ位置に
不純物濃度ピークを有するように半導体基板に不純物が
導入されて、前記半導体基板の主表面に第１のチャネル
領域が形成される工程と、 第２の不純物濃度プロファイルを有し、その第２の不純
物濃度プロファイルが前記主表面から第１の深さ位置よ
りも浅い第２の深さ位置に不純物濃度ピークを有するよ
うに、かつ第２の深さ位置よりも深い位置では前記第１
の不純物濃度プロファイルよりも高い濃度値を有するよ
うに前記半導体基板に不純物が導入されて、前記半導体
基板の主表面に第２のチャネル領域が形成される工程
と、 前記第１のチャネル領域を挟むように前記半導体基板の
主表面に前記ドライバトランジスタの一対の第１のソー
スおよびドレイン領域を形成する工程と、 前記第２のチャネル領域を挟むように前記半導体基板の
主表面に前記アクセストランジスタの一対の第２のソー
スおよびドレイン領域を形成する工程と、 それによって、前記ドライバトランジスタの各々を構成
する第１の電界効果トランジスタが、一対の第１のソー
スおよびドレイン領域を含むように形成され、かつ前記
アクセストランジスタの各々を構成する第２の電界効果
トランジスタが、一対の第２のソースおよびドレイン領
域を含むように形成される、半導体記憶装置の製造方
法。 - 【請求項１０】 フリップフロップ回路を構成する一対
の第１導電型の駆動用トランジスタおよび一対の第２導
電型の負荷トランジスタと、一対のアクセストランジス
タとを有するスタティック型メモリセルを備えた半導体
記憶装置の製造方法であって、 第１の不純物濃度プロファイルを有し、その第１の不純
物濃度プロファイルが前記主表面から第１の深さ位置に
不純物濃度ピークを有するように、半導体基板に不純物
が導入されて、前記半導体基板の主表面に第１のチャネ
ル領域が形成される工程と、 第２の不純物濃度プロファイルを有し、その第２の不純
物濃度プロファイルが前記主表面から第１の深さ位置よ
りも浅い第２の深さ位置に不純物濃度ピークを有するよ
うに、かつ前記主表面から前記第１の深さ位置よりも深
い第３の深さ位置までの前記第１の不純物濃度プロファ
イルによって定められる不純物量が、前記主表面から前
記第３の深さ位置までの前記第２の不純物濃度プロファ
イルによって定められる不純物量よりも多くなるよう
に、前記半導体基板に不純物が導入されて、前記半導体
基板の主表面に第２のチャネル領域が形成される工程
と、 前記第１のチャネル領域を挟むように前記半導体基板の
主表面に前記ドライバトランジスタの一対の第１のソー
スおよびドレイン領域を形成する工程と、 前記第２のチャネル領域を挟むように前記半導体基板の
主表面に前記アクセストランジスタの一対の第２のソー
スおよびドレイン領域を形成する工程と、 それによって、前記ドライバトランジスタの各々を構成
する第１の電界効果トランジスタが、一対の第１のソー
スおよびドレイン領域を含むように形成され、かつ前記
アクセストランジスタの各々を構成する第２の電界効果
トランジスタが、一対の第２のソースおよびドレイン領
域を含むように形成される、半導体記憶装置の製造方
法。
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