JPH10303318A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH10303318A JPH10303318A JP9108882A JP10888297A JPH10303318A JP H10303318 A JPH10303318 A JP H10303318A JP 9108882 A JP9108882 A JP 9108882A JP 10888297 A JP10888297 A JP 10888297A JP H10303318 A JPH10303318 A JP H10303318A
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- H10B10/00—Static random access memory [SRAM] devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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Abstract
(57)【要約】
【課題】 ＳＲＡＭメモリセルを構成する駆動用トラン
ジスタのバラツキを、集積度を低下させることなく、抑
制できるようにする。 【解決手段】 例えば、不純物濃度が１×１０19ｃｍ-3
に、ＬＤＤ領域１０６ａを形成し、例えば、不純物濃度
が２×１０20ｃｍ-3に、ソース・ドレイン１０８を形成
する。そして、駆動用トランジスタを構成するゲート電
極１０３ｂのソース側にのみ、例えば不純物濃度が１×
１０18ｃｍ-3に、ポケット領域１０５ａを形成する。
ジスタのバラツキを、集積度を低下させることなく、抑
制できるようにする。 【解決手段】 例えば、不純物濃度が１×１０19ｃｍ-3
に、ＬＤＤ領域１０６ａを形成し、例えば、不純物濃度
が２×１０20ｃｍ-3に、ソース・ドレイン１０８を形成
する。そして、駆動用トランジスタを構成するゲート電
極１０３ｂのソース側にのみ、例えば不純物濃度が１×
１０18ｃｍ-3に、ポケット領域１０５ａを形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリセルを有
する半導体装置およびその製造方法に関する。
する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来より、各種の半導体装置における記
憶手段としてスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）が利用されている。このＳＲＡＭは、ハイ（Ｈ
ｉｇｈ），ロー（Ｌｏｗ）のデータを記憶する複数のセ
ルからなり、このセルとして高抵抗負荷形のものがあ
る。この高抵抗負荷形のＳＲＡＭセルは、図４に示すよ
うに回路を構成している。図４に示すように、このメモ
リセルは、１対のｎチャネル形の電界効果トランジスタ
Ｎ１，Ｎ２（駆動用トランジスタ）のソースが接地電位
に接続され、ドレインが高抵抗負荷Ｒ１，Ｒ２の一端に
それぞれ接続されている。そして、この高抵抗負荷Ｒ
１，Ｒ２の他端は、電源電圧Ｖccに接続されている。
憶手段としてスタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）が利用されている。このＳＲＡＭは、ハイ（Ｈ
ｉｇｈ），ロー（Ｌｏｗ）のデータを記憶する複数のセ
ルからなり、このセルとして高抵抗負荷形のものがあ
る。この高抵抗負荷形のＳＲＡＭセルは、図４に示すよ
うに回路を構成している。図４に示すように、このメモ
リセルは、１対のｎチャネル形の電界効果トランジスタ
Ｎ１，Ｎ２（駆動用トランジスタ）のソースが接地電位
に接続され、ドレインが高抵抗負荷Ｒ１，Ｒ２の一端に
それぞれ接続されている。そして、この高抵抗負荷Ｒ
１，Ｒ２の他端は、電源電圧Ｖccに接続されている。
【０００３】ここで節点は電界効果トランジスタＮ２
のゲートに接続され、節点は電界効果トランジスタＮ
１のゲートに接続されている。また、節点とビット線
Ｂ上の節点は、電界効果トランジスタＮ３（アクセス
トランジスタ）のソースまたはドレイン（第１のノー
ド）にそれぞれ接続されており、反転ビット線ｒＢ上の
節点と節点は、電界効果トランジスタＮ４（アクセ
ストランジスタ）のソースまたはドレイン（第２のノー
ド）に接続されている。そして、その電界効果トランジ
スタＮ３，Ｎ４のゲートは、共通のワード線Ｗに接続さ
れている。したがって、ワード線Ｗを「Ｈｉｇｈ」とす
ることにより、書き込まれた節点，の状態が、ビッ
ト線Ｂ，ｒＢに取り込まれることになる。
のゲートに接続され、節点は電界効果トランジスタＮ
１のゲートに接続されている。また、節点とビット線
Ｂ上の節点は、電界効果トランジスタＮ３（アクセス
トランジスタ）のソースまたはドレイン（第１のノー
ド）にそれぞれ接続されており、反転ビット線ｒＢ上の
節点と節点は、電界効果トランジスタＮ４（アクセ
ストランジスタ）のソースまたはドレイン（第２のノー
ド）に接続されている。そして、その電界効果トランジ
スタＮ３，Ｎ４のゲートは、共通のワード線Ｗに接続さ
れている。したがって、ワード線Ｗを「Ｈｉｇｈ」とす
ることにより、書き込まれた節点，の状態が、ビッ
ト線Ｂ，ｒＢに取り込まれることになる。
【０００４】図５は、それらトランジスタの配置関係を
示す平面図および断面図であり、（ａ）のＡＡおよび
Ａ’Ａ’断面を（ｂ）に示している。図５（ａ）におい
て、Ｎ１〜Ｎ４は図４で示した各トランジスタを示し、
〜は、図４で示した各節点を示している。また、図
５（ａ）は、セル２個を示しており、隣り合うセルのト
ランジスタＮ２がソースを共有している。なお、図５
（ａ）において、斜線部がゲート電極を示し、梨地で示
す領域が不純物拡散領域である。
示す平面図および断面図であり、（ａ）のＡＡおよび
Ａ’Ａ’断面を（ｂ）に示している。図５（ａ）におい
て、Ｎ１〜Ｎ４は図４で示した各トランジスタを示し、
〜は、図４で示した各節点を示している。また、図
５（ａ）は、セル２個を示しており、隣り合うセルのト
ランジスタＮ２がソースを共有している。なお、図５
（ａ）において、斜線部がゲート電極を示し、梨地で示
す領域が不純物拡散領域である。
【０００５】また、各トランジスタは、図５（ｂ）に示
すように、ＬＤＤ構造となっている。すなわち、半導体
基板５０１ａ，５０１ｂ上に、ゲート絶縁膜５０２を介
してゲート電極５０３ａ，５０３ｂが形成されている。
また、そのゲート電極５０３ａ，５０３ｂ側壁には、サ
イドウォール５０４が形成されている。そして、ゲート
電極５０３ａをはさんで、半導体基板５０１ａにＬＤＤ
領域５０５ａとソース・ドレイン５０６ａが形成されて
いる。同様に、ゲート電極５０３ｂをはさんで、半導体
基板５０１ｂにＬＤＤ領域５０５ｂとソース・ドレイン
５０６ｂが形成されている。
すように、ＬＤＤ構造となっている。すなわち、半導体
基板５０１ａ，５０１ｂ上に、ゲート絶縁膜５０２を介
してゲート電極５０３ａ，５０３ｂが形成されている。
また、そのゲート電極５０３ａ，５０３ｂ側壁には、サ
イドウォール５０４が形成されている。そして、ゲート
電極５０３ａをはさんで、半導体基板５０１ａにＬＤＤ
領域５０５ａとソース・ドレイン５０６ａが形成されて
いる。同様に、ゲート電極５０３ｂをはさんで、半導体
基板５０１ｂにＬＤＤ領域５０５ｂとソース・ドレイン
５０６ｂが形成されている。
【０００６】そして、その中で、書き込み時のデータ破
壊を防ぐために、アクセストランジスタより駆動用トラ
ンジスタの方が、電流能力が高くなるように構成されて
いた。例えば、駆動用トランジスタはそのゲート長をア
クセストランジスタより短くし、かつ駆動用トランジス
タのゲート幅はなるべく長くなるようにしていた。とこ
ろが近年、メモリセルの微細化が進んできているため、
電源電圧が低下してきている。このため、セルの動作が
不安定になってきているが、これを防ぐために、アクセ
ストランジスタのしきい値電圧を下げるようにしてい
る。このため、例えば、アクセストランジスタが形成さ
れる領域の基板不純物濃度（ウエル濃度）を、駆動用ト
ランジスタが形成される領域の基板不純物濃度より低く
なるようにしていた。
壊を防ぐために、アクセストランジスタより駆動用トラ
ンジスタの方が、電流能力が高くなるように構成されて
いた。例えば、駆動用トランジスタはそのゲート長をア
クセストランジスタより短くし、かつ駆動用トランジス
タのゲート幅はなるべく長くなるようにしていた。とこ
ろが近年、メモリセルの微細化が進んできているため、
電源電圧が低下してきている。このため、セルの動作が
不安定になってきているが、これを防ぐために、アクセ
ストランジスタのしきい値電圧を下げるようにしてい
る。このため、例えば、アクセストランジスタが形成さ
れる領域の基板不純物濃度（ウエル濃度）を、駆動用ト
ランジスタが形成される領域の基板不純物濃度より低く
なるようにしていた。
【０００７】例えば、図５（ｂ）において、半導体基板
５０１ａの不純物濃度が、半導体基板５０１ｂの不純物
濃度より低く形成されていた。すなわち、従来では、基
板不純物濃度を変更することで、まず駆動用トランジス
タは図６（ａ）に示す特性とし、アクセストランジスタ
は図６（ｂ）で示す特性として用いていた。そして、従
来では、図６（ａ）で示される特性の駆動用トランジス
タを、ポイント６０１で示される状態で用い、図６
（ｂ）で示される特性のアクセストランジスタを、ポイ
ント６０２で示される状態で用いていた。
５０１ａの不純物濃度が、半導体基板５０１ｂの不純物
濃度より低く形成されていた。すなわち、従来では、基
板不純物濃度を変更することで、まず駆動用トランジス
タは図６（ａ）に示す特性とし、アクセストランジスタ
は図６（ｂ）で示す特性として用いていた。そして、従
来では、図６（ａ）で示される特性の駆動用トランジス
タを、ポイント６０１で示される状態で用い、図６
（ｂ）で示される特性のアクセストランジスタを、ポイ
ント６０２で示される状態で用いていた。
【０００８】
【発明が解決しようとする課題】ところで、より高集積
化のためにそのＳＲＡＭの微細化が進められているが、
微細化に伴い動作電圧がより低くなってきている。従っ
て、上述したＳＲＡＭにおいて、用いる電界効果トラン
ジスタが、より低い電圧で駆動されることになる。とこ
ろが、前述の図６に示した状態として駆動用トランジス
タを構成していたので、セル毎の駆動用トランジスタに
おけるしきい値電圧のバラツキが大きくなってしまうと
いう問題があった。すなわち、図６（ａ）に示すよう
に、駆動用トランジスタの設定状態が、しきい値電圧の
ゲート長依存性が大きい領域で用いられていたからであ
る。
化のためにそのＳＲＡＭの微細化が進められているが、
微細化に伴い動作電圧がより低くなってきている。従っ
て、上述したＳＲＡＭにおいて、用いる電界効果トラン
ジスタが、より低い電圧で駆動されることになる。とこ
ろが、前述の図６に示した状態として駆動用トランジス
タを構成していたので、セル毎の駆動用トランジスタに
おけるしきい値電圧のバラツキが大きくなってしまうと
いう問題があった。すなわち、図６（ａ）に示すよう
に、駆動用トランジスタの設定状態が、しきい値電圧の
ゲート長依存性が大きい領域で用いられていたからであ
る。
【０００９】ここで、その駆動用トランジスタを、図６
（ａ）のポイント６０３で示される状態で用いれば、し
きい値電圧のゲート長依存性が小さい状態となり、駆動
用トランジスタの特性のバラツキが抑制できるようにな
る。しかしながら、駆動用トランジスタのゲート長を長
くすれば、それに合わせてアクセストランジスタのゲー
ト長も長くする必要があり、集積度の向上を妨げてしま
う。
（ａ）のポイント６０３で示される状態で用いれば、し
きい値電圧のゲート長依存性が小さい状態となり、駆動
用トランジスタの特性のバラツキが抑制できるようにな
る。しかしながら、駆動用トランジスタのゲート長を長
くすれば、それに合わせてアクセストランジスタのゲー
ト長も長くする必要があり、集積度の向上を妨げてしま
う。
【００１０】この発明は、以上のような問題点を解消す
るためになされたものであり、ＳＲＡＭメモリセルを構
成する駆動用トランジスタのバラツキを、集積度を低下
させることなく、抑制できるようにすることを目的とす
る。
るためになされたものであり、ＳＲＡＭメモリセルを構
成する駆動用トランジスタのバラツキを、集積度を低下
させることなく、抑制できるようにすることを目的とす
る。
【００１１】
【課題を解決するための手段】この発明の半導体装置
は、第１導電形の半導体基板上に形成され、２個の駆動
用トランジスタを備えた１個のフリップフロップ回路お
よび２個のアクセストランジスタで構成されたメモリセ
ルを複数備え、隣接するメモリセルの駆動用トランジス
タ２つが、半導体基板に形成された第２導電形の同一の
不純物領域を共通ソースとして共用し、その共通ソース
の少なくともゲート方向の両端部が、半導体基板より高
濃度の第１導電形の不純物領域からなるポケット領域で
覆われているようにした。このように構成したので、駆
動用トランジスタのショートチャネル効果を抑制でき
る。また、この発明の半導体装置の製造方法は、まず、
隣り合うメモリセルを構成する駆動用トランジスタとな
り、ソースを共有する第１および第２のゲート電極含む
ゲート電極を、第１導電形の半導体基板上にゲート絶縁
膜を介して形成する。次に、ゲート電極両脇の半導体基
板に、第２導電形の不純物を導入してソース・ドレイン
を形成する。そして、第１および第２のゲート電極には
さまれた領域のみに第１導電形を有する不純物を導入
し、第１および第２のゲート電極にはさまれた領域のソ
ースの少なくともゲート方向の両端部を覆うようにポケ
ット領域を形成するようにした。この結果、駆動用トラ
ンジスタはショートチャネル効果が抑制された状態で形
成される。そして、この発明の半導体装置の製造方法
は、まず、隣り合うメモリセルを構成する駆動用トラン
ジスタとなり、ソースを共有する第１および第２のゲー
ト電極含むゲート電極を、第１導電形の半導体基板上に
ゲート絶縁膜を介して形成する。次に、第１および第２
のゲート電極にはさまれた領域のみに第１導電形を有す
る不純物を導入して不純物領域を形成する。そして、ゲ
ート電極両脇の半導体基板に、第２導電形の不純物を導
入してソース・ドレインを形成し、第１および第２のゲ
ート電極にはさまれた領域のソースの少なくともゲート
方向の両端部が不純物領域からなるポケット領域に覆わ
れた状態とするようにした。この結果、駆動用トランジ
スタはショートチャネル効果が抑制された状態で形成さ
れる。
は、第１導電形の半導体基板上に形成され、２個の駆動
用トランジスタを備えた１個のフリップフロップ回路お
よび２個のアクセストランジスタで構成されたメモリセ
ルを複数備え、隣接するメモリセルの駆動用トランジス
タ２つが、半導体基板に形成された第２導電形の同一の
不純物領域を共通ソースとして共用し、その共通ソース
の少なくともゲート方向の両端部が、半導体基板より高
濃度の第１導電形の不純物領域からなるポケット領域で
覆われているようにした。このように構成したので、駆
動用トランジスタのショートチャネル効果を抑制でき
る。また、この発明の半導体装置の製造方法は、まず、
隣り合うメモリセルを構成する駆動用トランジスタとな
り、ソースを共有する第１および第２のゲート電極含む
ゲート電極を、第１導電形の半導体基板上にゲート絶縁
膜を介して形成する。次に、ゲート電極両脇の半導体基
板に、第２導電形の不純物を導入してソース・ドレイン
を形成する。そして、第１および第２のゲート電極には
さまれた領域のみに第１導電形を有する不純物を導入
し、第１および第２のゲート電極にはさまれた領域のソ
ースの少なくともゲート方向の両端部を覆うようにポケ
ット領域を形成するようにした。この結果、駆動用トラ
ンジスタはショートチャネル効果が抑制された状態で形
成される。そして、この発明の半導体装置の製造方法
は、まず、隣り合うメモリセルを構成する駆動用トラン
ジスタとなり、ソースを共有する第１および第２のゲー
ト電極含むゲート電極を、第１導電形の半導体基板上に
ゲート絶縁膜を介して形成する。次に、第１および第２
のゲート電極にはさまれた領域のみに第１導電形を有す
る不純物を導入して不純物領域を形成する。そして、ゲ
ート電極両脇の半導体基板に、第２導電形の不純物を導
入してソース・ドレインを形成し、第１および第２のゲ
ート電極にはさまれた領域のソースの少なくともゲート
方向の両端部が不純物領域からなるポケット領域に覆わ
れた状態とするようにした。この結果、駆動用トランジ
スタはショートチャネル効果が抑制された状態で形成さ
れる。
【００１２】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の製造方法を示す説明図である。以下、この実施の形
態１における製造方法に関して説明する。まず、図１
（ａ）に示すように、不純物濃度が３×１０17ｃｍ-3の
ｐ形の半導体基板１０１上に、ゲート絶縁膜１０２を介
し、ゲート電極１０３ａ，１０３ｂを形成する。なお、
半導体基板１０１の不純物濃度は、１×１０16〜１×１
０18ｃｍ-3ならよい。
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の製造方法を示す説明図である。以下、この実施の形
態１における製造方法に関して説明する。まず、図１
（ａ）に示すように、不純物濃度が３×１０17ｃｍ-3の
ｐ形の半導体基板１０１上に、ゲート絶縁膜１０２を介
し、ゲート電極１０３ａ，１０３ｂを形成する。なお、
半導体基板１０１の不純物濃度は、１×１０16〜１×１
０18ｃｍ-3ならよい。
【００１３】ここで、ゲート電極１０３ａはゲート電極
１０３ｂよりゲート長が長くなっている。すなわち、ゲ
ート電極１０３ａがアクセストランジスタを構成し、ゲ
ート電極１０３ｂが駆動用トランジスタを構成するもの
である。また、図には、隣り合うメモリセルのソースを
共有する駆動用トランジスタのゲート電極を示してい
る。すなわち、図１において、２つのゲート電極１０３
ｂは、それぞれ隣接するメモリセルを構成するものであ
る。
１０３ｂよりゲート長が長くなっている。すなわち、ゲ
ート電極１０３ａがアクセストランジスタを構成し、ゲ
ート電極１０３ｂが駆動用トランジスタを構成するもの
である。また、図には、隣り合うメモリセルのソースを
共有する駆動用トランジスタのゲート電極を示してい
る。すなわち、図１において、２つのゲート電極１０３
ｂは、それぞれ隣接するメモリセルを構成するものであ
る。
【００１４】そして、フォトリソグラフィ技術により、
２つのゲート電極１０３ｂの間の領域に開口を有するレ
ジストパターン１０４を形成する。すなわち、このレジ
ストパターン１０４は、隣り合うセルでソースを共有す
る駆動用トランジスタの、ソース形成領域に開口を有す
るものである。そして、図１（ａ）に示すように、この
レジストパターン１０４が形成された状態上より、Ｂの
イオン注入をおこない、ｐ形不純物領域１０５を形成す
る。このイオン注入は、１×１０13ｃｍ-2，１０ＫｅＶ
の３０°斜め注入とした。なお、このイオン注入の条件
は、１×１０13〜１×１０14ｃｍ-2，５〜３０ＫｅＶ、
そして、注入角度は０〜６０°ならよい。
２つのゲート電極１０３ｂの間の領域に開口を有するレ
ジストパターン１０４を形成する。すなわち、このレジ
ストパターン１０４は、隣り合うセルでソースを共有す
る駆動用トランジスタの、ソース形成領域に開口を有す
るものである。そして、図１（ａ）に示すように、この
レジストパターン１０４が形成された状態上より、Ｂの
イオン注入をおこない、ｐ形不純物領域１０５を形成す
る。このイオン注入は、１×１０13ｃｍ-2，１０ＫｅＶ
の３０°斜め注入とした。なお、このイオン注入の条件
は、１×１０13〜１×１０14ｃｍ-2，５〜３０ＫｅＶ、
そして、注入角度は０〜６０°ならよい。
【００１５】次いで、図１（ｂ）に示すように、レジス
トパターン１０４を除去した後、Ｐのイオン注入を行
い、低濃度ｎ形不純物領域１０６を形成する。このイオ
ン注入の条件は、３×１０13ｃｍ-2，１０ＫｅＶとし
た。なお、このイオン注入の条件は、１×１０13〜１×
１０14ｃｍ-2，５〜３０ＫｅＶならよい。そして、図１
（ｃ）に示すように、ゲート電極１０３ａ，１０３ｂの
側壁に、サイドウォール１０７を形成した後、Ａｓをイ
オン注入し、ソース・ドレイン１０８を形成する。この
イオン注入の条件は、３×１０15ｃｍ-2，４０ＫｅＶと
した。なお、このイオン注入の条件は、１×１０15〜１
×１０16ｃｍ-2，１０〜１００ＫｅＶならよい。
トパターン１０４を除去した後、Ｐのイオン注入を行
い、低濃度ｎ形不純物領域１０６を形成する。このイオ
ン注入の条件は、３×１０13ｃｍ-2，１０ＫｅＶとし
た。なお、このイオン注入の条件は、１×１０13〜１×
１０14ｃｍ-2，５〜３０ＫｅＶならよい。そして、図１
（ｃ）に示すように、ゲート電極１０３ａ，１０３ｂの
側壁に、サイドウォール１０７を形成した後、Ａｓをイ
オン注入し、ソース・ドレイン１０８を形成する。この
イオン注入の条件は、３×１０15ｃｍ-2，４０ＫｅＶと
した。なお、このイオン注入の条件は、１×１０15〜１
×１０16ｃｍ-2，１０〜１００ＫｅＶならよい。
【００１６】以上のことにより、図１（ｃ）に示すよう
に、不純物濃度が１×１０19ｃｍ-3にＬＤＤ領域１０６
ａが形成され、不純物濃度が２×１０20ｃｍ-3にソース
・ドレイン１０８が形成され、そして、ゲート電極１０
３ｂのソース側にのみ、不純物濃度が１×１０18ｃｍ-3
にポケット領域１０５ａが形成される。この結果、この
実施の形態１によれば、駆動用トランジスタのみが、ゲ
ート電極下のソース端部がｐ形不純物領域（ポケット領
域）で覆われた状態となる。このため、駆動用トランジ
スタ形成領域の基板濃度を変更することなく、ショート
チャネル効果を抑制でき、この駆動用トランジスタを図
１（ｄ）の実践で示す特性とすることができる。なお、
図１（ｄ）において、点線はアクセストランジスタの特
性を示すものである。そして、この実施の形態１によれ
ば、図１（ｄ）の白丸で示すように、駆動用トランジス
タをしきい値電圧のゲート長依存性が小さい領域で用い
ることが可能となる。
に、不純物濃度が１×１０19ｃｍ-3にＬＤＤ領域１０６
ａが形成され、不純物濃度が２×１０20ｃｍ-3にソース
・ドレイン１０８が形成され、そして、ゲート電極１０
３ｂのソース側にのみ、不純物濃度が１×１０18ｃｍ-3
にポケット領域１０５ａが形成される。この結果、この
実施の形態１によれば、駆動用トランジスタのみが、ゲ
ート電極下のソース端部がｐ形不純物領域（ポケット領
域）で覆われた状態となる。このため、駆動用トランジ
スタ形成領域の基板濃度を変更することなく、ショート
チャネル効果を抑制でき、この駆動用トランジスタを図
１（ｄ）の実践で示す特性とすることができる。なお、
図１（ｄ）において、点線はアクセストランジスタの特
性を示すものである。そして、この実施の形態１によれ
ば、図１（ｄ）の白丸で示すように、駆動用トランジス
タをしきい値電圧のゲート長依存性が小さい領域で用い
ることが可能となる。
【００１７】実施の形態２ 以下、この発明の第２の実施の形態について説明する。
この実施の形態２では、まず、図２（ａ）に示すよう
に、ｐ形の半導体基板２０１上に、ゲート絶縁膜２０２
を介し、ゲート電極２０３ａ，２０３ｂを形成する。な
お、ゲート電極２０３ａは、ゲート電極２０３ｂよりゲ
ート長が長くなっている。ここまでは、上記実施の形態
１と同様である。そして、この実施の形態２では、図２
（ａ）に示すように、ゲート電極２０３ａによるアクセ
ストランジスタ形成領域、および、ゲート電極２０３ｂ
による駆動用トランジスタ形成領域両方に、Ａｓのイオ
ン注入を行い、低濃度ｎ形不純物領域２０４を形成す
る。このイオン注入の条件は、５×１０13ｃｍ-2，２０
ＫｅＶとした。なお、このイオン注入の条件は、１×１
０13〜１×１０14ｃｍ-2，５〜５０ＫｅＶならよい。
この実施の形態２では、まず、図２（ａ）に示すよう
に、ｐ形の半導体基板２０１上に、ゲート絶縁膜２０２
を介し、ゲート電極２０３ａ，２０３ｂを形成する。な
お、ゲート電極２０３ａは、ゲート電極２０３ｂよりゲ
ート長が長くなっている。ここまでは、上記実施の形態
１と同様である。そして、この実施の形態２では、図２
（ａ）に示すように、ゲート電極２０３ａによるアクセ
ストランジスタ形成領域、および、ゲート電極２０３ｂ
による駆動用トランジスタ形成領域両方に、Ａｓのイオ
ン注入を行い、低濃度ｎ形不純物領域２０４を形成す
る。このイオン注入の条件は、５×１０13ｃｍ-2，２０
ＫｅＶとした。なお、このイオン注入の条件は、１×１
０13〜１×１０14ｃｍ-2，５〜５０ＫｅＶならよい。
【００１８】次いで、図２（ｂ）に示すように、フォト
リソグラフィ技術により、２つのゲート電極２０３ｂの
間の領域に開口を有するレジストパターン２０５を形成
する。そして、このレジストパターン２０５が形成され
た状態上より、ＢＦ2 のイオン注入をおこない、ｐ形不
純物領域２０６を形成する。このイオン注入は、２×１
０13ｃｍ-2，４０ＫｅＶの３０°斜め注入とした。な
お、このイオン注入の条件は、１×１０13〜１×１０14
ｃｍ-2，２０〜１２０ＫｅＶ、そして、注入角度は０〜
６０°ならよい。
リソグラフィ技術により、２つのゲート電極２０３ｂの
間の領域に開口を有するレジストパターン２０５を形成
する。そして、このレジストパターン２０５が形成され
た状態上より、ＢＦ2 のイオン注入をおこない、ｐ形不
純物領域２０６を形成する。このイオン注入は、２×１
０13ｃｍ-2，４０ＫｅＶの３０°斜め注入とした。な
お、このイオン注入の条件は、１×１０13〜１×１０14
ｃｍ-2，２０〜１２０ＫｅＶ、そして、注入角度は０〜
６０°ならよい。
【００１９】次いで、図２（ｃ）に示すように、レジス
トパターン２０５を除去した後、ゲート電極２０３ａ，
２０３ｂの側壁に、サイドウォール２０７を形成した
後、Ａｓをイオン注入し、ソース・ドレイン２０８を形
成する。このＡｓのイオン注入は、上記実施の形態１に
おけるソース・ドレイン形成と同様である。この結果、
ＬＤＤ領域２０４ａが形成され、そして、ゲート電極２
０３ｂのソース側にのみ、ポケット領域２０６ａが形成
される。以上のことにより、不純物濃度が１×１０19ｃ
ｍ-3にＬＤＤ領域２０４ａが形成され、不純物濃度が２
×１０20ｃｍ-3にソース・ドレイン２０８が形成され、
そして、ゲート電極２０３ｂのソース側にのみ、不純物
濃度が１×１０18ｃｍ-3にポケット領域２０６ａが形成
される。この結果、この実施の形態２においても上記実
施の形態１と同様に、駆動用トランジスタをしきい値電
圧のゲート長依存性が小さい領域で用いることが可能と
なる。
トパターン２０５を除去した後、ゲート電極２０３ａ，
２０３ｂの側壁に、サイドウォール２０７を形成した
後、Ａｓをイオン注入し、ソース・ドレイン２０８を形
成する。このＡｓのイオン注入は、上記実施の形態１に
おけるソース・ドレイン形成と同様である。この結果、
ＬＤＤ領域２０４ａが形成され、そして、ゲート電極２
０３ｂのソース側にのみ、ポケット領域２０６ａが形成
される。以上のことにより、不純物濃度が１×１０19ｃ
ｍ-3にＬＤＤ領域２０４ａが形成され、不純物濃度が２
×１０20ｃｍ-3にソース・ドレイン２０８が形成され、
そして、ゲート電極２０３ｂのソース側にのみ、不純物
濃度が１×１０18ｃｍ-3にポケット領域２０６ａが形成
される。この結果、この実施の形態２においても上記実
施の形態１と同様に、駆動用トランジスタをしきい値電
圧のゲート長依存性が小さい領域で用いることが可能と
なる。
【００２０】実施の形態３ 以下、この発明の第３の実施の形態について説明する。
この実施の形態３では、まず、図３（ａ）に示すよう
に、ｐ形の半導体基板３０１上に、ゲート絶縁膜３０２
を介し、ゲート電極３０３ａ，３０３ｂを形成する。な
お、ゲート電極３０３ａは、ゲート電極３０３ｂよりゲ
ート長が長くなっている。ここまでは、上記実施の形態
１，２と同様である。そして、図３（ａ）に示すよう
に、ゲート電極３０３ａによるアクセストランジスタ形
成領域、および、ゲート電極３０３ｂによる駆動用トラ
ンジスタ形成領域両方に、ＰもしくはＡｓのイオン注入
を行い、低濃度ｎ形不純物領域３０４を形成する。これ
は、上記実施の形態１もしくは２と同様である。
この実施の形態３では、まず、図３（ａ）に示すよう
に、ｐ形の半導体基板３０１上に、ゲート絶縁膜３０２
を介し、ゲート電極３０３ａ，３０３ｂを形成する。な
お、ゲート電極３０３ａは、ゲート電極３０３ｂよりゲ
ート長が長くなっている。ここまでは、上記実施の形態
１，２と同様である。そして、図３（ａ）に示すよう
に、ゲート電極３０３ａによるアクセストランジスタ形
成領域、および、ゲート電極３０３ｂによる駆動用トラ
ンジスタ形成領域両方に、ＰもしくはＡｓのイオン注入
を行い、低濃度ｎ形不純物領域３０４を形成する。これ
は、上記実施の形態１もしくは２と同様である。
【００２１】次いで、図３（ｂ）に示すように、ゲート
電極３０３ａ，３０３ｂの側壁および上面に保護層３０
５を形成する。ここで、この保護層３０５は、例えば窒
化シリコンから構成する。この後、上記実施の形態１，
２と同様に、Ａｓをイオン注入し、ソース・ドレイン３
０６を形成する。この結果、ソース・ドレイン３０６に
続いてＬＤＤ領域３０４ａが形成される。次いで、この
実施の形態３では、図３（ｃ）に示すように、その保護
層３０５が形成された上に、例えばＳｉＯ2 からなる層
間絶縁膜３０７を形成した後、２つのゲート電極３０３
ｂの間の領域に開口を有するレジストパターン３０８を
形成する。次いで、そのレジストパターン３０８をマス
クとし、選択的に層間絶縁膜３０７をエッチング除去す
る。
電極３０３ａ，３０３ｂの側壁および上面に保護層３０
５を形成する。ここで、この保護層３０５は、例えば窒
化シリコンから構成する。この後、上記実施の形態１，
２と同様に、Ａｓをイオン注入し、ソース・ドレイン３
０６を形成する。この結果、ソース・ドレイン３０６に
続いてＬＤＤ領域３０４ａが形成される。次いで、この
実施の形態３では、図３（ｃ）に示すように、その保護
層３０５が形成された上に、例えばＳｉＯ2 からなる層
間絶縁膜３０７を形成した後、２つのゲート電極３０３
ｂの間の領域に開口を有するレジストパターン３０８を
形成する。次いで、そのレジストパターン３０８をマス
クとし、選択的に層間絶縁膜３０７をエッチング除去す
る。
【００２２】そして、ゲート電極３０３ｂの間の領域に
開口が形成された層間絶縁膜３０７およびレジストパタ
ーン３０８をマスクとし、Ｂの斜めイオン注入をおこな
い、ゲート電極３０３ｂのソース側にのみ、ポケット領
域３０９を形成する。このイオン注入は、３×１０13ｃ
ｍ-2，４０ＫｅＶの４５°斜め注入とした。なお、この
イオン注入の条件は、１×１０13〜１×１０14ｃｍ-2，
２０〜１５０ＫｅＶ、そして、注入角度は１５〜６０°
ならよい。
開口が形成された層間絶縁膜３０７およびレジストパタ
ーン３０８をマスクとし、Ｂの斜めイオン注入をおこな
い、ゲート電極３０３ｂのソース側にのみ、ポケット領
域３０９を形成する。このイオン注入は、３×１０13ｃ
ｍ-2，４０ＫｅＶの４５°斜め注入とした。なお、この
イオン注入の条件は、１×１０13〜１×１０14ｃｍ-2，
２０〜１５０ＫｅＶ、そして、注入角度は１５〜６０°
ならよい。
【００２３】この結果、不純物濃度が１×１０19ｃｍ-3
にＬＤＤ領域３０４ａが形成され、不純物濃度が２×１
０20ｃｍ-3にソース・ドレイン３０６が形成され、そし
て、ゲート電極３０３ｂのソース側にのみ、不純物濃度
が１×１０18ｃｍ-3にポケット領域３０９が形成され
る。従って、この実施の形態３においても上記実施の形
態１，２と同様に、駆動用トランジスタをしきい値電圧
のゲート長依存性が小さい領域で用いることが可能とな
る。なお、この実施の形態３ではポケット領域をＢのイ
オン注入で形成するようにしたが、これに限るものでは
なく、上記実施の形態２と同様に、ＢＦ2 のイオン注入
により形成するようにしてもよい。この場合、そのイオ
ン注入の条件は、１×１０13〜１×１０14ｃｍ-2，８０
〜４００ＫｅＶとし、注入角度を１５〜６０°とすれば
よい。
にＬＤＤ領域３０４ａが形成され、不純物濃度が２×１
０20ｃｍ-3にソース・ドレイン３０６が形成され、そし
て、ゲート電極３０３ｂのソース側にのみ、不純物濃度
が１×１０18ｃｍ-3にポケット領域３０９が形成され
る。従って、この実施の形態３においても上記実施の形
態１，２と同様に、駆動用トランジスタをしきい値電圧
のゲート長依存性が小さい領域で用いることが可能とな
る。なお、この実施の形態３ではポケット領域をＢのイ
オン注入で形成するようにしたが、これに限るものでは
なく、上記実施の形態２と同様に、ＢＦ2 のイオン注入
により形成するようにしてもよい。この場合、そのイオ
ン注入の条件は、１×１０13〜１×１０14ｃｍ-2，８０
〜４００ＫｅＶとし、注入角度を１５〜６０°とすれば
よい。
【００２４】なお、上記実施の形態１〜３では、高抵抗
負荷形のＳＲＡＭセルを例に取り説明したが、これに限
るものではない。２個の駆動用トランジスタを備えた１
個のフリップフロップ回路、および、２個のアクセスト
ランジスタで構成されたメモリセルが複数配置されたも
のであれば、この発明が適用でき、上述と同様の効果を
有するものである。
負荷形のＳＲＡＭセルを例に取り説明したが、これに限
るものではない。２個の駆動用トランジスタを備えた１
個のフリップフロップ回路、および、２個のアクセスト
ランジスタで構成されたメモリセルが複数配置されたも
のであれば、この発明が適用でき、上述と同様の効果を
有するものである。
【００２５】
【発明の効果】以上説明したように、この発明では、第
１導電形の半導体基板上に形成され、２個の駆動用トラ
ンジスタを備えた１個のフリップフロップ回路および２
個のアクセストランジスタで構成されたメモリセルを複
数備え、隣接するメモリセルの駆動用トランジスタ２つ
が、半導体基板に形成された第２導電形の同一の不純物
領域を共通ソースとして共用している半導体装置におい
て、その共通ソースの少なくともゲート方向の両端部
が、半導体基板より高濃度の第１導電形の不純物領域か
らなるポケット領域で覆われているようにした。このた
め、この発明によれば、メモリセルを構成する駆動用ト
ランジスタが、ショートチャネル効果が抑制された状態
で、ゲート長をより短くしてもしきい値電圧のゲート長
依存性が小さい特性を有するものとなる。この結果、メ
モリセルを構成する駆動用トランジスタのバラツキを、
集積度を低下させることなく抑制できるようになる。
１導電形の半導体基板上に形成され、２個の駆動用トラ
ンジスタを備えた１個のフリップフロップ回路および２
個のアクセストランジスタで構成されたメモリセルを複
数備え、隣接するメモリセルの駆動用トランジスタ２つ
が、半導体基板に形成された第２導電形の同一の不純物
領域を共通ソースとして共用している半導体装置におい
て、その共通ソースの少なくともゲート方向の両端部
が、半導体基板より高濃度の第１導電形の不純物領域か
らなるポケット領域で覆われているようにした。このた
め、この発明によれば、メモリセルを構成する駆動用ト
ランジスタが、ショートチャネル効果が抑制された状態
で、ゲート長をより短くしてもしきい値電圧のゲート長
依存性が小さい特性を有するものとなる。この結果、メ
モリセルを構成する駆動用トランジスタのバラツキを、
集積度を低下させることなく抑制できるようになる。
【図１】 この発明の第１の実施の形態における半導体
装置の製造方法を示す説明図である。
装置の製造方法を示す説明図である。
【図２】 この発明の第２の実施の形態における半導体
装置の製造方法を示す説明図である。
装置の製造方法を示す説明図である。
【図３】 この発明の第３の実施の形態における半導体
装置の製造方法を示す説明図である。
装置の製造方法を示す説明図である。
【図４】 高抵抗負荷形のＳＲＡＭセルの構成を示す回
路図である。
路図である。
【図５】 図４に示したトランジスタの配置関係を示す
平面図および断面図である。
平面図および断面図である。
【図６】 図５に示したＳＲＡＭセルを構成するトラン
ジスタの特性を示す特性図である。
ジスタの特性を示す特性図である。
１０１…半導体基板、１０２…ゲート絶縁膜、１０３
ａ，１０３ｂ…ゲート電極、１０４…レジストパター
ン、１０５…ｐ形不純物領域、１０６…低濃度ｎ形不純
物領域、１０７…サイドウォール、１０８…ソース・ド
レイン。
ａ，１０３ｂ…ゲート電極、１０４…レジストパター
ン、１０５…ｐ形不純物領域、１０６…低濃度ｎ形不純
物領域、１０７…サイドウォール、１０８…ソース・ド
レイン。
Claims (6)
- 【請求項１】 第１導電形の半導体基板上に形成され、
２個の駆動用トランジスタを備えた１個のフリップフロ
ップ回路および２個のアクセストランジスタで構成され
たメモリセルを複数備え、 隣接するメモリセルの駆動用トランジスタ２つが、前記
半導体基板に形成された第２導電形の同一の不純物領域
を共通ソースとして共用し、 前記共通ソースの少なくともゲート方向の両端部が、前
記半導体基板より高濃度の第１導電形の不純物領域から
なるポケット領域で覆われていることを特徴とする半導
体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記駆動用トランジスタのソース・ドレインは、ゲート
電極側ほど低い不純物濃度となっていることを特徴とす
る半導体装置。 - 【請求項３】 第１導電形の半導体基板上に形成され、
２個の駆動用トランジスタを備えた１個のフリップフロ
ップ回路および２個のアクセストランジスタで構成され
たメモリセルを複数備えた半導体装置の製造方法におい
て、 隣り合うメモリセルを構成する駆動用トランジスタとな
り、ソースを共有する第１および第２のゲート電極含む
ゲート電極を、前記第１導電形の半導体基板上にゲート
絶縁膜を介して形成する第１の工程と、 前記ゲート電極両脇の前記半導体基板に、第２導電形の
不純物を導入してソース・ドレインを形成する第２の工
程と、 前記第１および第２のゲート電極にはさまれた領域のみ
に第１導電形を有する不純物を導入し、前記第１および
第２のゲート電極にはさまれた領域のソースの少なくと
もゲート方向の両端部を覆うようにポケット領域を形成
する第３の工程とを少なくとも備えたことを特徴とする
半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記第３の工程の前に、前記ゲート電極両脇の前記半導
体基板に第２導電形の不純物を導入し、前記ソース・ド
レインのゲート電極側に不純物濃度が低い領域を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 第１導電形の半導体基板上に形成され、
２個の駆動用トランジスタを備えた１個のフリップフロ
ップ回路および２個のアクセストランジスタで構成され
たメモリセルを複数備えた半導体装置の製造方法におい
て、 隣り合うメモリセルを構成する駆動用トランジスタとな
り、ソースを共有する第１および第２のゲート電極含む
ゲート電極を、前記第１導電形の半導体基板上にゲート
絶縁膜を介して形成する第１の工程と、 前記第１および第２のゲート電極にはさまれた領域のみ
に第１導電形を有する不純物を導入して不純物領域を形
成する第２の工程と、 前記ゲート電極両脇の前記半導体基板に、第２導電形の
不純物を導入してソース・ドレインを形成し、前記第１
および第２のゲート電極にはさまれた領域のソースの少
なくともゲート方向の両端部が前記不純物領域からなる
ポケット領域に覆われた状態とする第３の工程とを少な
くとも備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第１の工程の後に、前記ゲート電極両脇の前記半導
体基板に第２導電形の不純物を導入し、前記ソース・ド
レインのゲート電極側に不純物濃度が低い領域を形成す
ることを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9108882A JP3058119B2 (ja) | 1997-04-25 | 1997-04-25 | 半導体装置の製造方法 |
| US09/065,587 US6359319B1 (en) | 1997-04-25 | 1998-04-24 | Static random access memory cell having pocket regions adjacent to sources of drive transistors |
| KR1019980014782A KR100303999B1 (ko) | 1997-04-25 | 1998-04-24 | 구동트랜지스터의소오스에인접한포켓영역을갖는스태틱랜덤억세스메모리셀 |
| CN98101733A CN1200558A (zh) | 1997-04-25 | 1998-04-27 | 具有邻近驱动晶体管源极小区域的静态随机存取存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9108882A JP3058119B2 (ja) | 1997-04-25 | 1997-04-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303318A true JPH10303318A (ja) | 1998-11-13 |
| JP3058119B2 JP3058119B2 (ja) | 2000-07-04 |
Family
ID=14495992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9108882A Expired - Fee Related JP3058119B2 (ja) | 1997-04-25 | 1997-04-25 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6359319B1 (ja) |
| JP (1) | JP3058119B2 (ja) |
| KR (1) | KR100303999B1 (ja) |
| CN (1) | CN1200558A (ja) |
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| JP2007258568A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
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| CN100399568C (zh) * | 2004-05-10 | 2008-07-02 | 台湾积体电路制造股份有限公司 | 存储器装置及其制造方法 |
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| JPH06350042A (ja) | 1993-06-08 | 1994-12-22 | Sony Corp | トランジスタの製造方法 |
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| JPH08335697A (ja) | 1995-06-06 | 1996-12-17 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
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| KR100214841B1 (ko) * | 1996-03-29 | 1999-08-02 | 김주용 | 반도체 소자 및 그의 제조방법 |
| US5843815A (en) * | 1997-01-15 | 1998-12-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a MOSFET device, for an SRAM cell, using a self-aligned ion implanted halo region |
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1997
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