CN100399568C - 存储器装置及其制造方法 - Google Patents

Abstract

本发明提供一种存储器装置及其制造方法。在一实施型态中，该存储器装置包括多个晶体管，各晶体管包括：多个掺杂区其中一区的一部份，而该掺杂区形成于基材中；以及多个第一导体其中一导体的一部份，该第一导体皆延伸于该多个掺杂区其中一区之上，而该多个第一导体包括于第一金属层中。该存储器装置还包括第二金属层，其包括多个第二导体，该第二导体皆作为部份该多个晶体管的内连线。该存储器装置还包括第三金属层，其包括多个位元线，该位元线皆作为部份该多个晶体管的内连线。该存储器装置还包括第四金属层，其包括多个字元线，该字元线皆作为部份该多个晶体管的内连线。

Description

存储器装置及其制造方法

技术领域

本发明是有关于一种存储器装置，特别是有关于一种具有受屏蔽存取线路(shielded access lines)的存储器装置。

背景技术

晶片上特征物的实际大小称为特征尺寸(feature size)或线宽。缩减晶片的特征尺寸可以于晶片上制造更多的元件，也可以于每一晶圆上制造更多的元件，因而降低了每一晶圆或每一晶片的生产成本。增加一晶片上的元件数目也可增进晶片的效能，这是因为可以使用更多元件来达成所需求的功能。

静态随机存取存储器(static random access memory，SRAM)元件即为一种需要缩减特征尺寸以降低生产成本的元件。SRAM为一种只要电源供应不中断，便能于其中保留住所储存的数据位元的随机存取存储器。与动态随机存取存储器(dynamic random access memory，DRAM)不同的是，SRAM不需周期性的刷新(refresh)。SRAM的数据存取速度也较DRAM为快。因此SRAM经常被用来作计算机的快取存储器(cache memory)，或作为视频卡中数字至模拟信号转换器的部份随机存取存储器。

然而，SRAM较其他种类的存储器昂贵。因而SRAM的设计者与生产者一直不断地尝试降低SRAM元件的生产成本。其中一种降低成本的方法便为上述的缩减特征尺寸。例如修改SRAM晶片上特征物的电路布局(layout)以增加每一晶片上SRAM存储单元的元件密度(packing density)也可降低生产成本。

发明内容

有鉴于此，本发明的目的在于提供一种存储器装置，以解决现有技术存在的问题。于一实施型态中，该存储器装置包括多个晶体管，各晶体管包括：(1)多个掺杂区其中一区的一部分，而该多个掺杂区形成于基材中；以及(2)多个第一导体其中一导体的一部分，该多个第一导体皆延伸于该多个掺杂区其中一区之上，而该多个第一导体包括于第一金属层中。该存储器装置尚包括位于该第一金属层上方的第二金属层，其包括多个第二导体，该第二导体皆作为该多个晶体管中的部分的内连线。该存储器装置还包括位于该第二金属层上方的第三金属层，其包括多个位元线，该位元线皆作为该多个晶体管中的部分的内连线。该存储器装置还包括位于该第三金属层上方的第四金属层，其包括多个字元线，该字元线皆作为该多个晶体管中的部分的内连线。于一实施型态中，所有位元线均为第三金属层所包括，而所有字元线均为第四金属层所包括。如此的装置可为SRAM存储单元，例如包括八个晶体管的SRAM存储单元，该SRAM存储单元可能为SRAM阵列中的多个SRAM存储单元其中之一，其中该SRAM阵列经由部分该多个位元线与部分该多个字元线直接或间接连接至多个列多工器(columnmultiplexer)与多个行地址解码器(row address decoder)。其中，部分该多个晶体管形成一存储单元，该多个掺杂区于该存储单元的范围内皆大致相对于该存储单元的中心点彼此呈点对称，该多个第一导体、该多个第二导体、该字元线、以及该位元线均于该存储单元的范围内皆大致相对于该存储单元的中心点彼此呈点对称。

本发明所述的存储器装置，该位元线中的部分是设计用来屏蔽部分该多个第一导体以及部分该多个第二导体。

本发明所述的存储器装置，该多个晶体管中的部分形成一存储单元，该存储单元大致为长方形，其中该多个位元线大致垂直于该存储单元的较长轴线。

本发明所述的存储器装置，该多个位元线大致彼此相互平行。

本发明所述的存储器装置，该多个字元线中的部分是设计用来屏蔽部分该多个第一导体与该多个第二导体。

本发明所述的存储器装置，该多个字元线中的部分是设计用来屏蔽部分该多个位元线。

本发明所述的存储器装置，该多个晶体管中的部分形成一存储单元，该存储单元大致为长方形，其中多个字元线皆大致平行于该存储单元的较长轴线。

本发明所述的存储器装置，该多个位元线大致垂直于该存储单元的该较长轴线。

本发明所述的存储器装置，该多个字元线皆大致相互平行。

本发明所述的存储器装置，该多个位元线于该存储单元的范围内相对于该存储单元的中心点皆大致为彼此相对称。

本发明所述的存储器装置，该多个字元线于该存储单元的范围内相对于该存储单元的中心点皆大致为彼此相对称。

本发明所述的存储器装置，该多个晶体管包括8个静态随机存取存储器晶体管，该晶体管经内连线连接后形成一静态随机存取存储器存储单元。

本发明所述的存储器装置，该多个晶体管包括：第一与第二拉升晶体管；第一与第二拉降晶体管；以及第一、第二、第三与第四通路栅晶体管。

本发明所述的存储器装置，该第一与第二拉升晶体管的源极直接或间接耦接至电压源；该第一拉升晶体管的漏极直接或间接耦接至该第一与第二通路栅晶体管的源极、该第一拉降晶体管的源极、该第二拉升晶体管的栅极、以及该第二拉降晶体管的栅极；该第二拉升晶体管的漏极直接或间接耦接至该第三与第四通路栅晶体管的源极、该第二拉降晶体管的源极、该第一拉升晶体管的栅极、以及该第一拉降晶体管的栅极；该第一与第二拉降晶体管的漏极直接或间接耦接至一较该电压源为低的电压；该第一通路栅晶体管的漏极直接或间接耦接至该多个位元线中的第一位元线；该第二通路栅晶体管的漏极直接或间接耦接至该多个位元线中的第二位元线；该第三通路栅晶体管的漏极直接或间接耦接至该多个位元线中的第三位元线；该第四通路栅晶体管的漏极直接或间接耦接至该多个位元线中的第四位元线；该第一与第三通路栅晶体管的栅极直接或间接耦接至该多个字元线中的第一字元线；以及该第二与第四通路栅晶体管的栅极直接或间接耦接至该多个字元线中的第二字元线。

本发明所述的存储器装置，该第一与第二拉升晶体管为P型金属氧化物半导体晶体管，而该第一与第二拉降晶体管与第一、第二、第三、第四通路栅晶体管为N型金属氧化物半导体晶体管。

本发明所述的存储器装置，该多个晶体管中的部分形成静态随机存取存储器阵列中的多个静态随机存取存储器存储单元其中之一，其中该静态随机存取存储器阵列经由部分该多个位元线与部分该多个字元线直接或间接连接至多个列多工器与多个行地址解码器。

本发明还提供一种存储器装置的制造方法。于一实施型态中，该存储器装置的制造方法包括首先于基材中形成多个掺杂区；以及形成第一金属层，其包括多个第一导体，该第一导体皆延伸于该多个掺杂区其中一区之上；因而形成多个晶体管，该多个晶体管皆包括该多个掺杂区其中一部分以及该多个第一导体其中一部分。接着于该第一金属层上方形成第二金属层，该第二金属层包括多个第二导体，该第二导体皆作为该多个晶体管中的部分的内连线。接着于该第二金属层上方形成第三金属层，该第三金属层包括多个位元线，该位元线皆作为该多个晶体管中的部分的内连线。最后于该第三金属层上方形成第四金属层，该第四金属层包括多个字元线，该字元线皆作为该多个晶体管中的部分的内连线。其中，部分该多个晶体管形成一存储单元，于该存储单元的范围内该多个掺杂区、该多个第一导体、该多个第二导体、该字元线、以及该位元线皆大致相对于该存储单元的中心点彼此呈点对称。

本发明所述的存储器装置的制造方法，该多个位元线于该存储单元的范围内相对于该存储单元的中心点皆为彼此大致相对称；该多个字元线于该存储单元的范围内相对于该存储单元的中心点皆为彼此大致相对称。

附图说明

图1为根据本发明实施例的存储器装置于制造过程中的部分电路布局图；

图2为第1图中的存储器装置于下一制造阶段的电路布局图；

图3为第2图中的存储器装置于下一制造阶段的电路布局图；

图4为第3图中的存储器装置于下一制造阶段的电路布局图；

图5为根据本发明实施例的存储器装置的部分电路图；

图6为根据本发明实施例的存储器装置的部分电路图。

具体实施方式

下述将提出许多实施例或范例以达成本发明于各式实施情形下的不同功能。为了简化本发明，下述将描述组件或配置的特定范例。这些范例仅用以举例说明，而并非对本发明的限定。此外，本发明将于各式范例中重复述及数字与字母；这是为了说明并简化范例，而该数字与字母并非用来表示各式实施例或其组态之间的关系。另外下述会述及某甲特征物形成于某乙特征物之上的情形，这可包括该甲特征物与该乙特征物直接接触的实施情况，也可包括有其他特征物生成并穿插于该甲特征物与该乙特征物之间，以致于该甲特征物与该乙特征物不直接接触的实施情况。

参考图1，此处所示为根据本发明实施例的存储器装置100的部份电路布局图。存储器装置100可为一SRAM存储单元或一SRAM元件。然而，本发明也可应用于其他的存储单元或元件，包括其他形式的存储器。此外，虽然本发明于此揭示的实施例中以双端口(dual-port)且含八个晶体管的存储单元以进行说明，本发明也可应用于单端口(single-port)的存储单元、含六个或其他数目的晶体管的存储单元、作为射频(radiofrequency)应用的存储器、及其他应用领域。

存储器装置100包括一基材105、N型掺杂区110a与110b、P型掺杂区115a～115d。存储器装置100可包括一至数个SRAM存储单元，而图1中的存储单元120为其中之一。各SRAM存储单元120皆包括栅电极140a～140d。

基材105可包括硅、砷化镓、氮化镓、张力硅晶(strainedsilicon)、硅锗(silicon-germanium)、碳化硅、碳化物、钻石、或其他材质。于一实施型态下，基材105包括一绝缘层上覆硅(silicon on insulator，SOI)基材，例如蓝宝石硅(siliconon sapphire)基材、应变绝缘锗(silicon germanium oninsulator)、或其他包括于绝缘层上外延半导体层的基材。基材105也可包括一空气隙(air gap)以作为形成于其上的微电子元件的绝缘层。例如空气隙上覆硅(silicon on nothing，SON)结构，其基材包含一由空气或其他绝缘体所组成的绝缘薄层或空隙。于此实施型态中，基材105包括一位于硅锗层上的硅覆盖层(cap layer)，其中全部或部份的该硅锗层被去除以生成一空气隙，因此剩下该硅覆盖层以供后续形成的微电子元件作为绝缘元件主动区。

N型掺杂区110a与110b可借由透过图案化后的光刻胶对基材105进行高能离子注入而形成。用来形成N型掺杂区110a与110b的N型掺质包括磷、砷、P31、锑、或其他材质。当掺质注入完毕，可接着实施后续的扩散、回火、电活化(electricalactivation)等制程。P型掺杂区115a～115d也可经类似方式形成，只是要依据N型掺质与P型掺质的原子质量的不同而降低离子注入的能量。P型掺质可包括硼、氟化硼、铟、及其他材质。如同N型掺杂区110a与110b的形成方式，P型掺杂区115a～115d的形成也可包括一至数个扩散、回火、以及电活化制程。

此外，图1的实施例中所述之外的掺杂方式仍可运用于本发明的范畴。举例来说，N型掺杂区110a与110b可为或包含一P阱(p-doped well)，而P型掺杂区115a～115d皆可为或包含一N阱(n-doped well)。同样地，掺杂区110a、110b、115a～115d的掺质可为相似的种类，但其掺质浓度则可不同。虽然未于图中绘出，掺杂区110a、110b、115a～115d全部可被一较深的N阱或P阱所包围。掺杂区110a、110b、115a～115d本身也可包括超过一个的掺杂区。

于一实施型态中，掺杂区110、115a、115b用硼作为P型掺质，并且用硼化氘复合物作为N型掺质。硼化氘复合物可将掺杂了硼的钻石层经等离子体处理(plasma treatment)后与氘离子结合而形成。同样地，此处的氘可更换为氚、氢、或其他含氢原子的气体。掺杂区的掺质浓度可由直流电源或基材105的射频偏压(radio frequency bias)来控制。上述制程也可用以形成基材105中的低掺杂的源极或漏极区域。

栅电极140a～140d可包括一至数个经过图案化或选择性沉积的多晶硅、钨、钛、钽、TiN、TaN、铪、钼、金属硅化物、二氧化硅、氮化二氧化硅(nitrided SiO₂)、SiO_xN_y、WSi_x、钒、铌、MoSi_x、铜、铝、碳纳米管(carbon nanotube)、高介电材质(high-k dielectric)、上述的合金、或其他材质所组成的层次。用以形成栅电极140a～140d的制程包括压印微影(imprint lithography)、浸入微影(immersionphotolithography)、无掩膜微影(masklessphotolithography)、化学气相沉积(CVD)、等离子辅助化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、物理气相沉积(PVD)、原子层沉积(atomic layer deposition，ALD)、或其他制程。该制程环境可包括经由等离子激化的氢与碳蒸气等反应气体。反应气体(process gas)可包括CH₄、C₂H₆、C₃H₈、或其他含碳气体。

栅电极140a～140d可包括种晶层(seed layer)，其包括镍、铬、钼、钒、钨或其他材质，经由等离子辅助化学气相沉积(PECVD)、常压化学气相沉积(APCVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或其他制程技术而形成。栅电极140a～140d可形成于一至数个栅极介电层之上。这些栅极介电层可包括SiO₂、SiON、HfO、Ta₂O₅、Al₂O₃、氮化氧化层(nitrided oxide)、化学气相沉积氧化层、热氧化层、含氮介电材质、高介电材质、或其他材质，并经由化学气相沉积(CVD)、等离子辅助化学气相沉积(PECVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或其他制程而形成。

如图1所示，栅电极140a延伸于掺杂区110a与115b之上，而栅电极140b延伸于掺杂区115a与115b之上，栅电极140c延伸于掺杂区115c与115d之上，而栅电极140d延伸于掺杂区110b与115c之上。此外，一至数个栅电极140a～140d可为共用的栅电极，该共用栅电极延伸于超过一个掺杂区110a、110b、115a～115d之上以支援一个以上的晶体管。无论栅电极140a～140d是否作为共用栅电极，其皆可延伸越过某一特定存储单元120的格界。另外，如本实施情形中所绘，栅电极140a～140d也可包含更多部份，例如后续形成的接触窗(contact)或介层窗(via)的接触焊垫。数个栅电极140a～140d的外型或面积大小也可大致相似。例如栅电极140a与140d的外型与面积便大致相似。

各SRAM存储单元120的格线(于图中以虚线表示)的长宽比(aspect ratio)约大于2.0，而于部份实施型态中约大于3.2。长宽比为存储单元120的较长的主要维度(primarydimension)(所绘实施例中将其标为“L”)与较短的主要维度(所绘实施例中将其标为“W”)的比例。举例来说，SRAM存储单元120的长度L范围约由0.32μm至12μm，而其宽度W的范围约由0.08μm至2μm；其长宽比的范围约由4至6。于另一实施型态中，SRAM存储单元120的长度L范围约由12nm至120nm，而其宽度W的范围约由4nm至20nm。存储单元120的长宽比的范围约由3至6，且随存储单元的不同而异。于另一实施型态中，一个、数个、或全部存储单元120的长宽比均大于3.5。

各存储单元120的格界的宽度W约可为某常数的5倍。前述常数为一至数个栅电极140a～140d的最小宽度。此最小宽度可为栅电极140a～140d中最窄的栅电极的宽度，也可为栅电极140a～140d其中之一栅电极的最窄侧的宽度。此最小宽度也可为制造栅电极140a～140d所可能达到的最窄宽度。于一实施型态中，该最小宽度约为0.2μm。此时，不同特征物之间的最小间隔可为0.2μm，或者栅电极140a～140d中的最小栅电极宽度约为0.2μm。后续形成的特征物也有与其相似的宽度或间隔。此为存储器装置100的设计准则。

存储单元120内的数个栅电极140a～140d或掺杂区110a、110b、115a～115d、或其他特征物的排列方向大致相对称。举例来说，于图1中的存储单元120内，栅电极140a与140d大致相对称，而栅电极140b与140c大致相对称，掺杂区110a与110b大致相对称，掺杂区115a与115d大致相对称，掺杂区115b与115c大致相对称。此外，相邻接的存储单元120可相互为对称的镜像。

参考图2，此处所示为图1中根据本发明实施例的存储器装置100于下一制造阶段的电路布局图，其中包含第一金属层形成于前此形成的各式特征物的上方。该金属层可包括一至数层的铝、金、铜、银、钨、钛、氮化钛、上述的合金、或其他材质。该金属层可经由压印微影、浸入微影、无掩膜微影、化学气相沉积、等离子辅助化学气相沉积、物理气相沉积、原子层沉积、或其他制程而形成。该金属层也可经由选择性沉积，或于地毯式沉积后经图案化制程而形成。于一实施型态中，该金属层乃经由一至数个上述关于形成栅电极140a～140d的制程而形成，因而包括一至数种上述组成栅电极140a～140d的相关材质。

该第一金属层可包括导体210a～210l。该导体的其中数个可能弯曲了数次，例如导体210a与210b。然而导体210a～210l中其他的导体可能大致呈直线状，例如导体210c与210d。举例来说，导体210a于图中弯曲成四段。因此，导体210a～210l中至少曾弯曲一次的导体可作为下方两个以上的错位(misaligned)特征物的内连线。导体210a～210l中的数个导体或其他第一金属层所包含的特征物的形状或面积大致相类似。举例来说，于本实施型态中，导体210a～210l的形状与面积大致相类似。第一金属层所包含的特征物也有一同于存储器装置100设计准则的最小宽度的限制，该最小宽度与前述的最小宽度相同。

数个由第一金属层所包括的导体210a～210l或其他特征物也可于存储单元120的内大致相对称。举例来说，于图2所示的存储单元120中，导体210a与210b大致相对称，而导体210c与210h、导体210d与210i、导体210e与210j、导体210f与210k、导体210g与210l各组皆大致相对称。

存储器装置100还包括接触窗(contact)或介层窗(via)(无论介层窗或接触窗，本文于下述皆仅以接触窗为名)270延伸介于该第一金属层的各式组件与其下的特征物之间。虽然此等接触窗270于图2中被绘为覆盖在导体210a～210l之上，事实上该接触窗270可能位于导体210a～210l之下，也即介于导体210a～210l与基材105之间。此项法则也可同样运用于后述段落中，往后不再赘述。即，虽然接触窗(包括该接触窗270及其他接触窗)被绘为覆盖在其于该图中所连接的金属特征物之上，事实上其中数个接处窗可能自其所连接的金属特征物向下面的基材105的方向上延伸，即使该接触窗并不与基材105接触亦然。

该接触窗270可经由与用来形成金属层相类似的制程而形成，并且接触窗可先于金属层而形成。然而，于一实施型态中，接触窗270可经由镶嵌式(damascene)制程或双嵌入式(dual-damascene)制程而形成，以形成上述第一金属层的其中一部份。许多接触窗270陷入下面的特征物中，因而可由该接触窗的配置情形看出存储器装置100所包括的晶体管的区块形状。于该实施型态中，存储器装置100包括4个通路栅晶体管(pass-gate transistor)：第一通路栅晶体管PG-A、第二通路栅晶体管PG-B、第三通路栅晶体管PG-A-bar、第四通路栅晶体管PG-B-bar，2个拉降晶体管(pull-down transistor)：第一拉降晶体管PD-1、第二拉降晶体管PD-2，以及2个拉升晶体管(pull-up transistor)：第一拉升晶体管PU-1、第二拉升晶体管PU-2。表1列出根据图2的实施例中由接触窗270连至相对应的晶体管节点的内连线连接点。表1中的各列均表示一接触窗270或一内连线。

表1

第一金属层组件	下方组件	对应的晶体管节点
			210a	115a	PG-B-bar源极
210a	140a	PU-2栅极/PD-2栅极
			210a	110b	PU-1漏极
210a	115c	PD-1源极/PG-A源极
			210b	115b	PD-2源极/PG-B源极
210b	110a	PU-2漏极
			210b	140d	PU-1栅极/PD-1栅极

210b	115d	PG-A-bar源极
			210c	140b	PG-B栅极/PG-B-bar栅极
210d	115b	PD-2漏极
			210e	110a	PU-2源极
210f	115c	PG-A漏极
			210g	115d	PG-A-bar漏极
210h	140c	PG-A-bar栅极/PG-A栅极
			210i	115c	PD-1漏极
210j	110b	PU-1源极
			210k	115b	PG-B漏极
210l	115a	PG-B-bar漏极

当然，我们仍可增加穿插于该金属层与其下特征物之间的其他特征物或组件以供内连线之用，无论是于上述接触窗270之外再增加或以其取代一至数个接触窗270均可。本发明的范畴仍可包括其他不同于表格1的内连线方式。存储器装置100也可包括较本实施型态中更多或更少的晶体管或接触窗270。

参考图3，此处所示为图2中根据本发明实施例的存储器装置100于下一制造阶段的电路布局图，其中一第二金属层形成于第一金属层的上方。于一实施型态中，该第二金属层的材质与制程大致上相似于上述的第一金属层。

该第二金属层包括位元线(BL-A)310a、位元线(BL-B)310b、反向位元线(BL-A-bar)320a、反向位元线(BL-B-bar)320b。第二金属层还包括电压源(Vdd)线340。而Vss线330a与330b则为接地线。第二金属层还包括金属带(strap)350a、350b，以作为第二金属层上方与下方的数个组件的内连线。

数个包含于第二金属层的特征物的形状或面积可大致相类似。举例来说，于本实施型态中，位元线310a与310b、反向位元线320a与320b、电压源线340与接地线330a、330b的形状大致为长方形。因此相较于传统的设计方式，含此类型内连线的元件的元件密度(packing density)将会提升。该第二金属层所包括的特征物尚可有一同于存储器装置100设计准则的最小宽度的限制，其中该最小宽度为上述的栅电极140a～140d的最窄宽度。另外，如图3中所示，一至数条位元线310a与310b、反向位元线320a与320b大致平行于存储单元的较短边线。

位元线310a与310b，反向位元线320a与320b，电压源线340与接地线330a、330b，或第二金属层所包括的其他特征物，其中数个于存储单元120范围内可大致为相对称的。举例来说，于图3所示的存储单元120中，位元线310a与310b大致相对称，反向位元线320a与320b大致相对称，而接地线330a与330b大致相对称。

存储器装置100还包括延伸介于第一与第二金属层的各式组件间的接触窗360。于是，一至数个接触窗360(以及许多此处提及的其他接触窗)可包括一接触焊垫(landing pad)，以利后续再于其上形成一接触窗或介层窗。于一实施型态中，接触窗360的材质与制程大致相似于图2中的接触窗270。表2列出经由图3的实施例中的接触窗360而作为第一与第二金属层之间的内连线的连接点。表2中的各列均表示一接触窗360或内连线。

表2

第二金属层组件	第一金属层组件	对应的晶体管节点
			BL-A(310a)	210f	PG-A漏极
BL-B-bar(320b)	210l	PG-B-bar漏极

BL-A-bar(320a)	210g	PG-A-bar漏极
			BL-B(310b)	210k	PG-B漏极
Vss-A(330a)	210i	PD-1漏极
			Vss-B(330b)	210d	PD-2漏极
Vdd(340)	210e/210j	PU-2源极/PU-1源极
			通路栅金属带(350a)	210c	PG-B栅极/PG-B-bar栅极
通路栅金属带(350b)	210h	PG-A-bar栅极/PG-A栅极

当然，我们仍可增加穿插于第一与第二金属层之间的其他特征物或组件以作为内连线，无论是于上述接触窗360之外再增加或以其取代一至数个接触窗360均可。本发明的范畴仍可包括其他不同于表格2的内连线方式。

参考图4，此处所示为图3中根据本发明实施例的存储器装置100于下一制造阶段的电路布局图，其中一第三金属层形成于第二金属层的上方。于一实施型态中，该第三金属层的材质与制程大致上相似于上述的第一金属层。该第三金属层所包括的特征物尚可有一同于存储器装置100设计准则的最小宽度的限制，其中该最小宽度为上述的栅电极140a～140d的最窄宽度。

第三金属层还包括字元线(WL-A)410、字元线(WL-B)415、接地字元线(GWL-A)420、接地字元线(GWL-B)425。数个包含于第三金属层的特征物的形状或面积可大致相类似。举例来说，于本实施型态中，字元线410与415、接地字元线420与425的形状大致为长方形。因此相较于传统的设计方式，含此类型内连线的元件的元件密度(packing density)将会提升。该第三金属层所包括的特征物尚可有一同于存储器装置100设计准则的最小宽度的限制，其中该最小宽度为上述的栅电极140a～140d的最窄宽度。

字元线410与415，接地字元线420与425，或第三金属层所包括的其他特征物，其中数者于存储单元120范围内可大致为相对称的。举例来说，于图4所示的存储单元120中，字元线410与415大致相对称，而接地字元线420与425大致相对称。

存储器装置100还包括延伸介于第二与第三金属层的各式组件间的接触窗430。于一实施型态中，接触窗430的材质与制程大致相似于图2中的接触窗270。表3列出经由图4的实施例中的接触窗430而作为第二与第三金属层之间的内连线的连接点。表3中的各列均表示一接触窗430或内连线。

表3

第三金属层组件	第二金属层组件	对应的晶体管节点
			WL-A(410)	350b	PG-A栅极/PG-A-bar栅极
WL-B(415)	350a	PG-B栅极/PG-B-bar栅极
			GWL-A(420)	350b	PG-A栅极/PG-A-bar栅极
GWL-B(425)	350a	PG-B栅极/PG-B-bar栅极

当然，我们仍可增加穿插于第二与第三金属层之间的其他特征物或组件以作为内连线，无论是于上述接触窗430之外再增加或以其取代一至数个接触窗430均可。本发明的范畴仍可包括其他不同于表格3的内连线方式。

于一实施型态下，第一、第二金属层会受至少一层位于其上的层次的屏蔽，例如第三金属层或第二金属层。举例来说，第三金属层可屏蔽其下的第一、第二金属层不受电磁干扰、杂讯干扰、信号干扰、以及游离辐射(ionizing radiation)的干扰。于一实施型态中，由第三金属层导体所提供的屏蔽效应可降低存储器装置100中至少25％的软性误差(soft error)。于另一实施型态中，由第二金属层导体所提供的屏蔽效应也可降低存储元件中至少25％的软性误差。此外，由于第二金属层与第三金属层已提供了足够的屏蔽效应，可由第四金属层而开始进行后续对存储元件的内连线电路布局设计。这可省下原本于电路设计上额外需要的一至二层金属层，例如某些实施型态下的电路布局必须有六层金属层。

根据本发明的至少一实施例，运用第二金属层以形成存储单元120的位元线可增进存储元件的速度并降低最终存储元件或包含该存储元件的产品的成本、复杂度及大小。此外，因为位元线非包含于第三金属层之中，第三金属层的字元线可提供该位元线的屏蔽效应。

此外，本发明尚可容许高度的对称性，例如双端口(dualport)元件的对称性，以便使存储元件各层中的组件互相对称。因此，该位元线与反向位元线的耦合电阻(couplingresistance)与耦合电容(coupling capacitance)也将相对称。

另外，本发明也可使位元线与反向位元线受到字元线与接地线的屏蔽效应，因而降低该位元线与反向位元线或其他信号线所受的杂讯以及耦合效果(coupling)。

当图4中的特征物经由传统形式或未来发展的制程而形成之后，存储器装置100便已完成。接着，于图4中的第三金属层之上尚可形成其他金属层，例如存储器装置100与其他元件(包括该存储器装置所邻接的装置或远端的装置)间的内连线；该内连线金属层可位于包括该存储器装置100的晶片中或晶圆中。于一实施型态下，可复制多重的存储器装置100以形成一SRAM存储阵列或其他型态的存储单元阵列。

上述的存储器装置100还包括一至数个金属层间的介电层(inter-metal dielectric)或绝缘层穿插于各式导体组件之间。这些绝缘层可能本身即包含多个绝缘层，而该绝缘层会受到磨合(planarize)处理，而提供一大致平坦的平面以利后续制程的进行。绝缘层的材质包括二氧化硅、氟硅玻璃(fluorinatedsilicon glass，FSG)、SILK(Dow Chemical的产品)、BLACKDIAMOND(Applies Material的产品)、低介电材质(low-kdielectrics)、及其他绝缘材质，而该绝缘层可经由化学气相沉积、物理气相沉积、原子层沉积、旋转涂布法(spin-on coating)、或其他制程而生成。

参考图5，此处所示为根据本发明实施例的存储器装置500的部份电路图。存储器装置500大致类似于图4中的存储器装置100，或为存储器装置100的较完整版本。举例来说，存储器装置500可为或包括至少一部份的SRAM存储单元、元件、或阵列。存储器装置500包括拉升晶体管(PU-1)510、拉升晶体管(PU-2)515、拉降晶体管(PD-1)520、拉降晶体管(PD-2)525、通路栅晶体管(PG-A)530、通路栅晶体管(PG-B)535、通路栅晶体管(PG-A-bar)540、通路栅晶体管(PG-B-bar)545。于一实施型态中，拉升晶体管510、515为PMOS晶体管，而拉降晶体管520、525，以及通路栅晶体管530、535、540、545为NMOS晶体管。但本发明的范畴内仍可允许其他的NMOS与PMOS晶体管的组态。

拉升晶体管510、515的源极耦接至电压源(此处标为Vdd)550。拉升晶体管510的漏极耦接至通路栅晶体管530与535的源极、拉降晶体管520的源极、拉升晶体管515与拉降晶体管525的栅极。同样地，拉升晶体管515的漏极耦接至通路栅晶体管540与545的源极、拉降晶体管525的源极、拉升晶体管510与拉降晶体管520的栅极。拉降晶体管520、525的漏极接地，或耦接至Vss接点555。

通路栅晶体管530、535的漏极分别耦接至位元线(BL-A)560及位元线(BL-B)565。而通路栅晶体管540、545的漏极分别耦接至反向位元线(BL-A-bar)570及反向位元线(BL-B-bar)575。通路栅晶体管530与540的栅极耦接至字元线580，而通路栅晶体管535与545的栅极耦接至字元线(或反向字元线)585。该位元线与反相位元线560、565、570、575、以及字元线580、585可延伸至其他SRAM存储单元或其他元件，包括数据之行列闩(row and column latch)、解码器(decoder)、选择驱动器(select driver)、控制逻辑电路、感应放大器、多工器、缓冲器等等。

参考图6，此处所示为根据本发明实施例的装置600的部份电路图。装置600为一实施环境，于其中上述的存储器装置100、120、与500得以实际完成。举例来说，装置600可包括一SRAM存储阵列610，其包括多个SRAM存储单元615，而该存储单元可能以直行或横列的序列方式而排列，其中一至数个SRAM存储单元615可大致与存储器装置100、120或500相类似。于每一SRAM存储单元615内的组件或特征物可大致为相对称的。此外，邻接的SRAM存储单元615可互相为彼此的镜像。

于图6的实施例中，装置600还包括一自动预先提取单元阵列(pre-charge cell array)620、列多工器(columnmultiplexer)630、感测放大器(sense amplifier)640、输入/输出缓冲器650、行地址解码器(row address decoder)660、一至数个控制器(controller)670、一至数个地址输入(addressinput)680。其中自动预先提取单元阵列620、列多工器630、与其他元件可能经由多个位元线、反向位元线、或字元线(其中包括此类存取线路的多个输入/输出端口)耦接至SRAM存储单元阵列610。装置600的其他实施型态也可包括较多或较少的此类元件、或其他此处未述及的元件，凡此皆包括于本发明的范畴内。

运用本发明可使存储元件的位元线较短且较薄。于部份实施型态下，降低一存储元件的位元线的长度可增加该存储元件的感测速度(sensing speed)与操作速度(operating speed)。

运用本发明也可使存储元件的位元线的方向大致平行于存储单元的较短边。于是，于部份实施型态下合并了此等位元线的存储单元的元件密度(packing density)可因此而增加。

运用本发明也可使一至数条甚至所有的位元线于制程中与该第二金属层同时形成。因此于部份实施型态下，存储单元的元件密度可以提升，而该位元线可受其上形成的金属线路(包括字元线)的屏蔽。此外，由第二金属层所形成对该位元线的屏蔽效应也可保护固定电压金属层(constant potential metallayer)。因此，某一特定存储单元的电特性(electricalcharacteristic)可大致为对称的。另外于同一金属层(例如第二金属层)之上的金属特征物也可屏蔽该位元线。例如该位元线的两侧边(大致平行于该位元线的主轴)可受同一金属层的特征物的屏蔽。

运用本发明也可使一存储单元的各式特征物大致相对称。举例来说，由一至数个多晶硅层或金属层所构成的特征物于一存储单元的范围内可大致相对称。于一实施型态下，构成一特征物的数层次于各层中皆大致相对称。举例来说，于上述的实施型态中，该掺杂区层、栅电极层、接触窗层、以及第一、第二、第三金属层所包含的特征物皆于一存储单元的范围中大致相对称。

因此本发明介绍了一种存储器装置。于一实施型态中，该存储器装置包括多个晶体管，各晶体管包括：(1)多个掺杂区其中一区的一部份，而该掺杂区形成于基材中；以及(2)多个第一导体其中一导体的一部份，该第一导体皆延伸于该多个掺杂区其中一区之上，而该多个第一导体包括于第一金属层中。该存储器装置尚包括第二金属层，其包括多个第二导体，该第二导体皆作为部份该多个晶体管的内连线。该存储器装置还包括第三金属层，其包括多个位元线，该位元线皆作为部份该多个晶体管的内连线。该存储器装置还包括第四金属层，其包括多个字元线，该字元线皆作为部份该多个晶体管的内连线。于一实施型态中，所有位元线均为第三金属层所包括，而所有字元线均为第四金属层所包括。如此的装置可为一SRAM存储单元，例如包括八个晶体管的SRAM存储单元，该SRAM存储单元可能为SRAM阵列中的多个SRAM存储单元其中之一，其中该SRAM阵列经由部分该多个位元线与部分该多个字元线直接或间接连接至多个列多工器(column multiplexer)与多个行地址解码器(row address decoder)。

本发明还提供一种存储器装置的制造方法。于一实施型态中，该存储器装置的制造方法包括首先于基材中形成多个掺杂区；以及形成第一金属层，其包括多个第一导体，该第一导体皆延伸于该多个掺杂区其中一区之上，因而形成多个晶体管，该多个晶体管皆包括该多个掺杂区其中一部分以及该多个第一导体其中一部分。接着形成第二金属层，该第二金属层包括多个第二导体，该第二导体皆作为部份该多个晶体管的内连线。接着形成第三金属层，该第三金属层包括多个位元线，该位元线皆作为部份该多个晶体管的内连线。最后形成第四金属层，该第四金属层包括多个字元线，该字元线皆作为部份该多个晶体管的内连线。

上述已描述了本发明数个实施例的功能。本领域技术人员应明了，其可用本发明作为设计或修改其他制程或结构的基础，以达到与本文所介绍的实施例相同的目的或便利性。本领域技术人员还应明了，上述的等值结构物并未超越本发明的精神与范畴，即使本领域技术人员作出各种形式的修改、替换或改变，只要仍符合本发明的精神，便仍属于本发明的保护范畴。

附图中符号的简单说明如下：

100、500：存储器装置

105：基材

110a、110b：N型掺杂区

115a-115d：P型掺杂区

120：存储单元

140a-140d：栅电极

210a-210l：导体

270、360、430：接触窗(contact)或介层窗(via)

310a、310b：位元线

320a、320b：反向位元线

340：电压源线

330a、330b：接地线

350a、350b：金属带

410、415：字元线

420、425：接地字元线

510、515：拉升晶体管

520、525：拉降晶体管

530、535、540、545：通路栅晶体管

550：电压源

555：接地

560、565：位元线

570、575：反向位元线

580：字元线

585：反向字元线

610：SRAM存储阵列

615：SRAM存储单元

620：自动预先提取单元阵列(pre-charge cell array)

630：列多工器(column multiplexer)

640：感测放大器

650：输入/输出缓冲器

660：行地址解码器(row address decoder)

670：控制器(controller)

680：地址输入(address input)

Claims (18)

1.一种存储器装置，包括：

多个晶体管，其中各晶体管皆包括下述组件：

多个掺杂区其中一区的至少一部分，该多个掺杂区形成于一基材中；以及

多个第一导体其中一导体的至少一部分，该多个第一导体皆延伸于该多个掺杂区其中一区之上，而该多个第一导体包括于第一金属层中；

第二金属层，位于该第一金属层上方，包括多个第二导体，该第二导体皆作为该多个晶体管中的部分的内连线；

第三金属层，位于该第二金属层上方，包括多个位元线，该位元线皆作为该多个晶体管中的部分的内连线；

第四金属层，位于该第三金属层上方，包括多个字元线，该字元线皆作为该多个晶体管中的部分的内连线；

其中，部分该多个晶体管形成一存储单元，该多个掺杂区于该存储单元的范围内皆相对于该存储单元的中心点彼此呈点对称，该多个第一导体、该多个第二导体、该字元线、以及该位元线均于该存储单元的范围内皆相对于该存储单元的中心点彼此呈点对称。

2.根据权利要求1所述的存储器装置，其特征在于：该位元线中的部分是设计用来屏蔽部分该多个第一导体以及部分该多个第二导体。

3.根据权利要求1所述的存储器装置，其特征在于：该多个晶体管中的部分形成一存储单元，该存储单元为长方形，其中该多个位元线垂直于该存储单元的较长轴线。

4.根据权利要求1所述的存储器装置，其特征在于：该多个位元线彼此相互平行。

5.根据权利要求1所述的存储器装置，其特征在于：该多个字元线中的部分是设计用来屏蔽部分该多个第一导体与该多个第二导体。

6.根据权利要求1所述的存储器装置，其特征在于：该多个字元线中的部分是设计用来屏蔽部分该多个位元线。

7.根据权利要求1所述的存储器装置，其特征在于：该多个晶体管中的部分形成一存储单元，该存储单元为长方形，其中多个字元线皆平行于该存储单元的较长轴线。

8.根据权利要求7所述的存储器装置，其特征在于：该多个位元线垂直于该存储单元的该较长轴线。

9.根据权利要求1所述的存储器装置，其特征在于：该多个字元线皆相互平行。

10.根据权利要求1所述的存储器装置，其特征在于：该多个位元线于该存储单元的范围内相对于该存储单元的中心点皆为彼此相对称。

11.根据权利要求10所述的存储器装置，其特征在于：该多个字元线于该存储单元的范围内相对于该存储单元的中心点皆为彼此相对称。

12.根据权利要求1所述的存储器装置，其特征在于：该多个晶体管包括8个静态随机存取存储器晶体管，该晶体管经内连线连接后形成一静态随机存取存储器存储单元。

13.根据权利要求1所述的存储器装置，其特征在于：该多个晶体管包括：

第一与第二拉升晶体管；

第一与第二拉降晶体管；以及

第一、第二、第三与第四通路栅晶体管。

14.根据权利要求13所述的存储器装置，其特征在于：

该第一与第二拉升晶体管的源极直接或间接耦接至电压源；

该第一拉升晶体管的漏极直接或间接耦接至该第一与第二通路栅晶体管的源极、该第一拉降晶体管的源极、该第二拉升晶体管的栅极、以及该第二拉降晶体管的栅极；

该第二拉升晶体管的漏极直接或间接耦接至该第三与第四通路栅晶体管的源极、该第二拉降晶体管的源极、该第一拉升晶体管的栅极、以及该第一拉降晶体管的栅极；

该第一与第二拉降晶体管的漏极直接或间接耦接至一较该电压源为低的电压；

该第一通路栅晶体管的漏极直接或间接耦接至该多个位元线中的第一位元线；

该第二通路栅晶体管的漏极直接或间接耦接至该多个位元线中的第二位元线；

该第三通路栅晶体管的漏极直接或间接耦接至该多个位元线中的第三位元线；

该第四通路栅晶体管的漏极直接或间接耦接至该多个位元线中的第四位元线；

该第一与第三通路栅晶体管的栅极直接或间接耦接至该多个字元线中的第一字元线；以及

该第二与第四通路栅晶体管的栅极直接或间接耦接至该多个字元线中的第二字元线。

15.根据权利要求13所述的存储器装置，其特征在于：该第一与第二拉升晶体管为P型金属氧化物半导体晶体管，而该第一与第二拉降晶体管与第一、第二、第三、第四通路栅晶体管为N型金属氧化物半导体晶体管。

16.根据权利要求1所述的存储器装置，其特征在于：该多个晶体管中的部分形成静态随机存取存储器阵列中的多个静态随机存取存储器存储单元其中之一，其中该静态随机存取存储器阵列经由部分该多个位元线与部分该多个字元线直接或间接连接至多个列多工器与多个行地址解码器。

17.一种存储器装置的制造方法，包括：

于基材中形成多个掺杂区；

形成第一金属层，其包括多个第一导体，该第一导体皆延伸于该多个掺杂区其中一区之上，因而形成多个晶体管，该多个晶体管皆包括该多个掺杂区其中一部分以及该多个第一导体其中一部分；

于该第一金属层上方形成第二金属层，该第二金属层包括多个第二导体，该第二导体皆作为该多个晶体管中的部分的内连线；

于该第二金属层上方形成第三金属层，该第三金属层包括多个位元线，该位元线皆作为该多个晶体管中的部分的内连线；

于该第三金属层上方形成第四金属层，该第四金属层包括多个字元线，该字元线皆作为该多个晶体管中的部分的内连线；

其中，部分该多个晶体管形成一存储单元，于该存储单元的范围内该多个掺杂区、该多个第一导体、该多个第二导体、该字元线、以及该位元线皆相对于该存储单元的中心点彼此呈点对称。

18.根据权利要求17所述的存储器装置的制造方法，其特征在于：

该多个位元线于该存储单元的范围内相对于该存储单元的中心点皆为彼此相对称；

该多个字元线于该存储单元的范围内相对于该存储单元的中心点皆为彼此相对称。

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