CN100358146C - 静态随机存取存储器元件 - Google Patents
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Abstract
本发明是一种静态随机存取存储器元件，包括基材与SRAM存储单元。基材包括一N型掺杂区穿插于第一P型掺杂区与第二P型掺杂区之间。SRAM存储单元则包括：第一通路栅晶体管与第一拉降晶体管，其至少部分位于该第一P型掺杂区之上；第一与第二拉升晶体管，其至少部分位于该N型掺杂区之上；以及第二通路栅晶体管，第二拉降晶体管，及第一与第二读出端口晶体管，其皆至少部分位于该第二P型掺杂区之上。其中该SRAM存储单元的格界包括第一与第二主要维度，而由上述主要维度所算出的该格界的长宽比至少为3.2。
Description
技术领域
本发明是有关于一种静态随机存取存储器(static randomaccess memory，以下简称为SRAM)元件，特别是有关于一种有高长宽比(high aspect ratio)格界(cell boundary)的SRAM元件。
背景技术
一晶片上某一特征物的实际大小称为特征尺寸(feature size)或线宽。缩减一晶片的特征尺寸可以于晶片上制造更多的元件，亦可以于每一晶圆上制造更多的元件，因而降低了每一晶圆或每一晶片的生产成本。增加一晶片上的元件数目亦可增进晶片的效能，这是因为可以使用更多元件来达成所需求的功能。
SRAM元件即为一种需要缩减特征尺寸以降低生产成本的元件。SRAM为一种只要电源供应不中断，便能于其中保留住所储存的数据位的随机存取存储器。与动态随机存取存储器(dynamicrandom access memory，以下简称为DRAM)不同的是，SRAM不需周期性的刷新(refresh)。SRAM的数据存取速度亦较DRAM为快。因此SRAM经常被用来作计算机的高速缓存(cachememory)，或作为视讯卡中数字至模拟信号转换器的部分随机存取存储器。
然而，SRAM较其它种类的存储器昂贵。因而SRAM的设计者与生产者一直不断地尝试降低SRAM元件的生产成本。其中一种降低成本的方法便为上述的缩减特征尺寸。例如修改SRAM晶片上特征物的电路布局(layout)以增加每一晶片上SRAM存储单元的元件密度(packing denSity)亦可降低生产成本。
因此，此项发明技术为一种能达成上述目的的SRAM元件与其制造方法。
发明内容
有鉴于此，本发明的目的在于提供一种SRAM元件，以解决已知技术存在的问题。该SRAM元件包括基材与SRAM存储单元。基材包括N型掺杂区、一第一P型掺杂区、一第二P型掺杂区，其中该N型掺杂区穿插于该第一P型掺杂区与该第二P型掺杂区之间。SRAM存储单元则包括：(1)第一通路栅晶体管与第一拉降晶体管，其至少部分位于该第一P型掺杂区之上；(2)第一与第二拉升晶体管，其至少部分位于该N型掺杂区之上；以及(3)第二通路栅晶体管，第二拉降晶体管，及第一与第二读出端口晶体管，其皆至少部分位于该第二P型掺杂区之上。其中该SRAM存储单元格界的长宽比为3.2至6。
本发明所述的静态随机存取存储器元件，更包括：写入端口位元线，耦接至该第一通路栅晶体管的源极/漏极接触窗；写入端口反相位元线，耦接至该第二通路栅晶体管的源极/漏极接触窗；读出端口位元线，至少耦接至该第一与第二读出端口晶体管其中之一的源极/漏极接触窗；电压源线，耦接至该第一与第二拉升晶体管的源极接触窗；以及接地线，耦接至该第二拉降晶体管的漏极接触窗与第一读出端口晶体管的漏极接触窗；其中上述写入端口位元线、写入端口反相位元线、读出端口位元线、电压源线于该SRAM存储单元格界的范围内皆大致垂直或平行于该SRAM存储单元格界的轴线(longitudinal axis)，而该电压源线位于该写入端口位元线与该写入端口反相位元线之间，该接地线的部分位于该写入端口位元线或该写入端口反相位元线其中之一与该读出端口位元线之间。
本发明所述的静态随机存取存储器元件，更包括：写入端口字符线，耦接至该第一与第二通路栅晶体管的栅极接触窗；以及读出端口字符线，耦接至该第一与第二读出端口晶体管其中之一的栅极接触窗；其中上述写入端口字符线与读出端口字符线于该SRAM存储单元格界的范围内皆大致垂直或平行于该SRAM存储单元格界的轴线。
本发明所述的静态随机存取存储器元件，更包括：第一晶体管主动区，经离子布植于该第一P型掺杂区之中，并延伸介于该第一通路栅晶体管与该第一拉降晶体管的源极/漏极接触窗之间；第二晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第二通路栅晶体管与该第二拉降晶体管的源极/漏极接触窗之间；以及第三晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第一与第二读出端口晶体管的源极/漏极接触窗之间；其中上述第一晶体管主动区，第二晶体管主动区与第三晶体管主动区，大致平行延伸于同一方向。
本发明所述的静态随机存取存储器元件，上述静态随机存取存储器存储单元格界的宽度小于0.5μm。
本发明所述的静态随机存取存储器元件，上述第一与第二通路栅晶体管及拉降晶体管至少其中之一为NMOS晶体管，而位于该第一P型掺杂区的NMOS晶体管的主动区与位于该第二P型掺杂区的NMOS晶体管的主动区因被N型掺杂区分隔而相距的距离小于70nm。
本发明亦提供一种SRAM元件，包括基材与SRAM存储单元。基材，包括一N型掺杂区、一第一P型掺杂区、一第二P型掺杂区，其中该N型掺杂区穿插于该第一P型掺杂区与该第二P型掺杂区之间。SRAM存储单元则包括：(1)第一拉降晶体管与第一通路栅晶体管，其至少部分位于该第一P型掺杂区之上；(2)第一与第二拉升晶体管，其至少部分位于该N型掺杂区之上；(3)第二拉降晶体管以及第二、第三、第四通路栅晶体管；其皆至少部分位于该第二P型掺杂区之上。其中该SRAM存储单元格界的长宽比为3.5至6。
本发明所述的静态随机存取存储器元件，更包括：第一端口位元线，耦接至该第一通路栅晶体管的源极/漏极接触窗；第一端口反相位元线，耦接至该第二通路栅晶体管的源极/漏极接触窗；第二端口位元线，耦接至该第三通路栅晶体管的源极/漏极接触窗；第二端口反相位元线，耦接至该第四通路栅晶体管的源极/漏极接触窗；电压源线，耦接至该第一与第二拉升晶体管的源极接触窗；以及接地线，耦接至该第二拉降晶体管的漏极接触窗；其中上述第一端口与第二端口位元线、第一端口与第二端口反相位元线、电压源线于该SRAM存储单元格界的范围内皆大致垂直或平行于该SRAM存储单元格界的轴线，而该电源线位于该第一端口位元线与第一端口反相位元线之间，该接地线的部分位于该第一端口位元线或该第一端口反相位元线其中之一与该第二端口位元线或该第二端口反相位元线其中之一之间。
本发明所述的静态随机存取存储器元件，更包括：第一端口字符线，耦接至该第一与第二通路栅晶体管的栅极接触窗；以及第二端口字符线，耦接至该第三与第四通路栅晶体管的栅极接触窗；其中上述第一端口与第二端口字符线于该SRAM存储单元格界的范围内皆大致垂直或平行于该SRAM存储单元格界的轴线。
本发明尚提供一种SRAM元件，其中的SRAM存储单元，包括：基材，包括一N型掺杂区、一第一P型掺杂区、一第二P型掺杂区，其中该N型掺杂区穿插于该第一P型掺杂区与该第二P型掺杂区之间；以及静态随机存取存储器存储单元，包括：(1)第一通路栅晶体管与第一拉降晶体管，其至少部分位于该第一P型掺杂区之上；(2)第一与第二拉升晶体管，其至少部分位于该N型掺杂区之上；以及(3)第二通路栅晶体管，第二拉降晶体管，及第一与第二读出端口晶体管，其皆至少部分位于该第二P型掺杂区之上。尚包括第一晶体管主动区，经离子布植于该第一P型掺杂区之中，并延伸介于该第一通路栅晶体管与该第一拉降晶体管的源极/漏极接触窗之间。以及第二晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第二通路栅晶体管与该第二拉降晶体管的源极/漏极接触窗之间。以及第三晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第一与第二读出端口晶体管的源极/漏极接触窗之间。其中上述第一晶体管主动区，第二晶体管主动区与第三晶体管主动区，大致平行延伸于同一方向；而该SRAM存储单元格界的长宽比为3.5至6。
本发明所述的静态随机存取存储器元件，更包括：写入端口位元线，耦接至该第一通路栅晶体管的源极/漏极接触窗；写入端口反相位元线，耦接至该第二通路栅晶体管的源极/漏极接触窗；以及读出端口位元线，至少耦接至该第一与第二读出端口晶体管其中之一的源极/漏极接触窗；其中上述写入端口位元线、写入端口反相位元线、读出端口位元线于该SRAM存储单元格界的范围内皆大致垂直或平行于该SRAM存储单元格界的轴线(longitudinal axis)。
本发明所述的静态随机存取存储器元件，更包括：读出端口字符线，耦接至该第二读出端口晶体管的栅极接触窗；读出端口位元线，耦接至该第二读出端口晶体管的源极接触窗；栅电极线，耦接至该第一读出端口晶体管的栅极接触窗以及该第二拉升晶体管的栅极接触窗；以及接地线，耦接至该第一读出端口晶体管的漏极接触窗以及该第二拉降晶体管的漏极接触窗；其中该第三晶体管主动区将该第一读出端口晶体管的源极与该第二读出端口晶体管的漏极相耦接。
本发明所述的静态随机存取存储器元件，更包括第一内连线金属层，包括多个的第一层内连线，其中包括第一L型内连线将该第一通路栅晶体管的源极接触窗与该第一拉升晶体管的漏极接触窗耦接至该第二拉升晶体管的栅极接触窗。
本发明所述的静态随机存取存储器元件，上述多个的第一层内连线更包括第二L型内连线将该第二通路栅晶体管的源极接触窗与该第二拉升晶体管的漏极接触窗耦接至该第一拉升晶体管的栅极接触窗。
本发明所述的静态随机存取存储器元件，上述N型掺杂区以及上述第一与第二P型掺杂区被一第二N型掺杂区所包围。
附图说明
图1为根据本发明实施例的SRAM元件于制造过程中的电路布局图；
图2为图1中的SRAM元件于下一制造阶段的电路布局图；
图3为图2中的SRAM元件于下一制造阶段的电路布局图；
图4为图3中的SRAM元件于下一制造阶段的电路布局图；
图5为图4中的SRAM元件于下一制造阶段的电路布局图；
图6为根据本发明的另一实施例的SRAM元件的电路图；
图7为图6中的SRAM元件的另一实施情况的电路图；
图8为根据本发明的实施例的制造SRAM元件的晶圆的部分平面图。
具体实施方式
下述将提出许多实施例或范例以达成本发明于各式实施情形下的不同功能。为了简化本发明，下述将描述元件或配置的特定范例。这些范例仅用以举例说明，而并非对本发明的限定。此外，本发明将于各式范例中重复述及数字与字母；这是为了说明并简化范例，而该等数字与字母并非用来表示各式实施例或其组态之间的关系。另外下述会述及某甲特征物形成于某乙特征物之上的情形，这可包括该甲特征物与该乙特征物直接接触的实施情况，亦可包括有其它特征物生成并穿插于该甲特征物与该乙特征物之间，以致于该甲特征物与该乙特征物不直接接触的实施情况。
参考图1，此处所示为根据本发明实施例的SRAM元件100的电路布局图。SRAM元件100包括一基材105，一N型掺杂区110，P型掺杂区115a、115b，以及SRAM存储单元120a～120i。虽然此处仅绘出完整的SRAM存储单元120e，其它各SRAM存储单元120a～120i皆于其存储单元的网格线125中包含了主动区(active region)130a～130e与栅电机140a～140e。
于一实施型态中，存储单元网格线125表示如存储单元120a～120i的外围元件之间的近似中线。例如于该实施型态中，上方的存储单元网格线125便大致位于存储单元120e的栅电极140c的最外边缘与存储单元120d的栅电极140b的最外边缘的中线。存储单元网格线125所包围的面积大小亦视各存储单元120a～120i内的特征物而定。举例来说，该面积大致小于(WGDP 2)的500倍，其中WGDP 2为栅电极140b、140c或其它特征物的宽度。
基材105可包括硅、砷化镓、氮化镓、张力硅晶(strainedsilicon)、硅锗(silicon-germanium)、碳化硅、碳化物、钻石、或其它材质。于一实施情形下，基材105包括一绝缘层上覆硅(silicon on insulator，SOI)基材，例如蓝宝石硅(silicon onsapphire)基材、应变绝缘锗(silicon germanium on insulator)或其它包括于绝缘层上外延半导体层的基材。基材105亦可包括一空气隙(air gap)以作为形成于其上的微电子元件的绝缘层。例如空气隙上覆硅(silicon on nothing，SON)结构，其基材包含一由空气或其它绝缘体所组成的绝缘薄层或空隙。于此实施型态中，基材105包括一位于硅锗层上的硅覆盖层(cap layer)，其中全部或部分的该硅锗层被去除以生成一空气隙，因此剩下该硅覆盖层以供后续形成的微电子元件作为绝缘元件主动区。
N型掺杂区110可借由透过图案化后的光致抗蚀剂对基材105进行高能离子布植而形成。用来形成N型掺杂区110的N型掺质包括磷、砷、P31、锑或其它材质。当掺质布植完毕，可接着实施后续的扩散、回火、电活化(electrical activation)等制程。P型掺杂区115a、115b亦可经类似方式形成，只是要依据N型掺质与P型掺质的原子质量的不同而降低离子布植的能量。P型掺质可包括硼、氟化硼、铟及其它材质。如同N型掺杂区110的形成方式，P型掺杂区115a、115b的形成亦可包括一至数个扩散、回火以及电活化制程。此外，图1的实施例中所述之外的掺杂方式仍可运用于本发明的范畴。举例来说，N型掺杂区110可为或包含一P阱(p-doped well)，而P型掺杂区115a、115b皆可为或包含一N阱(n-doped well)。同样地，掺杂区110、115a、115b的掺质可为相似的种类，但其掺质浓度则可不同。虽然未于图中绘出，掺杂区110、115a、115b全部可被一较深的N阱或P阱所包围。
于一实施型态中，掺杂区110、115a、115b用硼作为P型掺质，并且用硼化氘复合物作为N型掺质。硼化氘复合物可将掺杂了硼的钻石层经离子体处理(plasma treatment)后与氘离子结合而形成。同样地，此处的氘可更换为氚、氢或其它含氢原子的气体。掺杂区的掺质浓度可由直流电源或基材105的射频偏压(radiofrequency bias)来控制。上述制程亦可用以形成低掺杂的源极或漏极区域以及部分基材105中的主动区130a～130e。
主动区130a～130e可再依掺杂区110、115a、115b或依该主动区130a～130e所在的掺杂区的掺质浓度以细分。然而，于一实施型态中，主动区130a～130e形成的第一步为于基材105之上定义出氧化层区域。定义氧化层区域与定义栅极氧化层的步骤相同，后者形成栅电极140a～140e。接着借由选择性沉积或先经地毯式沉积再运用图案化制程以于氧化层区域之上生成一多晶硅层。于该实施型态中，该多晶硅层可为栅电极140a～140e的一部分。然而，于部分实施型态中可能不会生成该多晶硅层。我们亦可能于该多晶硅层上进行一金属硅化物制程以生成一金属硅化物层(silicide layer)。例如该金属硅化物层可包括TiSi2、CoSi2、NiSi2、WSi2或其它适于作金属硅化物栅极内连线的材质。虽然并非全部的实施情况均会包含金属硅化物层，但只要有金属硅化物层形成时，它必定为栅电极140a～140e的一部分。
我们可实施离子布植制程于主动区130a～130e之上，其能量范围在30keV至400keV之间，而掺质浓度则在1×1015atoms/cm2至1×1017atoms/cm2之间。我们运用离子布植制程使主动区130a～130e的掺质浓度较周围区域或元件的掺质浓度为高。离子布植制程亦可于上述的氧化层、多晶硅层或金属硅化物层之下的基材105之内植入离子，因而形成主动区130a～130e的部分位于基材内的区域。然而，于一实施型态中，主动区130a～130e整体可以形成于基板105之中或基板105之上。用以形成上述主动区130a～130e的离子布植制程可实施于上述的多晶硅层或金属硅化物层生成之前或之后。我们亦可实施其它制程以形成主动区130a～130e。此外，于一实施型态中，主动区130a～130e的电阻范围介于1kΩ至100kΩ间。举例来说，主动区130a～130e的电阻，或介于主动区130a～130e与邻接元件或邻接区域的界面间的电阻值约为3kΩ。
用以形成主动区130a～130e的特定掺质是根据其所形成的元件的特定电路布局而决定。举例来说，若主动区130a～130e形成部分的NMOS晶体管，该掺质可能为N型掺质，例如砷、磷、锑或其它N型掺质。相反地，若主动区130a～130e形成部分的PMOS晶体管，该掺质可能为P型掺质，例如硼、BF2、铟或其它P型掺质。此外，于一实施型态中主动区130a～130e可被植入不同种类的掺质。
如图1所示，主动区130a形成于P型掺杂区115a中，而主动区130b与130c形成于N型掺杂区110中，主动区130d与主动区130e形成于P型掺杂区115b中。于一实施型态中，主动区130a与130d被N型掺杂区所分隔，因而间隔一小于70nm的距离。主动区130a～130e的方向大致平行于掺杂区110、115a、115b的纵轴，且主动区130a～130e可延长越过其所隶属的特定SRAM存储单元120a～120i的网格线125之外。一至数个主动区130a～130e相对于彼此的宽度亦可变更。例如主动区130e大致较其它主动区130a～130d为宽。于一实施型态中，主动区130e很宽以同时作为数个晶体管的一部分结构。
栅电极140a～140e可包括一至数个经过图案化或选择性沉积的多晶硅、钨、钛、钽、TiN、TaN、铪、钼、金属硅化物、二氧化硅、氮化二氧化硅(nitrided SiO2)、SiOxNy、WSix、铌、MoSix、铜、铝、奈米碳管(carbon nanotube)、高介电材质(high-kdielectric)、上述的合金、或其它材质所组成的层次。例如高介电材质可包括Ta2O5、HfO2、ZrO2、HfSiON、HfSix、HfSiNy、HfAlO2、NiSix。这些层次亦可包含部分上述的多晶硅或金属硅化物层。用以形成栅电极140a～140e的制程包括压印光刻(imprintlithography)、浸入光刻(immersion photolithography)、无掩膜光刻(maskless photolithography)、化学气象沉积(CVD)、等离子辅助化学气相沉积(PECVD)、常压化学气象沉积(APCVD)、物理气相沉积(PVD)、原子层沉积(atomic layer deposition，ALD)、或其它制程。该等制程环境可包括经由等离子激化的氢与碳蒸气等反应气体。反应气体(process gas)可包括CH4、C2H6、C3H8或其它含碳气体。
栅电极140a～140e可包括种晶层(seed layer)，其包括镍、铬、钼、钒、钨或其它材质，经由等离子辅助化学气相沉积(PECVD)、常压化学气象沉积(AP CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其它制程技术而形成。栅电极140a～140e可形成于一至数个栅极介电层之上。这些栅极介电层可包括SiO2、SiON、HfO、Ta2O5、Al2O3、氮化氧化层(nitrided oxide)、化学气相沉积氧化层、热氧化层、含氮介电层、高介电材质或其它材质，并经由化学气相沉积(CVD)、等离子辅助化学气象沉积(PE CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其它制程而形成。
如图1所示，栅电极140a延伸于主动区130a之上，而栅电极140d延伸于主动区130d之上。此外，一至数个栅电极140a～140e可为共用的栅电极，该等共用栅电极延伸于超过一个主动区130a～130e之上以支持一个以上的晶体管。举例来说，栅电极140b延伸于主动区130a与130b之上，而栅电极140c延伸于主动区130c～130e之上。另外，因为栅电极140e延伸至主动区130e之上，而主动区130e可支持一个以上的晶体管元件，因此栅电极140e亦可支持一个以上的晶体管元件，除非其仅延伸于单一主动区之上。无论栅电极140a～140e是否为共用栅电极，其均可延伸越过特定SRAM存储单元120a～120i的网格线125之外。另外，栅电极140a～140e亦可包含更多部分，例如后续形成的接触窗(contact)。
各SRAM存储单元120a～120i的网格线125的长宽比(aspect ratio)大于3.2。长宽比为120a～120i其中一存储单元的较长的主要维度(primary dimension)(所绘实施例中将其标为“L”)与较短的主要维度(所绘实施例中将其标为“W”)的比例。举例来说，SRAM存储单元120e的长度L范围约由0.32μm至8μm，而其宽度W的范围约由0.08μm至2μm；其长宽比的范围约由3至6。于另一实施型态中，SRAM存储单元120e的长度L范围约由12nm至80nm，而其宽度W的范围约由3nm至20nm。存储单元120a～120i的长宽比的范围约由3至6，且随各存储单元的不同而异。于另一实施型态中，存储单元120a～120i其中之一、数个或全部的长宽比均大于3.5。
参考图2，此处所示为图1中根据本发明实施例的SRAM元件100于下一制造阶段的电路布局图，其中一第一内连线金属层形成于之前已形成的各式特征物的上方。该金属层可包括一至数层的铝、金、铜、银、钨、钛、氮化钛、上述的合金或其它材质。该金属层可经由压印光刻、浸入光刻、无掩膜光刻、化学气象沉积、等离子辅助化学气相沉积、物理气相沉积、原子层沉积或其它制程而形成。该金属层亦可经由选择性沉积，或于地毯式沉积后经图案化制程而形成。于一实施型态中，该金属层乃经由一至数个上述关于形成栅电极140a～140e的制程而形成，因而包括一至数种上述组成栅电极140a～140e的相关材质。
该第一内连线金属层可包括写入端口字符线接触窗(writeport word line contact)210、写入端口位元线接触窗(write portbit line contact)215、第一L型内连线220、接地(Vss)接触窗225、电压源(Vcc)接触窗230及235、第二L型内连线240、接地线245、写入端口字符线接触窗250、写入端口反向位元线接触窗(writeport bit-bar line contact)255、读出端口位元线接触窗(readport bit line contact)260、读出端口字符线接触窗(read portword line contact)265。其中的数个内连线(如内连线220、240)的形状大致为 L型以避免内连线的错位(intercondectmisalignment)。
该SRAM元件亦包括接触窗(contact)或介层窗(via)(无论介层窗或接触窗，本文于下述皆仅以接触窗为名)270延伸介于该金属层的各式元件与其下的特征物之间。接触窗270可经由与用来形成金属层相类似的制程而形成，并且接触窗可先于金属层而形成。然而，于一实施型态中，接触窗270可经由镶嵌式(damascene)制程或双嵌入式(dual-damascene)制程而形成，其中部分该等制程用来形成上述金属层。许多接触窗270陷入下面的特征物中，因而可由该等接触窗的配置情形看出SRAM元件100所包括的晶体管的区块形状。于该实施型态中，SRAM元件包括2个通路栅晶体管(pass-gate transistor)：第一通路栅晶体管PG-1、第二通路栅晶体管PG-2，2个拉升晶体管(pull-up transistor)：第一拉升晶体管PU-1、第二拉升晶体管PU-2，2个拉降晶体管(pull-down transistor)：第一拉降晶体管PD-1、第二拉降晶体管PD-2，2个读出端口晶体管(read port transistor)：第一读出端口晶体管RP-1、第二读出端口晶体管RP-2。表1列出根据图2的实施例中由接触窗270连至相对应的晶体管节点的内连线连接点。表1中的各列均表示一接触窗270或一内连线。
表1
| 第一内连线金属层元件 | 下方元件 | 晶体管节点 |
| 写入端口字符线接触窗210 | 栅电极140a | PG-1栅极 |
| 写入端口位元线接触窗215 | 主动区130a | PG-1漏极 |
| 第一L型内连线220 | 主动区130a | PG-1源极/PD-1源极 |
| 第一L型内连线220 | 主动区130b | PU-1漏极 |
| 第一L型内连线220 | 栅电极140c | PU-2栅极/PD-2栅极/RP-1栅极 |
| Vss接触窗225 | 主动区130a | PD-1漏极 |
| Vcc接触窗230 | 主动区130b | PU-1源极 |
| Vcc接触窗235 | 主动区130c | PU-2源极 |
| 第二L型内连线240 | 栅电极140b | PD-1栅极/PU-1栅极 |
| 第二L型内连线240 | 主动区130c | PU-2漏极 |
| 第二L型内连线240 | 主动区130d | PD-2源极/PG-2源极 |
| 接地线245 | 主动区130d | PD-2漏极 |
| 接地线245 | 主动区130e | RP-1漏极 |
| 写入端口字符线接触窗250 | 栅电极140d | PG-2栅极 |
| 写入端口反向位元线接触窗255 | 主动区130d | PG-2漏极 |
| 读出端口位元线接触窗260 | 主动区130e | RP-2源极 |
| 读出端口字符线接触窗265 | 栅电极140e | RP-2栅极 |
当然，我们仍可增加穿插于该金属层与其下特征物之间的其它特征物或元件以供内连线之用，无论是于上述接触窗270之外再增加或以其取代一至数个接触窗270均可。本发明的范畴仍可包括其它不同于表格1的内连线方式。该SRAM元件亦可包括较本实施型态中更多或更少的晶体管或接触窗270。
参考图3，此处所示为图2中根据本发明实施例的SRAM元件100于下一制造阶段的电路布局图，其中一第二内连线金属层形成于第一内连线金属层的上方。于一实施型态中，该第二内连线金属层的材质与制程大致上相似于上述的第一内连线金属层。
该第二内连线金属层包括写入端口字符线接触窗310、Vss接触窗315、写入端口位元线320、电压源线325、写入端口反向位元线330、(第二)接地线335、读出端口位元线340、写入端口字符线接触窗345以及读出端口字符线接触窗350。该SRAM元件亦包括延伸介于第一、第二内连线金属层的不同的元件间的接触窗360。于是，一至数个接触窗360(以及许多此处提及的其它接触窗)可包括一接触焊垫(landing pad)，以利后续再形成一接触窗或介层窗于其上。于一实施型态中，接触窗360的材质与制程大致相似于图2中的接触窗270。表2列出经由接触窗360并连接介于第一与第二内连线金属层的间的内连线连接点。表2中的各列均表示一接触窗360或一内连线。
表2
| 第二内连线金属层元件 | 第一内连线金属层元件 |
| 写入端口字符线接触窗310 | 写入端口字符线接触窗210 |
| Vss接触窗315 | Vss接触窗225 |
| 写入端口位元线320 | 写入端口位元线接触窗215 |
| 电压源线325 | Vcc接触窗230 |
| 电压源线325 | Vcc接触窗235 |
| 写入端口反向位元线330 | 写入端口反向位元线接触窗255 |
| (第二)接地线335 | 接地线245 |
| 读出端口位元线340 | 读出端口位元线接触窗260 |
| 写入端口字符线接触窗345 | 写入端口字符线接触窗250 |
| 读出端口字符线接触窗350 | 读出端口字符线接触窗265 |
当然，我们仍可增加穿插于第一内连线金属层与第二内连线金属层之间的其它特征物或元件以供内连线之用，无论是于上述接触窗360之外再增加或以其取代一至数个接触窗360均可。本发明的范畴仍可包括其它不同于表格2的内连线方式。
参考图4，此处所示为图3中根据本发明实施例的SRAM元件100于下一制造阶段的电路布局图，其中一第三内连线金属层形成于第二内连线金属层的上方。于一实施型态中，该第三内连线金属层的材质与制程大致相似于上述的第一内连线金属层。
该第三内连线金属层包括写入端口字符线410、读出端口字符线接触窗450、(第一)接地线420。该SRAM元件亦包括延伸介于第二、第三内连线金属层的不同的元件间的接触窗430。于一实施型态中，接触窗430的材质与制程大致相似于图2中的接触窗270。表3列出经由接触窗430并连接介于第二与第三内连线金属层之间的内连线连接点。表3中的各列均表示一接触窗430或一内连线。
表3
| 第三内连线金属层元件 | 第二内连线金属层元件 |
| 写入端口字符线410 | 写入端口字符线接触窗310 |
| 写入端口字符线410 | 写入端口字符线接触窗345 |
| 读出端口字符线接触窗450 | 读出端口字符线接触窗350 |
| (第一)接地线420 | Vss接触窗315 |
| (第一)接地线420 | (第二)接地线335 |
当然，我们仍可增加穿插于第二内连线金属层与第三内连线金属层之间的其它特征物或元件以供内连线之用，无论是于上述接触窗430之外再增加或以其取代一至数个接触窗430均可。本发明的范畴仍可包括其它不同于表格3的内连线方式。
参考图5，此处所示为图4中根据本发明实施例的SRAM元件100于下一制造阶段的电路布局图，其中一第四内连线金属层形成于第三内连线金属层的上方。于一实施型态中，该第四内连线金属层的材质与制程大致相似于上述的第一内连线金属层。
该第四内连线金属层包括读出端口字符线510、接地线520。该SRAM元件亦包括延伸介于第三、第四内连线金属层的不同的元件间的接触窗530。于一实施型态中，接触窗530的材质与制程大致相似于图2中的接触窗270。表4列出经由接触窗530并连接介于第三与第四内连线金属层之间的内连线连接点。表4中的各列均表示一接触窗530或一内连线。
表4
| 第四内连线金属层元件 | 第三内连线金属层元件 |
| 读出端口字符线510 | 读出端口字符线接触窗450 |
| 接地线520 | 接地线420 |
当然，我们仍可增加穿插于第三内连线金属层与第四内连线金属层之间的其它特征物或元件以供内连线之用，无论是于上述接触窗530之外再增加或以其取代一至数个接触窗530均可。本发明的范畴仍可包括其它不同于表格4的内连线方式。
当图5中所示的特征物形成之后，SRAM元件100便已完成，其制造方式可运用传统制程或日后新发明的制程。举例来说，我们仍可于图5中的第4金属层上方形成其它金属层，以便使SRAM元件100与其它位于同一晶片上互相配合的元件(包括其它SRAM元件)形成联系的内连线。于一实施型态中，我们可以同样方式复制出多个的SRAM元件100以形成一SRAM存储阵列(memoryarray)。
上述SRAM元件100亦包括一至数个金属层间的介电层(inter-metal dielectric)或绝缘层穿插于各式导体元件之间。这些绝缘层可能本身即包含多个的绝缘层，而该绝缘层会受到磨合(planarize)处理，而提供一大致平坦的平面以利后续制程的进行。绝缘层的材质包括二氧化硅、氟硅玻璃(fluorinated siliconglass，FSG)、SILK(Dow Chemical的产品)、BLACKDIAMOND(Applies Material的产品)、及其它绝缘材质，而该等绝缘层可经由化学气象沉积、物理气相沉积、原子层沉积、旋转涂布法(spin-on coating)或其它制程而生成。
参考图6，此处所示为根据本发明实施例的SRAM元件600的电路图。SRAM元件600大致类似于图5中的SRAM元件100。SRAM元件600包括拉升晶体管610、615，拉降晶体管620、625，通路栅晶体管630、635，读出端口晶体管640、645。于一实施型态中，拉升晶体管610、615为PMOS晶体管，而拉降晶体管620、625，通路栅晶体管630、635，以及读出端口晶体管640、645为NMOS晶体管。但本发明的范畴内仍可允许其它的NMOS与PMOS晶体管的组态。
拉升晶体管610、615的源极耦接至电压源(此处标为Vcc)650。拉升晶体管610的漏极耦接至通路栅晶体管630的源极、拉降晶体管620的源极、与拉升晶体管615的栅极。同样地，拉升晶体管615的漏极耦接至通路栅晶体管635的源极、拉降晶体管625的源极、与拉升晶体管610的栅极。拉升晶体管610的栅极亦耦接至拉降晶体管620的栅极。同样地，拉升晶体管615的栅极亦耦接至拉降晶体管625的栅极，以及读出端口晶体管640的栅极。
拉降晶体管620、625的漏极接地，或耦接至Vss接点655。读出端口晶体管640的漏极则耦接至Vss接点657。
通路栅晶体管630、635的漏极分别耦接至一写入端口位元线660及一写入端口反向位元线665。通路栅晶体管630、635的栅极耦接至一写入端口字符线670。读出端口晶体管640、645耦接介于Vss接点657与读出端口位元线675之间，其中读出端口晶体管645的栅极耦接至一读出端口字符线680。写入端口位元线660、写入端口反向位元线665、写入端口字符线670、读出端口位元线675、读出端口字符线680可延伸至其它SRAM存储单元或其它元件，包括数据的行列闩(row and column latch)、译码器(decoder)、选择驱动器(select driver)、控制逻辑电路、感应放大器、多任务器、缓冲器等等。于一实施型态中，SRAM元件600的写入端口蓄电节点的最大电容小于0.6 farad。
参考图7，此处所示为根据本发明另一实施例的SRAM元件700的电路图。SRAM元件700大致类似于图5中的SRAM元件100。SRAM元件700亦大致类似于图6中的SRAM元件600，除了读出端口晶体管640、645被通路栅晶体管710、715所取代，以及与输入输出电路相关的晶体管的内连线经过修改之外。此等修改将于下说明。
于图7的实施例中，通路栅晶体管630的漏极耦接至第一端口位元线720，而通路栅晶体管635的漏极耦接至第一端口反向位元线线725。通路栅晶体管710串接于拉降晶体管620的源极与第二端口位元线730之间，其中通路栅晶体管710的栅极耦接至第二端口字符线740。同样地，通路栅晶体管715串接于拉降晶体管625的源极与第二端口反向位元线735之间，其中通路栅晶体管715的栅极耦接至第二端口字符线740。
参考图8，此处所示为根据本发明实施例的SRAM晶圆800的部分平面图。晶圆800可用来制造上述的SRAM元件100、600、700。晶圆800于图中所绘的部分包括含有第一型掺质的掺杂区810以及含有第二型掺质的掺杂区820、830。举例来说，掺杂区810可为N型掺杂区，而掺杂区820、830可为P型掺杂区。各掺杂区810可穿插于掺杂区820与掺杂区830之间。二至数个掺杂区810、820、830亦大致相平行。于一实施型态中，如图8中所示，所有掺杂区810、820、830皆相平行。邻近的掺杂区830间的距离范围约在3μm至5μm之间。于一实施型态中，邻近的掺杂区830间约相距3.6μm。
图8亦绘出SRAM存储单元840、845的元件密度(packingdensity)逐渐增高。存储单元840、845各有一大致垂直于掺杂区810、820、830的轴的横轴。存储单元840、845亦有一大致成一直线的纵轴。各存储单元840、845亦有大致相等的长度(L)或第一主要维度(first primary dimension)、宽度(W)或第二主要维度(second primary dimension)、及长宽比(L/W，aspect ratio)。于一实施型态中，一至数个存储单元840、845的长宽比至少大于3.2。
SRAM存储单元840、845大致类似于上述的SRAM元件100、600、700。存储单元845可为存储单元840的对映镜像或旋转后的版本。各存储单元840、845大致自掺杂区820的中点延伸至掺杂区830的中点，因而延伸越过一掺杂区810。因此，各存储单元840、845可包括部分的掺杂区810(其长度为掺杂区810的全长)、部分的掺杂区820(其长度为掺杂区820的一半)、部分的掺杂区830(其长度为掺杂区830的一半)。于一实施型态中，存储单元840、845覆盖于掺杂区830之上的面积可大于覆盖于掺杂区820之上的面积，前者可为后者的1至5倍。
因此，本发明于一实施例中提供一种SRAM元件，包括基材与SRAM存储单元。基材包括N型掺杂区穿插于第一P型掺杂区与第二P型掺杂区之间。SRAM存储单元则包括：(1)第一通路栅晶体管与一第一拉降晶体管，其至少部分位于该第一P型掺杂区之上；(2)第一与第二拉升晶体管，其至少部分位于该N型掺杂区之上；以及(3)第二通路栅晶体管，第二拉降晶体管，及第一与第二读出端口晶体管，其皆至少部分位于该第二P型掺杂区之上。其中该SRAM存储单元的格界包括第一与第二主要维度，而由该等主要维度所算出的该格界的长宽比至少为3.2。本发明于另一实施例中提供一种SRAM元件，其中的SRAM存储单元尚包括第三、第四通路栅晶体管，其皆至少部分位于第二P型掺杂区之上。于一实施型态中，该SRAM存储单元的格界的长宽比至少为3.5。
本发明尚于一实施例中提供一种SRAM元件，其中的SRAM存储单元，包括：(1)第一通路栅晶体管与第一拉降晶体管，其至少部分位于该第一P型掺杂区之上；(2)第一与第二拉升晶体管，其至少部分位于该N型掺杂区之上；以及(3)第二通路栅晶体管，第二拉降晶体管，及第一与第二读出端口晶体管，其皆至少部分位于该第二P型掺杂区之上。此实施例尚包括第一晶体管主动区，经离子布植于该第一P型掺杂区之中，并延伸介于该第一通路栅晶体管与该第一拉降晶体管的源极/漏极接触窗之间。以及第二晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第二通路栅晶体管与该第二拉降晶体管的源极/漏极接触窗之间。以及第三晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第一与第二读出端口晶体管的源极/漏极接触窗之间。其中上述第一晶体管主动区，第二晶体管主动区与第三晶体管主动区，大致平行延伸于同一方向。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
100、600、700：SRAM元件
105：基材
110：N型掺杂区
115a、115b：P型掺杂区
120a～120i：SRAM存储单元
125：存储单元的网格线
130a～130e：晶体管的主动区
140a～140e：晶体管的栅电极
210、250、310、345：写入端口字符线接触窗
215：写入端口位元线接触窗
220、240：L型内连线
225、315：接地(Vss)接触窗
230、235：电压源(Vcc)接触窗
245、335、420、520：接地线
255：写入端口反向位元线接触窗
260：读出端口位元线接触窗
265、350、450：读出端口字符线接触窗
270、360、430、530：介层窗(via)或接触窗(contact)
320：写入端口位元线
325：电压源线
330：写入端口反向位元线
340：读出端口位元线
410：写入端口字符线
510：读出端口字符线
610、615：拉升晶体管
620、625：拉降晶体管
630、635：通路栅晶体管
640、645：读出端口晶体管
650：电压源(Vcc)
655、657：接地(Vss)
660：写入端口位元线
665：写入端口反向位元线
670：写入端口字符线
675：读出端口位元线
680：读出端口字符线
710、715：通路栅晶体管
720：第一端口位元线
725：第一端口反向位元线
730：第二端口位元线
735：第二端口反向位元线
740：第二端口字符线
800：制造SRAM元件的晶圆
810：含有第一型掺质的掺杂区
820、830：含有第二型掺质的掺杂区
840、845：SRAM存储单元
L：长度或第一主要维度(first primary dimension)
W：宽度或第二主要维度(second primary dimension)
Claims (15)
1、一种静态随机存取存储器元件，其特征在于所述静态随机存取存储器元件包括：
基材，包括一N型掺杂区、一第一P型掺杂区、一第二P型掺杂区，其中该N型掺杂区穿插于该第一P型掺杂区与该第二P型掺杂区之间；以及
静态随机存取存储器存储单元，包括：
第一通路栅晶体管与第一拉降晶体管，其至少部分位于该第一P型掺杂区之上；
第一与第二拉升晶体管，其至少部分位于该N型掺杂区之上；以及
第二通路栅晶体管，第二拉降晶体管，及第一与第二读出端口晶体管，其皆至少部分位于该第二P型掺杂区之上；
其中该静态随机存取存储器存储单元格界的长宽比为3.2至6。
2、根据权利要求1所述的静态随机存取存储器元件，其特征在于更包括：
写入端口位元线，耦接至该第一通路栅晶体管的源极/漏极接触窗；
写入端口反相位元线，耦接至该第二通路栅晶体管的源极/漏极接触窗；
读出端口位元线，至少耦接至该第一与第二读出端口晶体管其中之一的源极/漏极接触窗；
电压源线，耦接至该第一与第二拉升晶体管的源极接触窗；以及
接地线，耦接至该第二拉降晶体管的漏极接触窗与第一读出端口晶体管的漏极接触窗；
其中上述写入端口位元线、写入端口反相位元线、读出端口位元线、电压源线于该静态随机存取存储器存储单元格界的范围内皆垂直或平行于该静态随机存取存储器存储单元格界的轴线，而该电压源线位于该写入端口位元线与该写入端口反相位元线之间，该接地线的部分位于该写入端口位元线或该写入端口反相位元线其中之一与该读出端口位元线之间。
3、根据权利要求1所述的静态随机存取存储器元件，其特征在于更包括：
写入端口字符线，耦接至该第一与第二通路栅晶体管的栅极接触窗；以及
读出端口字符线，耦接至该第一与第二读出端口晶体管其中之一的栅极接触窗；
其中上述写入端口字符线与读出端口字符线于该静态随机存取存储器存储单元格界的范围内皆垂直或平行于该静态随机存取存储器存储单元格界的轴线。
4、根据权利要求1所述的静态随机存取存储器元件，其特征在于更包括：
第一晶体管主动区，经离子布植于该第一P型掺杂区之中，并延伸介于该第一通路栅晶体管与该第一拉降晶体管的源极/漏极接触窗之间；
第二晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第二通路栅晶体管与该第二拉降晶体管的源极/漏极接触窗之间；以及
第三晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第一与第二读出端口晶体管的源极/漏极接触窗之间；
其中上述第一晶体管主动区，第二晶体管主动区与第三晶体管主动区，平行延伸于同一方向。
5、根据权利要求1所述的静态随机存取存储器元件，其特征在于：上述静态随机存取存储器存储单元格界的宽度小于0.5μm。
6、根据权利要求1所述的静态随机存取存储器元件，其特征在于：上述第一与第二通路栅晶体管及拉降晶体管至少其中之一为N型金属氧化物半导体晶体管，而位于该第一P型掺杂区的N型金属氧化物半导体晶体管的主动区与位于该第二P型掺杂区的N型金属氧化物半导体晶体管的主动区因被N型掺杂区分隔而相距的距离小于70nm。
7、一种静态随机存取存储器元件，其特征在于所述静态随机存取存储器元件包括：
基材，包括一N型掺杂区、一第一P型掺杂区、一第二P型掺杂区，其中该N型掺杂区穿插于该第一P型掺杂区与该第二P型掺杂区之间；以及
静态随机存取存储器存储单元，包括：
第一拉降晶体管与第一通路栅晶体管，其至少部分位于该第一P型掺杂区之上；
第一与第二拉升晶体管，其至少部分位于该N型掺杂区之上；以及
第二拉降晶体管以及第二、第三、第四通路栅晶体管，其皆至少部分位于该第二P型掺杂区之上；
其中该静态随机存取存储器存储单元格界的长宽比为3.5至6。
8、根据权利要求7所述的静态随机存取存储器元件，其特征在于更包括：
第一端口位元线，耦接至该第一通路栅晶体管的源极/漏极接触窗；
第一端口反相位元线，耦接至该第二通路栅晶体管的源极/漏极接触窗；
第二端口位元线，耦接至该第三通路栅晶体管的源极/漏极接触窗；
第二端口反相位元线，耦接至该第四通路栅晶体管的源极/漏极接触窗；
电压源线，耦接至该第一与第二拉升晶体管的源极接触窗；以及
接地线，耦接至该第二拉降晶体管的漏极接触窗；
其中上述第一端口与第二端口位元线、第一端口与第二端口反相位元线、电压源线于该静态随机存取存储器存储单元格界的范围内皆垂直或平行于该静态随机存取存储器存储单元格界的轴线，而该电源线位于该第一端口位元线与第一端口反相位元线之间，该接地线的部分位于该第一端口位元线或该第一端口反相位元线其中之一与该第二端口位元线或该第二端口反相位元线其中之一之间。
9、根据权利要求7所述的静态随机存取存储器元件，其特征在于更包括：
第一端口字符线，耦接至该第一与第二通路栅晶体管的栅极接触窗；以及
第二端口字符线，耦接至该第三与第四通路栅晶体管的栅极接触窗；
其中上述第一端口与第二端口字符线于该静态随机存取存储器存储单元格界的范围内皆垂直或平行于该静态随机存取存储器存储单元格界的轴线。
10、一种静态随机存取存储器元件，其特征在于所述静态随机存取存储器元件包括：
基材，包括一N型掺杂区、一第一P型掺杂区、一第二P型掺杂区，其中该N型掺杂区穿插于该第一P型掺杂区与该第二P型掺杂区之间；以及
静态随机存取存储器存储单元，包括：
第一通路栅晶体管与第一拉降晶体管，其至少部分位于该第一P型掺杂区之上；
第一与第二拉升晶体管，其至少部分位于该N型掺杂区之上；
第二通路栅晶体管，第二拉降晶体管，及第一与第二读出端口晶体管，其皆至少部分位于该第二P型掺杂区之上；
第一晶体管主动区，经离子布植于该第一P型掺杂区之中，并延伸介于该第一通路栅晶体管与该第一拉降晶体管的源极/漏极接触窗之间；
第二晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第二通路栅晶体管与该第二拉降晶体管的源极/漏极接触窗之间；以及
第三晶体管主动区，经离子布植于该第二P型掺杂区之中，并延伸介于该第一与第二读出端口晶体管的源极/漏极接触窗之间；
其中上述第一晶体管主动区，第二晶体管主动区与第三晶体管主动区，平行延伸于同一方向；而该静态随机存取存储器存储单元格界的长宽比为3.5至6。
11、根据权利要求10所述的静态随机存取存储器元件，其特征在于更包括：
写入端口位元线，耦接至该第一通路栅晶体管的源极/漏极接触窗；
写入端口反相位元线，耦接至该第二通路栅晶体管的源极/漏极接触窗；以及
读出端口位元线，至少耦接至该第一与第二读出端口晶体管其中之一的源极/漏极接触窗；
其中上述写入端口位元线、写入端口反相位元线、读出端口位元线于该静态随机存取存储器存储单元格界的范围内皆垂直或平行于该静态随机存取存储器存储单元格界的轴线。
12、根据权利要求11所述的静态随机存取存储器元件，其特征在于更包括：
读出端口字符线，耦接至该第二读出端口晶体管的栅极接触窗；
读出端口位元线，耦接至该第二读出端口晶体管的源极接触窗；
栅电极线，耦接至该第一读出端口晶体管的栅极接触窗以及该第二拉升晶体管的栅极接触窗；以及
接地线，耦接至该第一读出端口晶体管的漏极接触窗以及该第二拉降晶体管的漏极接触窗；
其中该第三晶体管主动区将该第一读出端口晶体管的源极与该第二读出端口晶体管的漏极相耦接。
13、根据权利要求10所述的静态随机存取存储器元件，其特征在于：更包括第一内连线金属层，包括多个的第一层内连线，其中包括第一L型内连线将该第一通路栅晶体管的源极接触窗与该第一拉升晶体管的漏极接触窗耦接至该第二拉升晶体管的栅极接触窗。
14、根据权利要求13所述的静态随机存取存储器元件，其特征在于：上述多个的第一层内连线更包括第二L型内连线将该第二通路栅晶体管的源极接触窗与该第二拉升晶体管的漏极接触窗耦接至该第一拉升晶体管的栅极接触窗。
15、根据权利要求10所述的静态随机存取存储器元件，其特征在于：上述N型掺杂区以及上述第一与第二P型掺杂区被一第二N型掺杂区所包围。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (6)
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|---|---|---|---|---|
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| CN109994475B (zh) * | 2018-01-03 | 2022-07-05 | 蓝枪半导体有限责任公司 | 半导体元件与半导体装置 |
| CN111128995B (zh) * | 2018-10-31 | 2022-06-21 | 联华电子股份有限公司 | 静态随机存取存储器单元结构 |
| CN116631939B (zh) * | 2023-07-14 | 2023-12-12 | 长鑫存储技术有限公司 | 半导体结构的制备方法以及半导体结构 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0578915A2 (en) * | 1992-07-16 | 1994-01-19 | Hewlett-Packard Company | Two-port ram cell |
| CN1180246A (zh) * | 1996-10-14 | 1998-04-29 | 联华电子股份有限公司 | 静态随机存取存储器及其制作方法 |
| US5907503A (en) * | 1997-06-02 | 1999-05-25 | Micron Technology, Inc. | Vertical bipolar SRAM cell, array and system, and a method for making the cell and the array |
| US6569723B2 (en) * | 2000-04-11 | 2003-05-27 | Taiwan Semiconductor Manufacturing Company | Crossed strapped VSS layout for full CMOS SRAM cell |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0578915A2 (en) * | 1992-07-16 | 1994-01-19 | Hewlett-Packard Company | Two-port ram cell |
| CN1180246A (zh) * | 1996-10-14 | 1998-04-29 | 联华电子股份有限公司 | 静态随机存取存储器及其制作方法 |
| US5907503A (en) * | 1997-06-02 | 1999-05-25 | Micron Technology, Inc. | Vertical bipolar SRAM cell, array and system, and a method for making the cell and the array |
| US6569723B2 (en) * | 2000-04-11 | 2003-05-27 | Taiwan Semiconductor Manufacturing Company | Crossed strapped VSS layout for full CMOS SRAM cell |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI397169B (zh) * | 2009-02-23 | 2013-05-21 | Taiwan Semiconductor Mfg | 半導體元件及其製造方法及記憶體元件 |
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