CN1180246A - 静态随机存取存储器及其制作方法 - Google Patents

Abstract

一种具有增进稳定性的SRAM存储单元,其包括的派通晶体管(pass transistors)的栅极利用氧化工序来定型,以使栅极的下缘被举升离开基底表面。由于负载与下拉晶体管(load and pull－down transistors)的栅极在氧化工序被遮蔽起来,负载与下拉晶体管的栅极可具有习知的矩形造型。相对于流经下拉晶体管的电流,派通晶体管的栅极经过修改造型,减低了流经派通晶体管的电流,因而减低了数据由SRAM存储单元中被不恰当地损失掉的机会。

Description

静态随机存取存储器及其制作方法

本发明涉及一种静态随机存取存储器(static random access memory，SRAM)，特别是涉及一种具有改进的稳定性的SRAM及其制作方法。

集成电路之内的元件密度可以利用缩减空间的集成电路设计(reducedgeometry integrated circuit designs)原则，来增加集成电路性能以及降低其实际成本。包含动态随机存取存储器(DRAM)，静态随机存取存储器(SRAM)，只读存储器(ROM)，可擦除可编程只读存储器(EEPROM)等的现代集成电路存储器件都是利用这种策略原则的明显实例。集成电路存储器件内的存储单元的密度正不断地增加，而伴随的是这类器件的单位位元存储成本的相应降低。密度的增加是利用在器件内制作较小的结构，以及利用缩减器件之间或构成器件的结构之间的分隔空间而实现的。通常，这类较小尺寸的设计准则(design rules)会伴随有布局、设计以及构造的修正。当使用这类较小尺寸的设计准则时，这些修正改变要通过缩减器件的大小才可能进行，而且还要维持器件的性能。作为一个实例，在多种现有的集成电路之中其操作电压的降低是由于诸如缩减栅极氧化物厚度，以及增进微影程度控制上的误差才可能完成的。另一方面，缩减尺寸的设计准则也使得有必要降低操作电压，以便小尺寸器件若以现有的较高操作电压操作时，限制所产生的热载流子(hotcarriers)。

根据缩减空间的设计准则制作静态随机存取存储器(SRAM)，并以降低的内部电压操作时，可能会减低SRAM存储单元的稳定性。操作电压的降低，以及其他设计上的改变，可能会将在数据信息读取操作期间，用以确保SRAM能够保持稳定数据信息状态的电压范围加以缩减，并增加读取操作读到存储于SRAM存储单元内的数据的中间值，甚至完全损失信息的可能，典型的SRAM设计包括有耦接在一起成为一种闩锁(latch)构造的两个或四个MOS晶体管，其具有两个电荷存储节点(charge storage node)以供存储对应于数据的充电状态。利用选择性地将每一个电荷存储节点耦接至一对互补位线之中的对应一条，便能够以一种非损坏性的方式，将数据由现有的SRAM存储单元中读出，这种选择性的耦接是利用一对派通晶体管(passtransistor)，亦称转换晶体管来完成的，而每一个派通晶体管则连接于两个电荷存储节点中之一以及其对应的互补位线之一两者之间。字线信号被提供给派通晶体管的栅极，以在数据读取操作的期间将派通晶体管打开为ON状态。电荷会流经处于打开为ON状态的派通晶体管而到达电荷存储节点，或由电荷存储节点流出到达处于打开为ON状态的派通晶体管，以便位线中的一条进行放电，并使另一条位线充电。位线上的电压变动便可以由一个差动式放大器(differential amplifier)来感应。

为了在这种数据读取操作的期间使SRAM的存储单元闩锁维持稳定，SRAM中至少要有一个电荷存储节点必须要以比电荷流动进出对应的位线更快的速率进行充电或放电。过去，这种控制是利用将派通晶体管连接至特定电荷存储节点的通道，制作得比其漏极连接至特定电荷存储节点的SRAM存储单元的晶体管的至少一个通道窄且/或长。这种几何设计可容许流经至少一个SRAM存储单元的晶体管的电流，要比流经对应的派通晶体管的电流大；其结果，电荷存储节点的充电或放电要比对应的位线放电或充电进行得更快。

不过，这种几何设计却有某些缺点与限制。例如，将派通晶体管的通道制作得较窄较长会使数据的读取与写入动作变慢。此外，不同存储单元与派通晶体管的相对几何构造会在一个特定的SRAM存储单元可以精确制作小到何种程度之上造成一些限制。

因此本发明的一个目的在于提供一种SRAM，其具有增进的稳定性，可以在降低的电压下操作，或者能够使用较小尺寸的设计准则来制作。读取一个SRAM存储单元所使用的派通晶体管的栅极，比起存储单元晶体管，其构形最好能够提供减低的互导(transconductance)，能够为SRAM存储单元增加稳定性。本发明一种方法的一个具体实施例可以容许利用增进稳定性的方式，制作派通晶体管的栅极的截面造形。

根据本发明的一个实施例，提供一种SRAM，其具有以位线进行寻址的多个SRAM存储单元，这些SRAM存储单元包括有一高参考电位接点与一低参考电位接点，以及一电荷存储节点。这些存储单元还包括一下拉晶体管与一派通晶体管。下拉晶体管连接至电荷存储节点与低参考电位接点，且该下拉晶体管具有一源极，一漏极与一下拉晶体管的栅极。派通晶体管连接至电荷存储节点与一条位线，具该派通晶体管具有一源极，一漏极与一派通晶体管的栅极，派通晶体管的栅极具有一下表面，其比下拉晶体管的栅极的下表面被弯曲到达更大的程度。

本发明SRAM的另一个实施例具有以位线进行寻址的多个SRAM存储单元，这些SRAM存储单元包括一高参考电位接点与一低参考电位接点以及一电荷存储节点。一下拉晶体管连接至电荷存储节点与低参考电位接点，且该下拉晶体管具有一源极，一漏极与一下拉晶体管的栅极。一派通晶体管连接至电荷存储节点与一条位线，且该派通晶体管具有一源极，一漏极，一通道与一派通晶体管的栅极，派通晶体管栅极具有一装置，可在派通晶体管的通道区内产生具有一定形状的电场，其中所产生的电场在通道区内紧临着派通晶体管的源极与漏极之处强度减低。

根据本发明的另一方面提供一种制作SRAM的方法。先提供一基底与形成于该基底上的导线，其中一第一导线形成于一下拉晶体管的通道区之上，而一第二导线形成于一派通晶体管的通道区之上。再以一种保护第一导线免受氧化的方式制作第一导线。最后将第二导线暴露于一氧化环境之中，同时第一导线则被遮蔽起来，以使第一与第二导线具有不同的横截面构形。

为了让本发明的上述和其他目的、特征、及优点能更明显易懂，下文特举若干优选实施例，并配合附图作详细说明。附图中：

图1表示本发明一特定实施例的电路图；

图2为图1中所表示的SRAM的一个部分的局部剖视图；

图3与图4为局部剖视图，用以显示制作图2中的器件的流程。

本发明的优选实施例可以利用选择性地形成一个SRAM存储单元的派通晶体管的互导，以限制流经派通晶体管的电流，但不改变SRAM晶体管的几何造形与布局，而增进SRAM存储单元的稳定性。本发明的一个具体的优选实施例可将派通晶体管的互导，利用改变派通晶体管栅极的构形加以调整。例如，一种差异式的氧化工艺可以将派通晶体管的栅极氧化，以产生一种其下边缘由基底举升的栅极，该方式可以减低流经派通晶体管的通道的电流。这种氧化的工艺处理，由于至少某些存储单元晶体管的栅极在氧化工艺步骤之中被保护起来，以使派通晶体管栅极的构形被改变了，而具有被保护起来的晶体管的栅极的构形则未被氧化工艺所改变，因而是属于一种差异式的设计。

图1中显示一SRAM存储单元(一组六个晶体管或6T的存储单元)，其包含有两个PMOS负载晶体管10，12与两个NMOS下拉晶体管(pull-downtransistor)14，16连结起来以构成交叉耦合的反相器(inverter)。每一个PMOS负载晶体管10，12的栅极分别被连接至一个对应的NMOS下拉晶体管14，16。PMOS负载晶体管10，12的漏极分别被连接至对应的NMOS晶体管14，16的漏极，以形成具有现有构造的反相器。负载晶体管的源极被连接至一个高参考电位，通常是Vcc，而下拉晶体管的源极则被连接至一较低的参考电位，通常是Vss。构成一反相器的PMOS晶体管10与NMOS晶体管14的栅极则被连接至另一反相器晶体管12，16的漏极。同样地，构成另一反相器的PMOS晶体管12与NMOS晶体管16的栅极则被连接至晶体管10，14的漏极。因此，出现在第一反相器晶体管10，14的漏极(节点N1)的电位即被供应给第二反相器晶体管12，16的栅极，而电荷则被用来将第二反相器保持在开(ON)或关(OFF)的状态。一个逻辑相反的电位出现在第二反相器晶体管12，16的漏极(节点N2)，并出现在第一反相器晶体管10，14的栅极，以将第一反相器保持在互补的OFF或ON状态。这样，图中所示的SRAM存储单元的闩锁(也称锁存)即可以具有两种稳定的状态：一个预定的电位出现在电荷存储节点N1而一个低电位出现在电荷存储节点N2的一种状态，以及低电位出现在电荷存储节点N1而预定的电位出现在电荷存储节点N2的第二种状态。二进制的数据便可以利用在此闩锁的两种状态之间变换而被记录下来。必须要有足够的电荷存储于电荷存储节点上，以及在相关反相器的耦接栅极上，以便能够在不模糊的情况之下将一反相器保持在ON状态，并使另一反相器保持在OFF状态下，因而保持了存储状态。一个SRAM存储单元的稳定性，可以利用其电荷存储节点上的电位相对于其标称值(nominal value)发生变动时，而同时仍可将SRAM存储单元保持于其原始状态的范围来计量。

SRAM存储单元的状态通常是利用将存储单元的两个电荷存储节点N1，N2选择性地连接至一对互补的位线(BL，BL)而读出。一对派通晶体管18，20分别被连接在电荷存储节点N1，N2与对应的位线BL，BL之间。在进行一次读出操作之前，位线BL，BL先于通常为1/2·(Vcc-Vss)的，高及低参考电压之间的一个电压中点进行等化，之后字线WL上的一个信号再将派通晶体管切换至ON状态。例如，考虑当N1被充电至一个预定的电位Vcc，而N2则被放电为低电位Vss的一种情况。当派通晶体管18，20被切换至ON状态时，电荷即开始由节点N1流经派通晶体管18而到达位线BL。节点N1上的电荷开始由位线BL上漏出，并由流经负载晶体管10而至节点N1的电流加以补充。在此同时，电荷会由位线BL流经派通晶体管20而到达节点N2，并且还有电荷由节点N2流经下拉晶体管16。若流经派通晶体管18的电流比流经晶体管10的电流多，电荷便会开始由节点N1上漏出，并在减低至某一电平时，便可将下拉晶体管16切换至OFF状态。若流经派通晶体管20的电流比流经晶体管16的电流多，电荷便会开始积聚在节点N2，并在充电至某一电平时，便可将负载晶体管10切换至OFF的状态。

电荷存储节点N1，N2的放电与充电可以导致SRAM存储单元在存储状态之间切换，因而造成错误的数据被存储于SRAM存储单元内的结果。因此便需要能够将可以流经派通晶体管的电流控制在一个相对的电平之上，该相对电平必须低于流经至少某些存储单元晶体管的电平。亦即，一相对较高的电流应流经各个连接至每一电荷存储节点的负载或下拉晶体管中之一。通常，六晶体管的SRAM存储单元的制作是将其两个负载晶体管10与12制作成薄膜晶体管(thin-film transistor，TFT)。就这种双TFT SRAM存储单元的结构而言，负载晶体管10，12的源极，漏极与通道区以及栅极，都是由沉积在一层绝缘材料上的多晶硅制成的，而该绝缘材料覆盖着一个下层SRAM电路，此电路包含派通晶体管以及形成于基底表面上的下拉晶体管。通常会需要制作具有高互导程度的负载晶体管，因为多晶硅晶体管倾向于泄漏电流，使得高互导性的TFT负载晶体管消耗掉无法令人接受的电力。因此，下拉晶体管最好能比派通晶体管更易于导通更多的电流，其程度要能够达到足以确保一次读取的操作不致于改变SRAM存储单元的数据状态的程度。

由于提供具有相对较窄且较长通道的派通晶体管，以及提供具有相对较宽且较短通道的下拉晶体管，在现有的SRAM的应用之中，通过派通晶体管与下拉晶体管的电导(conductance)已有所差异。不过，在实际采用较小尺寸的设计准则，或设计使用降低的操作电压时，由于包括了最小结构尺寸等工艺上的限制，要将这种策略发挥到超过目前应用的程度是不可行的。要在下拉晶体管与派通晶体管的互导之间维持一个固定的比例，同时又要进一步地缩减存储单元的尺寸是极困难的。同样地，若操作电压降低，除非存储单元的尺寸以不理想的方式制作得较大，否则要确保拥有足够的电压范围以便存储单元能稳定操作也是极为困难的。因此，本发明的实施例便提供一种不同的方法，可以降低派通晶体管的电导，但又不降低下拉晶体管的电导。

图2显示根据本发明的一个优选实施例的一SRAM的横截面部分，特别是，在图2中以示意图的方式显现一SRAM的优选实施例的下拉晶体管14与派通晶体管18的构形。图中所示的实施例包含可以在派通晶体管通道中产生电场的一个派通晶体管栅极44，其所产生的电场显著地不同于现有形状的派通晶体管栅极所产生的电场，图2的实施了例的派通晶体管栅极44所产生的电场，其最为不同之处在于派通晶体管的通道区内，邻接着源极和漏极。在此区域内的较低电场强度与现有派通晶体管栅极相比只会吸引较少的自由载流子，因而减低了通过派通晶体管的电导。若增强通道区中所产生的电场，最好应能使派通晶体管栅极的下表面边缘圆滑化，直到延伸至周边的源极/漏极区之外，并覆盖通道区本身。这样，派通晶体管栅极的下表面边缘便可以举升到基底的表面之上，超越基底的通道区，处于源极/漏极电极40，42的扩散范围之间。

现有的派通晶体管栅极具有与通道区以一平均距离分开的平面式下表面。就施加于类似的通道区的类似电位而言，图2中的栅极44可以在通道区的边缘或在源极/漏极电极内产生较低强度的电场，导致通道区的电导比具有现有的平面式栅电极的派通晶体管的通道区电导低。不论何种情况，有较少的导体会出现在派通晶体管紧接着源极/漏极区的区域内。因此，图中显示的派通晶体管栅极所产生的不同电场便会减低通过派通晶体管的通道的互导，相对于流经下拉晶体管14的电流量，减低了流经派通晶体管18的电流量。如同图2中所显示的，下拉晶体管14的栅极38的横截面构形，相对于在现有SRAM中所制作的构形并没有显著的改变，使得派通晶体管18的栅极44的横截面构形的调整修改，能够利用可以增加SRAM存储单元稳定性的方式，来减低派通晶体管18的电导。

图2中的SRAM是在一硅基底30上制作而成的，场氧化元件绝缘区32则被形成于基底30的表面上。下拉晶体管14是由形成于基底30表面上的源极/漏极区34，36，以及形成于基底30表面上的一栅极氧化物层(未显示)之上的一栅极38所构成的。派通晶体管18则是由形成于基底表面上源极/漏极区40，42，以及形成于一栅氧化物层(未显示)之上的一栅极44所构成的。下拉与派通晶体管的栅极38，44至少局部地由掺杂的多晶硅所构成。当栅极以多层的导电性材料制作构成时，至少栅极的最低层部分应是由一层掺杂多晶硅所构成的。下拉与派通晶体管的栅极38，44中的最低层可由单独一层的多晶硅所制成，或者，在其他的SRAM存储单元构造之中，不同的多晶硅层可被加入于下拉与派通晶体管的栅极内。

图2中所显示的构造可以利用一种差异式氧化工艺过程制作，在这种工艺中，下拉晶体管的栅极，以及负载晶体管，如果也制作于基底位准上的话，均被一层掩模所覆盖，以保护栅极免于被氧化。派通晶体管的栅极则保持暴露在外，或者，覆盖于派通晶体管上的掩模被除去，以便将派通晶体管的栅极暴露出来。多晶硅栅极接着便被暴露于一种氧化的环境之中，例如，暴露于温度约在950至1050℃的氧气之中，其暴露时间持续足以将栅极的下缘氧化到所需要的程度。派通晶体管栅极的上缘经常会在此工艺过程的同时被氧化了。不过，若派通晶体管的栅极以一种多层的结构形成的话，诸如以一层金属硅化物形成于多晶硅电极的表面上，则派通晶体管栅极的上缘便不会被氧化，或只是稍微被氧化。在这种情况中，派通晶体管栅极的上缘即可以维持通常的形状，诸如图2的实施例中所显示的形状。下拉晶体管14的栅极38，则通常是具有通常的矩形造形。栅极38的上缘的某部分圆滑化可以在不同的氧化层环绕着栅极形成时发生，但这种圆滑化只是次要的，并不会显著地改变在下拉晶体管的通道内所形成的电场分布情形。虽然图中显示下拉与派通晶体管，在其各自的源极/漏极区之间的通道具有大致相等的长度，但在多种情况之下，派通晶体管的通道会被制作得比下拉晶体管的通道长。在氧化之后，接着即执行一次蚀刻的程序，以除去多晶硅氧化物，之后再以现有的方式进行进一步的工艺处理，以便完成SRAM的制作。

派通晶体管的互导被差异氧化的工艺所减低的程度，是根据派通晶体管栅极的下缘有多少被除去而定的。这样，便必须要决定多晶硅氧化工艺的时间，并因而可以决定派通晶体管的相对电导可以减低的程度。而这可以利用判定派通晶体管以及下拉晶体管之间，若要针对一个给定的晶体管尺寸以及几何造形，以及其他的晶体管与存储单元特性而获得一种稳定的存储单元，其间电流的流动的差异有多少而决定。当然，减低可流经派通晶体管的电流量会对SRAM的其他性能特性，诸如存取速度等有所冲击，因此便不应将派通晶体管的电流容量减少太多。

若派通晶体管栅极的边缘是由相对于硅具有不同于派通晶体管栅极的中央部分所使用的N型多晶硅的功函数(work function)的材料所制成的话，便可以获得与图2中的实施例相似的一种效应。例如，派通晶体管栅极可由P型多晶硅制成，其相对于硅具有与N型多晶硅不同的功函数。在这样的一种实施例中，形成于派通晶体管栅极表面上的一层硅化钨，可与多晶硅栅极的N型中央部分与P型边缘部分两者相接触，以便将整个的栅极维持作为一个等电位的表面。派通晶体管栅极边缘的功函数的差异，会以一种显著改变派通晶体管的互导的方式，在实质上改变通道内与在源极/漏极接触区的边缘所产生的电场。栅极的P型边缘部分的宽度与掺杂可加以改变，以将派通晶体管的互导相对于下拉晶体管晶调整至所需要的程度。图2中的实施例是比这种变化更好的实施例，因为图2中的实施例利用较少的工艺步骤，以及较宽松的设计准则，便能够制造出来。

图3与图4中所显示的是与制作一种包含有依据图2中所显示的方式而调整派通晶体管的存储单元的SRAM，及有关的某些工艺步骤。由于SRAM的大部分构造与工艺都是公知的，故在此不予详细讨论。首先参考图3，其中显示的是SRAM的存储单元在工艺过程的中间阶段的情形。场氧化物元件绝缘区32已被形成于基底30之上，一层栅极氧化物(未显示)也已被形成于基底30之上，且一层掺杂多晶硅也已被形成于栅极氧化物层之上。掺杂多晶硅层已利用一种现有的方式进行成像，以便提供具有通常构造的一下拉晶体管栅极，并在派通晶体管18的通道上提供一个未经成形的电极。源极/漏极的植入自动对准于栅极38，43。如果这些晶体管要采用一低掺杂漏极的源极/漏极的构造，那么，只有植入的低掺杂漏极(LDD)部分通常会在此时进行。

参考图4，在栅极如图3中所显示地被构图之后，一层掩模46便被形成于下拉晶体管的栅极之上，以便保护栅极中的多晶硅层。有数种不同的掩模材料都可以用来保护下拉晶体管的栅极。例如，利用TEOS(tetra-ethyl-ortho-silicate)进行化学气相沉积所形成的一层厚度50至500A的氧化硅，或者利用相类似的方式所形成的一层高温氧化物层均可，以一层氮化硅或下拉所形成的保护性掩模，可以对进一步氧化提供较佳的抵抗力。在掩模46形成之后，形成于派通晶体管18的栅极上的任何氧化物或掩摸材料皆被除去。这可以利用在下拉晶体管的至少栅极上形成一层保护性的光致抗蚀剂掩模，并且，当负载晶体管被形成于SRAM的基底上时，亦形成于负载晶体管之上而完成。利用稀释的HF溶液，或利用各向同性含氟蚀刻剂的氧化物干蚀刻(isotropic fluoride-based oxide dry etch)工艺，皆可将派通晶体管的栅极表面上的任何氧化物层除去。其他的掩模材料也根据需要而加以去除。当然，前面制作工序步骤的光致抗蚀剂掩模，都会在任何的氧化工艺步骤中被灰化(ashed)，这样便可能不需要再多包括一个特别的步骤来将光致抗蚀剂掩模除去。接着，再进行一次延长的氧化工序，以将派通晶体管栅极的多晶硅层氧化到所需要的程度。

进一步的工艺步骤接着便可以继续进行，以便完成SRAM的制作。若某些或全部的SRAM晶体管都采用LDD源极/漏极区，则栅极上的氧化物或其他掩模层便都被去除。氧化物分隔层接著再以一般CVD氧化物沉积与回蚀刻的工序而形成于栅极的两侧面中之一上，接着再形成LDD电极的重掺杂部分。若不须进行进一步的源极漏极区掺杂的话，图4中构造的工艺程序便继续进行一层厚绝缘层的沉积。不论哪种情况，都需要进一步的现有工艺步骤来完成此器件的制作。

虽然已公开了本发明的优选实施例，但是这些实施例并非用以限定本发明。本领域的技术人员在不脱离本发明的精神和范围内，可以作出更动与润饰，因此本发明的保护范围应当由后附的权利要求书所界定。

Claims (7)

1、一种SRAM，其具有以位线进行寻址的多个SRAM存储单元，这些SRAM存储单元包括：

一高参考电位接点与一低参考电位接点；

一电荷存储节点；

一下拉晶体管，其连接至该电荷存储节点与该低参考电位接点，该下拉晶体管具有一源极，一漏极与一下拉晶体管栅极；以及

一派通晶体管，其连接至该电荷存储节点与一条位线，该派通晶体管具有一源极，一漏极与一派通晶体管栅极，派通晶体管栅极具有一下表面，其比该下拉晶体管的栅极的下表面被弯曲到更大的程度。

2、如权利要求1所述的SRAM，其中该派通晶体管栅极的下缘以比该下拉晶体管栅极的下缘高的位置被设置于一基底的表面之上。

3、如权利要求2所述的SRAM，其中该派通晶体管栅极的下缘以足够的高度被设置于该基底的表面之上，使相比于一个具有平坦下电极的派通晶体管所产生的电场，其能改变该派通晶体管一通道区内所形成的电场达到一足够量，用以改变该派通晶体管的互导。

4、如权利要求2所述的SRAM，其中该派通晶体管栅极的下缘被举升离开该派通晶体管的通道区部分的基底表面，其举升的程度大于在该派通晶体管栅极的下表面的中心部分。

5、一种SRAM，其具有以位线寻址的多个SRAM存储单元，这些SRAM存储单元包括：

一高参考电位接点与一低参考电位接点；

一电荷存储节点；

一下拉晶体管，其连接至该电荷存储节点与该低参考电位接点，该下拉晶体管具有一源极，一漏极与一下拉晶体管栅极；以及

一派通晶体管，其连接至该电荷存储节点与一条位线，该派通晶体管具有一源极，一漏极，一通道与一派通晶体管栅极，该派通晶体管栅极具有一装置可在该派通晶体管的通道区内产生一特定构形的电场，其中所产生的该电场在通道区内紧接着派通晶体管的源极与漏极之处被减低强度。

6、一种制作SRAM的方法，其步骤包含：

提供一基底与形成于该基底上的导线，其中一第一导线形成于一下拉晶体管的通道区之上，而一第二导线形成于一派通晶体管的通道区之上；

以一种保护该第一导线免受氧化的方式遮蔽该第一导线；以及

将该第二导线暴露于一氧化环境中，而该第一导线则被遮蔽，以使该第一与第二导线具有不同的横截面构形。

7、如权利要求6所述的方法，其中该第一与第二导线的至少一个下方部分为掺杂多晶硅。

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