KR940008222B1 - 고전압 mos 트랜지스터 및 그 제조방법과 고전압 mos 트랜지스터를 갖는 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

고전압 MOS 트랜지스터 및 그 제조방법과 고전압 MOS 트랜지스터를 갖는 반도체 장치 및 그 제조방법
제1도는 부트스트랩 워드라인 일예를 보인 회로도.
제2도는 LDD 구조를 갖는 종래 고전압 MOS 트랜지스터의 일예를 보인 단면도.
제3도는 종래의 고전압 MOS 트랜지스터의 제1제조방법을 설명하기 위한 단면도.
제4a도 내지 4c도는 종래의 고전압 MOS 트랜지스터의 제2제조방법을 설명하기 위한 도.
제5도는 본 발명에 따른 고전압 MOS 트랜지스터의 동작원리를 설명하기 위한 단면도.
제6도는 제1 및 제2종래 방법에 의해 제조된 종래의 고전압 MOS 트랜지스터의 특성과 본 발명에 따른 고전압 MOS 트랜지스터의 특성을 비교한 도.
제7a도 내지 7b도는 본 발명에 따른 반도체 장치의 제1실시예를 보인 단면도 및 회로도.
제8도는 폴리실리콘의 불순물 선량(dosage) 및 전극과 N-형 확산층 사이의 콘택트 저항과의 관계를 보인 도.
제9도는 본 발명에 따른 고전압 MOS 트랜지스터의 제1실시예를 보인 단면도.
제10도는 본 발명에 따른 고전압 MOS 트랜지스터의 제1실시예의 중요부분을 확대하여 보인 단면도.
제11a 내지 제11g도는 본 발명에 따른 반도체 장치의 제조방법의 제1실시예를 설명하기 위한 단면도.
제12a 내지 12d도는 본 발명에 따른 반도체 장치의 제조방법의 제2실시예를 설명하기 위한 단면도.
제13도는 고전압 MOS 트랜지스터의 제2실시예의 중요부분을 확대하여 보인 단면도.
제14도는 본 발명에 따른 고전압 MOS 트랜지스터의 제3실시예를 보인 단면도.
제15도는 거리 d2와 N-형 확산층측의 내전압과의 관계를 보인도.
제16a와 16b도는 본 발명에 따른 고전압 MOS 트랜지스터의 제4실시예의 중요부분을 보인 단면도 및 평면도.
제16c도는 본 발명에 따른 고전압 MOS 트랜지스터의 제5실시예의 중요부분을 보인 평면도.
제17도는 본 발명에 따른 반도체 장치의 제2실시예의 중요부분을 보인 단면도.
제18a 내지 18b도는 본 발명에 따른 고전압 MOS 트랜지스터의 제조방법의 제1실시예를 설명하기 위한 단면도.
제19도는 본 발명에 따른 고전압 MOS 트랜지스터의 제조방법의 제2실시예를 설명하기 위한 단면도.
제20도는 본 발명에 따른 고전압 MOS 트랜지스터의 제조방법의 제3실시예를 설명하기 위한 단면도.
제21도는 본 발명에 따른 고전압 MOS 트랜지스터 제조방법의 제4실시예를 설명하기 위한 단면도.
제22a 내지 22b도는 본 발명에 따른 반도체 제조방법의 제3실시예를 설명하기 위한 단면도.
제23a 내지 23b도는 본 발명에 따른 반도체 제조방법의 제4실시예를 설명하기 위한 단면도.
본 발명은 MOS 트랜지스터 및 그러한 MOS 트랜지스터의 제조방법과, 고전압 MOS 트랜지스터를 갖는 반도체 장치 및 제조방법에 관한 것이다. 특히 본 발명은 다이나믹 랜덤 액세스 메모리(DRAM)의 부스트 부분에 사용하기에 적합한 고전압 MOS 트랜지스터, 예를들어 고전압 MOS 트랜지스터의 제조방법, 그러한 고전압 MOS 트랜지스터를 갖는 반도체 장치 및 그러한 반도체 장치의 제조방법에 관한 것이다.
DRAM에서 메모리 셀에 충분하게 고전압을 인가하고 확실히 데이타를 기록하기 위해서 워드라인에 인가된 전압이 전원전압 보다 크거나 동등한 전압으로 올려진다. 제1도는 올려진 전압을 워드라인에 인가하기 위한 부트스트랩 워드라인 구동회로의 일예를 나타낸다. 나타낸 것처럼, 제1 및 제2n형 MOS 트랜지스터 551 및 552는 직렬로 접속되고, 제3n형 MOS 트랜지스터 553의 드레인 d3은 절점 A에서 트랜지스터 551의 게이트 g1에 접속된다.
전압 부스트회로(나타내지 않음)로부터의 부스트전압 Vo은 단자 555을 경유하여 트랜지스터 551의 드레인 d1에 인가된다. 전원(나타내지 않음)으로부터의 전원전압 Vcc은 단자 556을 경유하여 트랜지스터 553의 게이트 g3에 인가된다. 디코더(나타내지 않음)의 출력신호는 단자 557을 경유하여 트랜지스터 553의 소오스 S3에 인가된다. 소오스 S3 및 557은 절점 B에 접속된다. 트랜지스터 552의 게이트 g2는 단자 558을 경유하여 리셋신호 라인 RL에 연결된다. 트랜지스터 551의 소오스 S1 및 트랜지스터 552의 드레인 d2는 절점 D에 접속되고, 절점 D는 단자 559를 경유하여 워드라인 WL에 연결된다. 트랜지스터 552의 소오스 S2는 접지된다.
트랜지스터 553이 디코더의 출력신호에 의해 선택되고 ON 상태가 될때, 소오스 S3(절점 B)에서 전위는 Vcc가 된다. 트랜지스터 d3(절점 A)에서 전위는 Vcc-Vth가 되고, 여기서 Vth는 트랜지스터 553의 문턱전압을 말한다. 따라서, 트랜지스터 551이 ON으로 되고, 트랜지스터 553이 OFF로 되며 드레인 d3은 부동(floating) 상태를 가정한다. 절점 A에서 전위가 트랜지스터 551의 게이트 용량 결합에 기인한 부스터 전압 Vo보다 더 크거나 동등하게 상승되는 Vr이기 때문에, 절점 D에서 부스트 전압 Vo은 전압강하없이 워드라인 WL에 인간된다. 예를들어, Vcc=5V, Vo=7.5V 및 Vr=14V.
전원전압 Vcc가 Vr에 올려지고 트랜지스터 553의 드레인 d3에 인가되기 때문에, 드레인 d3을 형성하는 확산층은 충분히 높은 내전압을 가져야 한다. 만약 드레인 d3을 형성하는 확산층이 충분히 높은 내전압을 갖지 않으면, 절점 A에서 전위는 점차로 떨어지며 워드라인 WL에서 Vo에 인가된 전압을 유지하는 것이 불가능하게 된다.
절점 A에서 전압강하를 방지하는 방법으로서, 트랜지스터 553의 게이트 산화층을 두껍게 하는 것을 생각할 수 있다. 그러나 이 방법은 반도체 장치의 사이즈를 줄이기 위해 게이트 산화층을 얇게 만드는 현재의 경향과는 반대가 된다.
제2도는 LDD(lightly doped drain) 구조를 갖는 종래의 고전압 MOS 트랜지스터의 일실시예를 보여준다. 비교적 낮은 불순물 농도를 갖는 넓은 n형층 553d에 의해 트랜지스터 553의 드레인 d3이 형성되고, n형층 553d와 p형 반도체 기판 600 사이에서 접합 인터페이스에 형성되는 공핍층을 증가시켜서 높은 내전압이 실현된다. 게다가, 드레인 전극 601이 정상적으로 알루미늄(Al)으로 만들어졌기 때문에, 콘택트 저항이 커지는 것을 방지하기 위해 드레인 d3이 드레인 전극 601에 접속된 부분에서, 드레인 d3이 비교적 고농도를 갖는 n+형층 553e로 만들어진다. 제2도에서, MOS 트랜지스터는 또는 필드 산화층 602, 게이트 산화층 603 및 보론 포스포 실리케이트 글래스(BPSG) 층간 절연층 604를 포함한다.
여기에 종래의 고전압 MOS 트랜지스터 제조방법을 개략적으로 설명한다. 제1방법에 따르면, 드레인 전극 60용 콘택트 호올이 미리 형성된 n+형층 553e와 관련하여 형성된다. 반면에 제2방법에 따르면, 자기-정렬법 n+형층 553e을 형성하기 위해서 드레인 전극 601용 콘택트 호올을 경유하여 이온주입이 만들어진다.
전술한 제1방법이 제3도와 참조해서 설명된다. 제3도에서, L1은 게이트 g3과 n+형층 553e 사이의 거리를 표시하며, L2는 BPSG 층간 절연층 604와 n+형층 553e가 겹쳐지기 위한 거리를 의미하고, L3는 드레인 전극 601용 콘택트 호올의 폭과 대응하는 거리를 의미한다. 드레인 d3의 내전압이 거리 L1에 의하여 측정된다. 그러나 만약 n형층 553d가 Al 드레인 전극 601과 직접 전류를 통하면 콘택트 저항은 너무 커질것이고, 드레인 전극 601에 전류를 통하기 위하여 n+형층 553e가 제공되어져야 한다. 왜냐하면, 전류를 통하기 위한 거리 L3를 감소시키는 제한이 있기 때문이다. 더욱이, 만약 콘택트 호올이 거리 L2에 대응하는 한계로 형성되지 않는다면 드레인 전극 601은 n-형층 553d와 직접 전류를 통하게 할 수도 있으며, 거리 L2를 감소시키는 제한이 있다. 따라서 거리 L1에 의하여 측정된 드레인 d3의 내전압을 보장하기 위하여 거리 L1+ L2+L3에 의하여 소자는 최종적으로 펼쳐진다. 달리 표현한다면 고전압 MOS 트랜지스터에 의하여 점유된 면적을 감소하는 제한이 있다.
다음, 전술한 제2방법이 제4a도에서 제4c도를 참조해서 설명될 것이다. 제4a도는 콘택트 호올이 BPSG 층간 절연층 604와 게이트 산화층 603에 형성된 상태를 나타낸다. 제4b도는 레지스트층 605를 형성한 후 소오스 S3를 형성한 n+형층 553e와 n+형층 553s를 형성하기 위하여 이온주입을 수행하는 과정을 나타낸다. 이온주입이 수행될때, 레지스트층 605의 가장자리에 위치하기 때문에 "X"표에 의해 표시된 부분에 불순물 이온이 또한 주입된다. 왜냐하면 HF 시스템 에칭 시료를 사용하는 공정이 드레인 전극 601을 형성한 Al층을 형성하는 공정전에 수행될 때, 제4c도에서 나타난 것과 같이 불순물 이온으로 삽입된 부분이 다른 부분과 비교해서 더 빠른 에칭속도를 가지기 때문에 계단부분 610이 형성된다. 계단부분 610이 형성될 때, 그후에 형성된 배선층 등은 쉽게 손상될 수도 있으며, 개방회로가 배선층의 경우에서 발생할 수도 있다. 이 제2의 방법은 자기-정렬 방식으로 n+형층 553e가 형성되고, 따라서 제1방법과 비교했을때 거리 L2가 감소될 수 있다. 그러나 거리 L1+ L2+L3가 아직 필요하기 때문에 고전압 MOS 트랜지스터에 의하여 점유된 면적을 감소하는 제한이 있다. 더욱이 제1의 방법에서 요구하는 공정수와 비교해서 제2의 방법에서 요구되는 공정의 수는 더 많다.
따라서 전술한 문제점들이 제거된 새롭고 유용한 고전압 MOS 트랜지스터, 고전압 MOS 트랜지스터를 제조하는 방법, 고전압 MOS 트랜지스터를 가진 반도체 장치와 반도체 장치를 제조하는 방법을 제공하는 것이 본 발명의 일반적인 목적이다.
본 발명의 또다른 좀 더 특수한 목적은 제1반도체형의 반도체 기판 ; 게이트 산화층을 경유하여 반도체 기판상에 형성된 게이트 전극 ; 게이트 전극의 양측상에서 반도체 기판에 형성된 제1 및 제2확산영역 ; 제1반도체형과 반대되는 제2반도체형 및 ; 제1확산영역에 직접 연결되고 폴리실리콘을 포함하는 전도층을 구성된 전극으로, 여기서 폴리실리콘을 포함하는 전도층의 불순물 농도는 제1확산영역의 불순물 농도보다 더 높은 전극을 포함하는 고전압 MOS 트랜지스터를 제공하는 것이다.
본 발명의 고전압 MOS 트랜지스터에 의하여 비교적 낮은 불순물 농도의 드레인/소오스 영역이 드레인/소오스 전극과 직접 접촉하고, 따라서 고전압 MOS 트랜지스터의 크기를 감소시키는 것이 가능하다. 더욱이, 도핑된 폴리실리콘이 드레인/소오스 전극용으로 사용되기 때문에, 드레인/소오스 영역과 드레인/소오스 전극 사이에 콘택트 저항이 증가하는 것을 방지하고, 높은 내전압을 실현시키는 것도 가능하다.
본 발명의 또다른 목적은 제1반도체형의 반도체 기판상에 필드 산화층을 선택적으로 형성하는 단계 ; 필드 산화층에 의하여 한정된 반도체 기판의 영역상에 게이트 산화층과 게이트 전극을 순차적으로 형성하는 단계 ; 제1이온주입에 의하여 게이트 전극의 양측상에서 반도체 기판에 제1반도체형과 반대되는 제2반도체형의 제1 및 제2불순물 영역을 형성하는 단계 ; 마스크층에 의해 제1불순물 영역을 덮는 단계 ; 필드 산화층, 게이트 전극 및 마스크로서 마스크층을 사용한 제2이온주입에 의하여 제1불순물 영역의 불순물 농도보다 더 높은 제2불순물의 불순물 농도를 증가시키는 단계 및 ; 전극을 형성하도록 적어도 제1불순물 영역상에 직접 전도층을 형성하는 단계로, 여기서 전도층은 제1불순물 영역의 농도보다 더 큰 불순물 농도를 갖는 폴리실리콘을 함유하는 전도층을 형성하는 단계를 포함하는 고전압 MOS 트랜지스터를 제공하는 것이다.
본 발명의 또다른 목적은 제1반도체형의 반도체 기판을 포함한 고전압 MOS 트랜지스터 ; 게이트 산화층을 경유하여 반도체 기판상에 형성된 게이트 전극 ; 게이트 전극의 양측상에 반도체 기판에 형성된 제1반도체형과 반대되는 제2반도체형의 제1 및 제2확산영역 ; 제1확산영역상에 형성된 제1전극 및 ; 제2확산영역상에 형성된 제2전극을 가지는 반도체 장치를 제공한다. 여기서 제1확산영역은 제2확산영역보다 불순물 농도가 더 낮고, 제1전극은 제1확산영역의 불순물 농도보다 더 높은 불순물 농도를 가진 폴리실리콘을 포함한 전도층으로 이루어졌고, 제1전극에 인가된 전압은 제2전극에 인가된 전압보다 크다.
본 발명의 또다른 목적은 적어도 고전압 MOS 트랜지스터와 제1반도체형의 반도체 기판상에 형성된 메모리 셀을 형성하는 MOS 트랜지스터를 갖는 반도체 장치를 제조하는 방법 및, 반도체 기판상에 필드 산화층을 선택적으로 형성하는 단계 ; 필드 산화층에 의하여 한정된 영역의 반도체 기판상에 게이트 산화층과 게이트 전극을 순차적으로 형성하는 단계 ; 제1이온주입에 의하여 게이트 전극의 양측상에서 반도체 기판에 제1불순물형과 반대되는 제1불순물형의 불순물 영역을 형성하는 단계 ; 마스크층에 의하여 고전압 MOS 트랜지스터의 제1불순물 영역과 메모리 셀을 형성하는 MOS 트랜지스터의 불순물 영역을 덮는 단계 ; 필드 산화층 고전압 MOS 트랜지스터의 게이트 전극과 마스크로서 마스크층을 사용한 제2이온주입으로 제1불순물 영역의 불순물 농도보다 더 높은 고전압 MOS 트랜지스터의 제2불순물 영역의 불순물 농도를 증가하는 단계 및 전극을 형성하도록 적어도 제1불순물 영역상에 직접 전도층을 형성하는 단계로 이루어진 방법을 제공하는 것이며, 여기서 제1불순물 영역의 불순물 농도보다 높은 불순물 농도를 갖는 폴리실리콘을 포함한다.
본 발명의 다른 목적과 양상이 수반된 도면과 함께 상세하게 설명될 것이다.
우선, 제5도와 연관하여 본 발명에 의한 고전압 MOS 트랜지스터의 동작 원리를 설명할 것이다. 제5도에 나타난 고전압 MOS 트랜지스터는 제1반도체형의 반도체 기판 1, 게이트 산화층 13, 게이트 전극 14, 비교적 저불순물 농도인 제2반도체형으로 이루어진 드레인/소오스 여역 15, 비교적 고불순물 농도와 함께 제2반도체형으로 이루어진 소오스/드레인 영역 16, 소오스/드레인 전극용 콘택트 호올 29, 드레인/소오스 전극용 콘택트 호올 29, 소오스/드레인 전극 35, 드레인/소오스 전극 38 및 층간 절연층 27을 포함한다. 소오스/드레인 전극 35 및 드레인/소오스 전극 38은 폴리실리콘을 포함하고 소오스/드레인 영역 15의 농도보다 높은 불순물 농도를 갖는 제2반도체형 전도층 49로 구성된다. 제1 및 제2반도체형은 서로 반대가 되는 반도체형으로, 예컨대 제1반도체형은 p-형이고 제2반도체형은 n-형이다.
MOS 트랜지스터의 드레인/소오스는 비교적 저불순물 농도를 갖는 제2반도체형으로 이루어진 드레인/소오스 영역 15로만 형성된다. 드레인/소오스 전극 38은 드레인/소오스 영역 15와 직접 접촉하여 비교적 고불순물 농도를 갖는 제2전도형 영역을 간접적으로 경유하지는 않는다. 왜냐하면 상기 설명된 종래 방법에 의하여 요구된 거리L2는 본 발명에서 제거될 수 있고, 따라서 MOS 트랜지스터의 크기를 감소시키는 것이 가능하다.,
드레인/소오스 전극 38은 비교적 저불순물 농도를 갖는 제2반도체형으로 이루어진 드레인/소오스 영역 15에 직접 연결된다. 그러나 드레인/소오스 전극 38은 Al으로 이루어지지 않지만 폴리실리콘을 포함한 제2반도체형 전도층 49로 이루어졌다. 따라서 드레인/소오스 전극 38이 드레인/소오스 영역 15와 접촉한 부분에서 콘택트 저항이 크게 되지 않는다. 더욱이 드레인/소오스 영역 15가 얇기 때문에 만약 AL 전극이 드레인/소오스 영역 15상에 직접 형성되면 Al 스파이크가 문제인데, 드레인/소오스 전극 38이 Al를 사용하지 않기 때문에 Al 스파이크 문제는 본 발명에서는 발생하지 않는다.
더욱이, Al과 실리콘(Si) 사이의 접촉을 비교하면, 폴리실리콘과 Si 사이의 접촉이 더 낮은 불순물 농도에서 이루어질 수 있다. 보다 적은 불순물 농도를 위하여 트랜지스터 내전압이 더 커지므로 본 발명은 종래 트랜지스터와 비교해서 트랜지스터의 내전압을 더 쉽게 증가시킬 수 있다.
드레인/소오스 영역 38이 폴리실리콘을 포함하는 제2반도체형 전도층 49로 이루어졌을때 전도층 49안에서의 불순물은 고체 상태 확산으로 인해 얇은 깊이가 되게 드레인/소오스 영역 15로 확산된다. 왜냐하면 콘택트 저항면에서 비교적 저불순물 농도를 가지는 것이 드레인/소오스 영역 38이 충분하기 때문이다. 더욱이 종래 트랜지스터에서 얻을 수 있는 것보다 더 큰 내전압을 일으킬 수 있다. 왜냐하면 비교적 저불순물 농도를 가지는 드레인/소오스 영역 15와 고체 상태 확산에 의하여 일어난 약간의 고불순물 농도를 가지는 얕은 부분 사이의 경계가 단계적이기 때문이다.
제6도는 제1방법과 제2방법에 의하여 제조된 종래 고전압 MOS 트랜지스터의 특성과 비교하여 본 발명에 따른 고전압 MOS 트랜지스터의 특성을 보여준다. 제6도에서 세로좌표는 로그값으로 불순물 농도를 나타내었고 가로좌표는 제2,4c 그리고 5도에서의 방향 X을 나타내었다. 점선 Ⅰ 및 Ⅱ는 각각 제1방법과 제2방법에 의해 제조된 고전압 MOS 트랜지스터의 특성을 나타내고, 일점쇄선 Ⅲ은 본 발명에 의한 고전압 MOS 트랜지스터의 특성을 나타낸다.
다음 설명은 제7a도 및 제7b도를 참조로 하여 본 발명에 따른 고전압 MOS 트랜지스터의 제1실시예이다. 각각의 제7a와 제7b도는 고전압 MOS 트랜지스터의 제1실시예의 단면도 및 회로도이다.
Si 등으로된 p-형 반도체 기판 1은 그후에 형성된 n-형 MOS(nMOS) 트랜지스터를 포함하는 다수의 소자를 갖는다. 워드라인 WL에 전압을 인가하기 위한 부트스트랩 워드라인 구동회로 2는 3개의 nMOS 트랜지스터 3, 4 및 5를 포함한다. 제1 및 제2MOS 트랜지스터 3 및 4는 직렬로 연결되어 있고 제3MOS 트랜지스터 5의 드레인층 15는 제1MOS 트랜지스터 3의 게이트 전극 7에 연결된다.
제1MOS 트랜지스터 3은 게이트 산화층 6을 경유하여 반도체 기판 1상에 형성된 게이트 전극 7을 포함한다. 그리고 n+와 n-영역을 포함하는 LDD 구조를 갖는 소오스 및 드레인층 8 및 9는 게이트 전극 7의 각측상에 형성된다.
제2MOS 트랜지스터 4는 게이트 산화층 10을 경유하여 반도체 기판 1상에 형성된 게이트 전극 11을 포함하며, n+와 n-영역을 포함한 LDD 구조를 갖는 소오스 및 드레인층 12, 13은 게이트 전극 11의 각 측상에 형성된다. 드레인층 113은 제1MOS 트랜지스터 3의 소오스층 9에 절대적으로 제공되며, 따라서 제1 및 제2 MOS 트랜지스터 3과 4는 직렬로 연결되어 있다.
제3MOS 트랜지스터 5는 게이트 산화층 13을 경유하여 반도체 기판 1위에 형성된 게이트 전극 14, 게이트 전극 14의 한측위에 형성된 n--형 확산층 15 및, 게이트 전극 14의 또다른 측위에 형성된 LDD 구조를 가지는 확산층 16을 포함한다. n--형 확산층 15는 배선전극(나타나 있지 않음)을 경유하여 제1MOS 트랜지스터 3의 게이트 전극 7에 연결된다.
제4MOS 트랜지스터 18은 적층 캐패시터형 DRAM셀 17을 형성한다. 세개의 MOS 트랜지스터 3에서 5와 마찬가지로 제4MOS 트랜지스터 18은 절연층 20을 경유하여 반도체 기판 1위에 형성된 게이트 전극 21 및, 게이트 전극 21의 각 측위에 형성된 n 또는 n-형 확산층 22와 23을 포함한다. 확산층 22는 비트라인 BL에 연결되고, 게이트 전극 21은 워드라인 WL에 연결된다. DRAM셀 17의 캐패시터 19는 후에 설명될 콘택트 호올 34를 경유하여 확산층 23상에 형성된다. 캐패시터 19는 폴리실리콘으로 만들어진 저장전극 24가 인(P)이온과 같은 n-형 불순물 이온으로 도핑된 스택(stack) 구조를 가지며, 이산화규소(SiO2)으로된 유전층 25 및, n-형 불순물 이온을 함유한 폴리실리콘으로된 대항전극 26은 순차적으로 축적된다. 전압 Vcc/2는 대항전극 26에 인가된다.
PSG등으로 이루어진 층간절연층 27은 제1에서 제4트랜지스터 3에서 5 및 18위에 형성된다. 콘택트 호올 28에서 33은 확산층 8,9,15,16등이 노출되도록 층간절연층 27에 형성된다. 전극 35 내지 40은 콘택트 호올 28 내지 33을 채우기 위하여 형성된다. 이들 전극 35 내지 40은 소오스층 9와 12 그리고 드레인층 8과 13과 같은 불순물형의 불순물로 도핑된 폴리실리콘으로 되어 있다. 더욱이 전극 41은 제4MOS 트랜지스터 18의 확산층 22위에 마찬가지로 형성된다.
필드 산화층 42는 제1 내지 3MOS 트랜지스터 3 내지 5의 주변장치 주위와 실리콘의 국부적 산화(LOCOS)와 같은 선택적인 산화로 DRAM셀 17의 주변장치에 형성된다.
이 실시예에서 전원전압 Vcc는 DRAM으로 데이타를 쓸때 제3MOS 트랜지스터 5의 게이트 전극 14에 우선 인가된다. 디코더(보이지 않음)의 출력신호가 제3MOS 트랜지스터 5의 n+-형 확산층 16에 입력될 때, 이 n+-형 확산층 16의 전위는 Vcc가 된다. 따라서 n--형 확산층 15의 전위가 Vcc-Vth가 되고, 여기서 Vth는 게이트 문턱전압을 나타낸다. 그 결과로 제1MOS 트랜지스터 3은 ON으로 커지고, 제3MOS 트랜지스터 5는 OFF가 된다. 그리고 n--형 확산층 15는 제1MOS 트랜지스터 3의 용량 결합으로 부스트전압 Vo보다 더 높은 전압이 발생된다. 그러므로 부스트 전압 Vo는 제1MOS 트랜지스터 3의 드레인층 9에 인가되고, 전압 강하없이 워드라인 WL에 인가된다.
그러므로, 워드라인 WL을 경유하여 제4MOS 트랜지스터 18의 게이트 전극 21에 부스트 전압 Vo이 인가된다. 비트라인 BL으로부터 비트 선택신호에 의해 선택된 제4MOS 트랜지스터 18이 ON이 되서, 제4MOS 트랜지스터 18에 접속된 캐패시터 19에 전하가 저장된다. 이 경우에, 데이타는 DRAM셀 17에 기록된다.
전원전압 Vcc보다 높은 부스트 전압 Vo이 제1MOS 트랜지스터 3의 드레인층 8에 인가될 때, 제1MOS 트랜지스터 3의 게이트 전극 7에서의 전위는 대략 부스트 전압 Vo의 2배인 전압과 용량 결합에 의해 상승된다. 이 이유로 인해서, 이중-부스트 전압이 제3MOS 트랜지스터 5의 n--형 확산층 15에 또한 인가된다. 그러나 제3MOS 트랜지스터 5의 n--형 확산층 15가 비교적 저불순물 농도를 갖기 때문에, 내전압이 반도체 기판 1에 비해 높다.
게다가, n--형 확산층 15는 비교적 낮은 불순물 농도를 갖는 층으로만 구성되어 있고, 비교적 높은 불순물 농도를 갖는 층은 갖지 않는다. 그러므로, 그 소자(제3MOS 트랜지스터 5)의 면적은 크게 되지 않는다. 더욱이 n-형 확산층 15상에 형성된 전극 38은 n-형 확산층 15와 같은 불순물의 불순물질을 포함하는 폴리실리콘으로 만들어진다. 이 이유로 인해, 전극 38내에 n-형 확산층 15의 얕은 부분에 불순물을 확산시키고 콘택트 저항을 감소시키기 위해 어닐링을 수행하는 것이 가능하다.
제8도는 폴리실리콘의 불순물 선량 및 전극 38과 n-형 확산층 15사이의 콘택트 저항과의 관계를 보여준다. 제8도에서, 세로좌표는 로그값에 의한 저항을 표시하고, 가로좌표는 로그값에 의한 불순물 선량을 표시한다. 제8도에 보인 관계는 폴리실리콘 전극 38이 2000Å의 두께를 갖고 n-형 확산층 15의 불순물 선량이 1×1013/㎠일때 얻어진다. 폴리실리콘의 불순물 선량이 1×1015/㎠이거나 더 클때 콘택트 저항이 심하게 작아지는 것을 제8도에서 볼 수 있다.
제9도 및 제10도는 각각 고전압 MOS 트랜지스터의 제1실시예의 중요부분을 나타낸다. 이 실시예에서, n+형 확산층 16은 제9도에 나타낸 것처럼 LDD구조를 갖고 n+형 확산층 161및 n-형 확산층 162을 포함한다. n+형 확산층 161의 불순물 농도는 n-형 확산층 162의 불순물 농도보다 더 크고, n-형 확산층 162의 불순물 농도는 n-형 확산층 15의 불순물 농도와 거의 같다. 게다가, 제10도에 보인 것처럼, n-형 부분 162은 게이트 전극 14와 부분적으로 겹쳐진다.
n-형 확산층 15에 대한 P이온의 선량이 1× 103/㎠, 폴리실리콘 전극 38이 2000Å의 두께를 갖고, 폴리실리콘에 대한 P이온의 선량이 1× 1015/㎠이고 제9도에 보인 게이트 전극 14 및 콘택트 호올 29사이의 거리 D가 1μm인 조건하에서, 드레인에서 20 의 내전압이 얻어지는 것이 확실하다.
다음은 예를들어 제1,3 MOS 트랜지스터 3 및 5를 형성하는 방법에 의해, 비교적 낮은 불순물 농도를 갖는 드레인층 15 및 비교적 높은 불순물 농도를 갖는 소오스층 16을 갖는 반도체 장치의 제조방법의 설명이 주어진다.
우선, 본 발명에 따른 반도체 장치의 제조방법의 제1실시예의 설명이 주어진다. 제11a도에 보인 바와같이, 반도체 기판상에 제1, 제3트랜지스터 3 및 5가 형성되는 영역 T1및 T2를 형성하는 트랜지스터의 주변에 LOCOS법에 의해 필드산화층 42가 형성되고, 열적산화에 의해 게이트 산화층 6 및 13이 그후에 형성된다. 그리고나서, 영역 T1및 T2를 형성하는 트랜지스터 각각의 중앙에 게이트 산화층 6 및 13을 각각 경유하여 폴리실리콘 게이트 전극 7 및 14를 형성하기 위해서, 포토리소그래피 기술에 의해 불순물을 포함하는 폴리실리콘층이 형성되고 패턴화된다.
다음은 게이트 전극 7 및 14의 양측상에 자기-정렬 방식으로 비교적 저불순물 농도의 n-형 확산층 43을 형성하기 위해, P이온과 같은 n형 불순물 이온이 반도체 기판 1에 주입되고 확산된다. 예를들어 1013-1014/㎠의 선량으로 불순물 이온이 반도체 기판안으로 주입된다.
그후에, 제11b도에 보인 바와같이, CVD법에 의해 약 1000Å의 두께로 전표면상에 SiO2층 44가 형성된다. 게다가, 영역 T2을 형성하는 트랜지스터에 확산층 43중의 하나 및 이 한 확산층 43의 주변이 레지스트 45에 의해 덮혀지고, SiO2는 반응이온 에칭법(RIE)에 의해 선택적으로 제거된다. 레지스트 45에 의해 덮혀진 SiO2층 44의 일부분만이 RIE법 후에 남겨지고, 제11c도에 보인 바와같이 남겨진 SiO2층 44의 측벽 46이 게이트 전극 7 및 14의 양측상에 형성된다.
다음은, SiO2층 44 및 측벽 46은 마스크로서 사용되고, 비소(As) 이온은 반도체 기판 1에 주입되고 확산된다. 그 결과로서, 약 1020/㎤의 비교적 고불순물 농도의 확산층이 SiO2층 44에 의해 덮혀지지 않고 그것에 의해 제11d도에 보인 바와같이 LDD구조로 이 확산층 43을 형성하는 확산층 43의 영역에 형성된다. 반면에 SiO2층 44에 의해 덮혀진 확산층 43이 제11d도에 보인 바와같이 비교적 저불순물 농도로 유지된다.
그후에, 제11e도에 보인 바와같이 전 표면상에 SiO2층 47이 형성된다. SiO2층 47 및 SiO2층 44를 구성하는데 포토리소그래피 기술이 사용되고, 제11f도에 보인 바와같이 그것에 의해 확산층 43상에 콘택트 호올 28 에서 31까지 형성된다.
그리고나서, 약 2000Å의 두께를 갖는 폴리실리콘층 49가 전표면상에 형성되고, P이온이 1× 1015/㎠의 선량으로 주입된다. 게다가, 포토리소그래피 기술이 폴리실리콘층 49를 선택적으로 부식시키는데 사용되고 제11g도에 보인 바와같이 폴리실리콘층 49는 콘택트 호올 28에서 30이내에 남겨진다.
이 상태에서, 영역 T1을 형성하는 트랜지스터에 형성된 확산층 43은 LDD구조를 갖고, 한 확산층 43은 제7a도에 보인 드레인 확산층 8을 형성하는 반면 또다른 확산층 43은 제7a도에 보인 소오스층 9를 형성한다. 반면에, 영역 T2을 형성하는 트랜지스터에 형성된 확산층 43 사이에서, 다른 확산층 43이 LDD구조를 갖는 확산층 16으로 사용되는 동안, SiO2층 44에 의해 닫혀지고 비교적 저불순물 농도를 갖는 확산층 43이 n-형 확산층 15로서 사용된다. 게다가, 콘택트 호올 28 내지 31이내에 남겨진 폴리실리콘층 49가 전극 35 내지 38로서 기능을 한다.
열적산화 및 어닐링과 같은 후기의 열처리 과정에서 전극 35 내지 38에 포함된 불순물은 소오스층 9, 드레인층 8 및 확산층 15 및 16안으로 얕게 확산된다. 그 결과로서, 이들 층 16,8,9 및 15와 대응하는 전극 35 내지 38사이에서 콘택트 저항이 감소된다.
따라서, n-형층인 제3MOS 트랜지스터 5의 확산층 15에 부스트 전압 Vo보다 더 높은 전압이 인가될 때, 전극 38과 확산층 15사이에서 콘택트 저항이 감소되고 만족할만한 콘택트가 얻어진다.
SiO2층 44에 의해 제3MOS 트랜지스터 5의 n-형 확산층 15가 덮혀질 때, SiO2층 44를 구성하기 위한 마스크로서 레지스트 45가 사용된 후 반도체 기판 1상에 남겨진 SiO2층 44에 의해 수직 테두리로 단계된 부분이 형성된다. 이 이유로 인해, SiO2층 44가 두꺼울때 단계된 부분이 다음 단계에서 형성되고 에칭 잔류물이 진행과정 동안 생성될지도 모르는 배선층에 손상이 일어날지도 모르는 문제가 있다.
다음에, 제12a-12d도를 참조하여 본 발명에 따른 반도체 제조방법의 제2실시예의 설명이 주어진다. 이 실시예에 따라, 반도체 장치의 제1실시예의 전술한 문제가 제거된다.
제12a도는 제11c도에 보인 상태로 부터 레지스트 45가 제거되는 상태를 나타낸다.
그리고나서, 제12b도에 보인 바와같이, 제2SiO2층 44b가 전표면상에 약 1000Å의 두께로 형성되고 RIE법에 의해 부식된다. 그 결과로서, n-형 확산(소오스)층 15상에 남겨진 SiO2층 44의 가장자리측 부분이 제12c도에 보인 바와같이 매끄러워지게 되고 스텝 커버리지가 개선된다. 이 경우에, 게이트 전극 7 및 14의 양측상에 있는 측벽중 56은 2중-층 구조를 갖는다. 그러나 제1,2SiO2층 44 및 44b의 두께를 적당히 조정하여 측벽층 46의 두께는 쉽게 제어될 수 있다.
그후에, 마스크로서 측벽층 46 및 두개의 SiO2층 44, 44b를 사용한 반도체 기판 1에 불순물 이온이 주입되고 확산된다. 그러므로 제12d도에 보인 바와같이, 또 11d도와 마찬가지로 LDD구조를 확산층 43과 비교적 저불순물 농도를 갖는 확산층 43이 형성된다.
반도체 장치의 제조방법의 제2실시예에 따라, 본 발명에 따른 고전압 MOS 트랜지스터의 제2실시예가 제조된다. 제13도는 고전압 MOS 트랜지스터의 제2실시예의 중요부분을 나타낸다. 고전압 MOS 트랜지스터의 이 실시예에서, n+형 확산층 16의 n-형 부분 162이 측벽층 46아래에 형성된다.
다음은, 본 발명에 따른 고전압 MOS 트랜지스터의 제3실시예의 설명이 제14도와 참조하여 주어진다. 제14에서는, 제7a도에서 대응하는 부분과 같은 부분들이 똑같은 참조번호에 의해 표시되고, 그것에 관한 설명은 생략하기로 한다. 고전압 MOS 트랜지스터의 이 실시예에서, 콘택트 홀 28과 게이트 전극 14사이의 거리 d1은 콘택트 홀 29와 게이트 전극 14사이의 거리 d2보다 작게 정한다. 제15도는 거리 d2와 n-형 확산층 15측상의 내전압과의 관계를 나타낸다. 제15도에 나타낸 것처럼, 거리 d2가 약 0.8μm이거나 더 클때는 내전압이 20 이다.
다음은, 제16a-16c도를 참조하여, 본 발명에 따른 고전압 MOS 트랜지스터의 제4 및 제5실시예의 설명이 주어진다. 제16a-16c도에서, 제7a도에서 대응하는 부분과 같은 부분들이 똑같은 참조번호에 의해 표시되고, 그것에 관한 설명은 생략하기로 한다.
제16a도는 제4 및 제5실시예의 단면을 나타내고, 제16b 및 16c도는 각각 제4 및 제5실시예의 평면도를 나타낸다. 제16b도에 보인 바와같이, 제4실시예에서 콘택트 홀 29는 복수개의 홀로 구성되어 있다. 반면에, 제16c도에 보인 바와같이,콘택트 홀 29는 제4실시예의 홀과 비교해서 큰 한홀로 만들어져 있다. 그러므로 제4실시예의 범위와 비교해서 제5실시예의 콘택트 범위가 개선된다.
폴리실리콘층에 의해 전극 38을 형성할때, 반도체 장치의 전도층을 형성하는 공정에 공통한 공정에 의해 폴리실리콘층이 형성될 수 있다면 전체적으로 제조방법을 간단하게 하는 것이 가능하다. 그러므로, 본 발명에 따른 반도체 장치의 제2실시예에서, 전극 38을 형성하는 폴리실리콘층이 DRAM내에서 전도층으로서도 사용된다. 제17도는 반도체 장치의 제2실시예의 중요부분을 나타낸다. 제17도에서, 제7a도에서 대응하는 부분과 같은 부분들이 똑같은 참조번호에 의해 표시되고, 그것에 관한 설명은 생략하기로 한다. 예를들어, 전극 38을 형성하는 같은 폴리실리콘층에 의해 DRAM의 저장 전극 24가 형성될 수도 있다. 다른 예로서, 전극 38을 형성하는 같은 폴리실리콘층에 의해 DRAM의 비트라인 BL이 형성될 수도 있다.
다음은, 제18a도와 18b도와 참조하여, 본 발명에 따른 고전압 MOS 트랜지스터의 제조방법의 제1실시예의 설명이 주어진다. 제18a 및 18b도에서, 제11도에서 대응하는 부분과 같은 부분들이 똑같은 참조번호에 의해 표시되고, 그것에 관한 설명은 생략하기로 한다.
이 실시예에서, 제11a도와 관련하여 전술한 것과 마찬가지로, 제18a도에 보인 것처럼 LOCOS법에 의해 필드산화층 42가 형성된다. 게다가, 게이트산화층 13이 열적산화에 의해 형성되고, 게이트 전극 14을 형성하기 위해 폴리실리콘층이 형성되고 패턴화된다. 더욱이, 비교적 저 불순물농도를 갖는 확산층을 형성하기 위해 이온주입이 수행된다.
그후에 제18b도에 보인 바와같이 제11c도와 관련하여 전술한 것과 마찬가지로, 고전압이 인가된 확산층 43상에 레지스트 45가 형성된다. LDD구조를 갖는 확산층 43(소오스 층 16)을 형성하기 위해서, 마스크로써 필드산화층 42, 게이트 전극 14 및 레지스트 45를 사용하여 이온주입이 수행된다.
제11d-11g도와 관련하여 전술한 것과 마찬가지로, 충간 절연층, 콘택트 홀 및 전극의 형성이 수행되고, 그것에 관한 설명은 생략하기로 한다.
다음은, 제19도와 참조하여, 본 발명에 따른 고전압 MOS 트랜지스터의 제조방법의 제2실시예의 설명이 주어진다. 제19도에서는, 제11a-11g도에서 대응하는 부분들과 같은 부분이 똑같은 참조번호에 의해 표시되고, 그것에 관한 설명은 생략된다.
이 실시예에서, 제18a도에 보인 구조의 전 표면상에 SiO2산화층 44이 형성되고, 제19도에 보인 바와같이 게이트 전극 14의 옆면상에 측벽을 형성하기 위해 RIE법에 의해 SiO2산화층 44이 부식된다. 더욱이, 고전압이 인가된 확산층 43상에 레지스트 45가 형성된다. LDD구조를 갖는 확산층 43(소오스 층 46)을 형성하기 위해서, 마스크로서 필드산화층 42, 측벽 46, 게이트 전극 14 및 레지스트 45를 사용하여 이온주입이 수행된다.
다음은, 제20도와 참조하여 본 발명에 따른 고전압 MOS 트랜지스터의 제조방법의 제3실시예의 설명이 주어진다. 제20도에서는, 제11a-11g도에서 대응하는 부분과 같은 부분들이 똑같은 참조번호에 의해 표시되고, 그것에 관한 설명은 생략한다.
이 실시예에서, LDD구조를 갖는 확산층 43(드레인 층 16)을 형성할때 제18b도에 보인 레지스트 45대신에 SiO2산화층 44가 마스크의 일부로써 사용된다.
다음은, 제21도를 참조하여 본 발명에 따른 고전압 MOS 트랜지스터의 제조방법의 제4실시예의 설명이 주어진다. 제21도에서, 제11a-11g도에서 대응하는 부분과 같은 부분들이 똑같은 참조번호에 의해 표시되고, 그것에 관한 설명은 생략한다.
이 실시예에서, RIE법에 의해 제20도에 보인 SiO2층 44를 에칭할때 게이트 전극 14의 측면상에 측벽층 46이 형성된다. 따라서 LDD구조를 갖는 확산층 43(소오스 층 16)을 형성할때, 측벽 46이 마스크의 일부로써 또한 사용된다.
다음, 제22a 및 22b도를 참조하여, 본 발명에 따른 반도체 장치의 제조방법의 제3실시예의 설명이 주어진다. 제22a 및 22b도에서는, 제7a도 및 제11a-11g도에서 대응되는 부분과 같은 부분들이 똑같은 참조번호에 의해 표시되고, 그것에 관한 설명을 생략한다.
이 실시예에서, 제22a도에 보인 바와같이 고전압 MOS 트랜지스터 5의 게이트 전극 14 및 DRAM셀 17의 MOS 트랜지스터 18의 게이트 전극 21이 형성된후 전표면상에 SiO2산화층 44가 형성된다. 제22b도에 보인 바와같이 메모리 셀 및 고전압 MOS 트랜지스터 15의 확산층 43(드레인 층 15)을 형성하는 MOS 트랜지스터 18상에 SiO2산화층 44를 남겨지도록 포토리소프래피 기술이 사용된다. 제22b도에 보인 바와같이, LDD구조를 갖는 확산층 43(소오스 층16)을 형성하기 위한 이온주입을 수행할때 남겨진 SiO2산화층 44가 마스크로 사용된다. 제21도와 관련하여 전술한 경우와 마찬가지로 SiO2산화층 44가 RIE법에 의해 부식될때, 게이트 전극 14의 측면상에 남겨진 측벽 46이 또한 마스크의 일부로써 사용된다.
다음은 제23a 및 23b도를 참조하여 본 발명에 따른 반도체 장치 제조방법의 제4실시예의 설명이 주어진다.
제23a도 및 23b도에서는, 제7a 및 12a-12d도에서 대응하는 부분과 같은 부분들이 똑같은 참조번호에 의해 표시되고, 그것에 관한 설명은 생략한다.
이 실시예에서, 제23a도에 보인 바와같이, RIE법에 의해 SiO2산화층 44가 부식된 후 SiO2층 44b가 형성되고, RIE법에 의해 SiO2층 44b가 부식된다. 결과적으로 제23b도에 보인 바와같이, 확산층 43(소오스 층 16)상에 남겨진 SiO2산화층 44의 가장자리측 부분 및 게이트 전극 14가 매끄러워지고, 게이트 전극 21의 양측이 매끄러워진다. 이 이유로 인해, 다음 스테이지에서 형성된 배선층에 대한 손상을 방지하고, 처리과정중에 생성되는 에칭잔류물도 역시 방지하는 것이 가능하다.
기판표면이 직접 부식되기 때문에, 산화층의 에칭이 에칭잔류물 및 표면 손상에 기인한 접합누설을 증가시킨다. 그러므로, 심지어 대단히 작은 누설잔류가 특성저하를 일으키는 DRAM의 메모리셀 부분에서 산화층을 부식시키지 않는것은 바람직하지 않다.
반도체 장치 제조방법의 제3 및 제4실시예에서, SiO2산화층 44를 부식시킬때 레지스트에 의해 메모리 셀 부분을 덮는 과정이 필요하다. 그러나 동시에, 고전압 MOS 트랜지스터 5의 확산층 43(드레인 층 15)이 레지스트에 의해 또한 덮혀지므로, 오직 메모리셀 부분의 보호를 위한 과정들의 수를 증가시킬 필요가 없다. 메모리셀 부분의 확산층 22 및 23이 확산층 43(드레인 층 15)의 농도와 거의 같은 비교적 낮은 불순물 농도를 갖는다. 그러나 높은 불순물 선량을 가지는 이온주입이 결정결함 및 누설접합을 포함하기 때문에, 확산층 22 및 23의 비교적 낮은 불순물 농도에 의해 문제가 일어나지않는다.
지금까지 설명한 각 실시예에서, 비교적 낮은 불순물 농도를 갖는 확산층 상에 형성된 전극은 폴리실리콘으로 만들어진다. 그러므로, 폴리실리콘대신에 비정질 실리콘 또는 고융점금속 규화물을 사용하는 것이 가능하다. 예를들어, 고융점 금속 규화물을 포함하는 고융점규화물은 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 티타늄(Ti)등등과 같다. 게다가, 전극으로서 확산층상에 폴리사이드층을 사용하는 것이 가능하다. 이 경우에, 폴리사이드층은 폴리실리콘상에 텅스텐규화물과 같은 고융점금속규화물을 포함한다. 더욱이 폴리실리콘 또는 폴리사이드로 만들어진 전극상에 Al 배선층을 형성하는 것이 가능하고, 제5도에서 "AL"은 Al과 같은 배선층을 나타낸다. 예를 들어, 약 0.1μm의 폴리실리콘층상에 약 0.1μm의 고융점 금속층을 형성하여 폴리사이드층이 형성되고 약 1015/㎠의 선량으로 고융점금속층 안에 P이온이 주입된다.
게다가, 본 발명은 이들 실시예에만 제한되지 않고, 다양한 변화와 수정이 본 발명의 범위에 벗어나지 않는한 가능하다.

Claims (38)

  1. 제1반도체형인 반도체 기판(1) ; 게이트 산화층(13)을 경유하여 상기 기판상에 형성된 게이트 전극(14) 및 상기 게이트 전극의 양측상의 상기 기판에 형성되며 제1반도체형과 반대되는 제2반도체형을 이루는 제1 및 확산영역(15,16)으로 이루어진 고전압 MOS 트랜지스터에 있어서, 상기 제1확산영역(15)에 직접 연결되며 폴리실리콘을 포함하는 전도층(49)으로 된 전극(38)을 구비하여, 폴리실리콘을 포함하는 상기 전도층(49)의 불순물 농도는 상기 제1확산영역(15)의 불순물 농도보다 높은 것을 특징으로 하는 고전압 MOS 트랜지스터.
  2. 제1항에 있어서, 상기 제2확산영역(16)은 상기 기판(1)의 표면부에 형성되고 상기 제1확산영역(15)의 불순물 농도와 거의 같은 정도 불순물 농도를 갖는 제1영역(162) 및 상기 제1영역에 연결되고 상기 제1확산영역(15)의 불순물 농도보다 높은 불순물 농도를 갖는 제2영역(161)을 포함하는 LDD(가볍게 도우핑된 드레인)구조를 갖는 것을 특징으로 하는 고전압 MOS 트랜지스터.
  3. 제2항에 있어서, 상기 제1영역(162)상에 있는 상기 게이트 전극(14)의 측면에 측벽이 제공되는 것을 특징으로 하는 고전압 MOS 트랜지스터.
  4. 제2항 또는 제3항에 있어서, 상기 제1영역(162)은 상기 게이트 산화층(13)을 경유하여 상기 게이트 전극(14)의 일부와 겹쳐지는 것을 특징으로 하는 고전압 MOS 트랜지스터.
  5. 제1항에 있어서, 상기 전도층(49)으로부터 상기 제1확산영역(15)내로의 고상 확산의 깊이는 상기 제1확산영역의 깊이보다 적은 것을 특징으로 하는 고전압 MOS 트랜지스터.
  6. 제1항에 있어서, 상기 전도층(49)은 고융점 금속 규화물을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터.
  7. 제6항에 있어서, 상기 고융점 금속 규화물을 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta), 및 티타늄(Ti)의 일군으로부터 선택된 고융점 금속을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터.
  8. 제1항 또는 제2항에 있어서, 상기 제1 및 제2확산영역(15,16) 및 상기 게이트 전극(14)을 덮는 절연층(47) ; 상기 절연층(47)에 형성되어 상기 제1확산영역(15)을 노출시키는 제1콘택트 홀(29) 및 상기 절연층(47)에 형성되어 상기 제2확산영역(16)을 노출시키는 제2콘택트 홀(28)을 더 구비하며, 상기 게이트 전극(14)과 상기 제1콘택트 홀(29)사이의 제1거리(d2)는 상기 게이트 전극(14)과 상기 제2콘택트 홀(28)사이의 제2거리(d1)보다 큰 것을 특징으로 하는 고전압 MOS 트랜지스터.
  9. 제1항에 있어서, 상기 제1반도체형은 p형이고 상기 제2반도체형은 n형인 것을 특징으로 하는 고전압 MOS 트랜지스터.
  10. 제1반도체형의 반도체 기판(1)상에 필드 산화층(42)을 선택적으로 형성하는 단계 ; 이 필드 산화층에 의해 한정된 기판상의 영역에 게이트 산화층(13) 및 게이트 전극(14)을 연속적으로 형성하는 단계 및 이 게이트 전극의 양측상의 반도체 기판에 1차 이온주입에 의해 제1반도체형과 반대되는 제2반도체형의 제1 및 제2불순물 영역(43,15,16)을 형성하는 단계로 이루어진 고전압 MOS 트랜지스터의 제조방법에 있어서, 마스크층(45,44)에 의해 제1불순물 영역(43,15)을 덮는 단계 ; 상기 필드 산화층(42), 게이트 전극(14) 및 마스크층(45,44)을 마스크로 사용하는 2차 이온주입에 의해 제2불순물 영역(43,16)의 불순물 농도를 제1불순물 영역(43,15)의 불순물 농도보다 높게끔 증가시키는 단계 및 전극(38)을 형성하도록 제1불순물 영역(43,15)에 직접 전도층(49)을 형성하는 단계로 이루어지며, 상기 전도층(49)은 제1불순물 영역(43,15)보다 높은 불순물 농도를 가지는 폴리실리콘을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터의 제조방법.
  11. 제10항에 있어서, 제1불순물 영역(43,15)상에 마스크층(45,44)을 형성하는 상기 단계는 반도체 기판의 전 표면상에 마스크층(45,44)을 형성하고 이어서 이 마스크층의 측벽(46)이 제2불순물 영역(43,16)상의 게이트 전극(14)의 측면에 남겨지도록 상기 마스크층을 선택적으로 에칭하는 것을 특징으로 하는 고전압 MOS 트랜지스터의 제조방법.
  12. 제11항에 있어서, 마스크층(45,44)을 형성하는 상기 단계는 상기 마스크층(45,44)상에 제2마스크층(44b)을 형성시키고 상기 마스크층(45,44)의 측면 테두리 부분 및 그 측벽이 매끄럽게 되도록 이 제2마스크층을 선택적으로 에칭하는 공정을 더 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터 제조방법.
  13. 제10항에 있어서, 상기 전도층(49)은 고융점 금속 규화물을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터의 제조방법.
  14. 제13항에 있어서, 상기 고융점 금속 규화물은 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta) 및 티타늄(Ti)의 일군으로부터 선택되는 고융점 금속을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터의 제조방법.
  15. 제10항에 있어서, 전도층(49)을 형성하는 상기 단계는 상기 제1 및 2불순물 영역(15,18) 및 상기 게이트 전극(14)을 덮도록 절연층(47)을 형성시키는 단계 ; 상기 게이트 전극(14) 및 제1콘택트 홀(29)사이의 거리(d2)가 상기 게이트 전극(14) 및 제2콘택트 홀(28)사이의 거리(d1)보다 크게 되도록 상기 절연층(47)에 상기 제1 및 제2콘택트 홀을 형성해서 상기 제1 및 제2불순물 영역(15,16)을 각각 노출시키는 단계 및 최소한 상기 제1콘택트 홀(29)을 채우도록 상기 절연층(47)상에 전도층(49)을 형성시키는 단계를 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터의 제조방법.
  16. 제10항에 있어서, 제1반도체형은 p형이고 제2반도체형은 n형인 것을 특징으로 하는 고전압 MOS 트랜지스터의 제조방법.
  17. 제1반도체형의 반도체 기판(1) ; 게이트 산화층(13)을 경유하여 반도체 기판(1)상에 형성된 게이트 전극(14) ; 게이트 전극의 양측상의 반도체 기판(1)에 형성된 제1반도체형과 반대되는 제2반도체형으로된 제1 및 제2확산영역(15,16) ; 제1확산영역(15)상에 형성된 제1전극(38) 및 제2확산영역(16)상에 형성된 제2전극(35)을 포함하는 고전압 MOS 트랜지스터를 갖는 반도체 장치에 있어서, 상기 제1확산영역(15)은 상기 제2확산영역(16)보다 적은 불순물 농도를 가지고, 상기 제1전극(38)은 상기 제1확산영역(15)보다 큰 불순물 농도를 가지는 폴리실리콘을 포함하는 전도층(49)으로 이루어지고, 상기 제1전극(38)에 인가된 전압은 상기 제2전극(35)에 인가된 전압보다 큰 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  18. 제17항에 있어서, 복수개의 소자들이 상기 반도체 기판(1)상에 형성되며 폴리실리콘을 포함하는 상기 전도층(49)은 상기 소자들중 적어도 하나의 전도층을 형성하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  19. 제17항에 있어서, 복수개의 소자들이 상기 반도체 기판(1)상에 형성되며, 폴리실리콘을 포함하는 상기 전도층은 상기 소자들중 적어도 하나의 소자와 연결된 배선층을 형성하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  20. 제17항, 제18항, 또는 제19항에 있어서, 상기 소자들은 그 소오스 및 드레인 전극중 하나의 전극에 전원 전압(Vcc)보다 큰 전압(Vo)를 받는 MOS 트랜지스터(3)를 포함하며, 상기 MOS 트랜지스터(3)는 고전압 MOS 트랜지스터(5)의 제1전극(38)에 연결된 게이트 전극(38)을 갖는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  21. 제20항에 있어서, 고전압 MOS 트랜지스터(5)의 제1전극(38) 및 MOS 트랜지스터(3)의 게이트 전극(7)을 연결하는 절점에 인가된 전압은 MOS 트랜지스터(3)의 소오스 전극 및 드레인 전극중 하나의 전극에 인가되는 상기 전압(Vo)보다 큰 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  22. 제20항에 있어서, 상기 소자들은 워드라인(WL)에 연결되는 메모리 셀(18,19)을 포함하고, 상기 MOS 트랜지스터(3)의 소오스 전극 및 드레인 전극중 상기 전압(Vo)이 인가되지 않은 나머지 전극은 상기 워어드라인에 연결되는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  23. 제22항에 있어서, 상기 메모리 셀(18,19)은 하나의 MOS 트랜지스터(18) 및 상기 MOS 트랜지스터(18)에 연결된 하나의 캐패시터(19)를 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  24. 제17항에 있어서, 상기 제2확산영역(16)은 상기 기판(1)의 표면부에 형성되고 상기 제1확산영역(15)의 불순물 농도와 거의 같은 정도의 불순물 농도를 갖는 제1영역(162) 및 상기 제1영역(162)에 연결되고 상기 제1확산영역의 불순물 농도보다 큰 불순물 농도를 갖는 제2영역(161)을 포함하는 LDD(가볍게 도우핑된 드레인) 구조를 갖는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  25. 제24항에 있어서, 상기 제1영역(162)상에 있는 상기 게이트 전극(14)의 측면에 측벽이 제공되는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  26. 제24항 또는 제25항에 있어서, 상기 제1영역(162)은 상기 게이트 산화층(13)을 경유하여 상기 게이트 전극(14)의 일부와 겹쳐지는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  27. 제17항에 있어서, 상기 전도층(47)으로부터 상기 제1확산영역(15)내로의 고상 확산의 깊이는 상기 제1확산영역의 깊이보다 적은 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  28. 제17항에 있어서, 상기 전도층(49)은 고융점 금속 규화물을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  29. 제28항에 있어서, 상기 고융점 금속 규화물은 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta) 및 티타늄(Ti)의 일군으로부터 선택된 고융점 금속을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  30. 제17항에 있어서, 상기 제1 및 제2확산영역(15,16) 및 상기 게이트 전극(14)을 덮는 절연층(47) ; 상기 절연층(47)에 형성되어 상기 제1확산영역(15)을 노출시키는 제1콘택트 홀(29) 및 상기 절연층(47)에 형성되어 상기 제2확산영역(16)을 노출시키는 제2콘택트 홀(28)을 더 구비하며, 상기 게이트 전극(14)과 상기 제1콘택트 홀(29)사이의 제1거리(d2)는 상기 게이트 전극(14)과 상기 제2콘택트 홀(28)사이의 제2거리(d1)보다 큰 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  31. 제17항에 있어서, 상기 제1반도체형은 p형이고 상기 제2반도체형은 n형인 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치.
  32. 제1반도체형으로 된 기판(1)상에 적어도 하나의 고전압 MOS 트랜지스터(5) 및 메모리 셀을 형성하는 적어도 하나의 MOS 트랜지스터(18)을 가지며, 반도체 기판(1)상에 필드 산화층(42)을 선택적으로 형성시키는 단계 ; 필드 산화층(42)에 의해 한정된 영역의 반도체 기판상에 게이트 산화층(13,20) 및 게이트 전극(14,21)을 연속적으로 형성시키는 단계 및 게이트 전극(14)의 양측상의 반도체 기판에 1차 이온주입에 의해 제1불순물형과 반대되는 제2불순물형의 불순물 영역(43,15,16,22,23)을 형성시키는 단계로 이루어진 반도체 장치의 제조방법에 있어서, 마스크층(45,44)에 의해 메모리 셀을 형성하는 상기 MOS 트랜지스터(18)의 불순물 영역(43,33,34) 및 상기 고전압 MOS 트랜지스터(5)의 제1불순물 영역(43,15)을 덮는 단계 ; 상기 필드 산화층(42), 상기 고전압 MOS 트랜지스터(5)의 게이트 전극(14) 및 상기 마스크층(45,44)을 마스크로 사용하는 2차 이온주입에 의해 제2불순물 영역(43,16)의 불순물 농도를 제1불순물 영역(43,15)의 불순물 농도보다 높게끔 증가시키는 단계 및 전극(38)을 형성하도록 제1불순물 영역(43,15)에 직접 전도층(49)을 형성하는 단계로 이루어지며, 상기 전도층(49)은 제1불순물 영역(43,15) 보다 높은 불순물 농도를 가지는 폴리실리콘을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치의 제조방법.
  33. 제32항에 있어서, 제1불순물 영역(43,15)상에 마스크층(45,44)을 형성하는 상기 단계는 반도체 기판(1)의 전 표면상에 마스크층(45,44)을 형성하고 이어서 이 마스크층의 측벽(46)이 제2불순물 영역(43,16)상의 게이트 전극(14)의 측면에 남겨지도록 상기 마스크층을 선택적으로 에칭하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치의 제조방법.
  34. 32항에 있어서, 마스크층(45,44)을 형성하는 상기 단계는 상기 마스크층(45,44)상에 제2마스크층(44b)을 형성시키고 상기 마스크층(45,44)의 측면 테두리 부분 및 그 측면이 매끄럽게 되도록 이 제2마스크층을 선택적으로 에칭하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치의 제조방법.
  35. 제32항에 있어서, 상기 전도층(49)은 고융점 금속 규화물을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치의 제조방법.
  36. 제35항에 있어서, 상기 고융점 금속 규화물은 텅스텐(W), 몰리브덴(Mo), 탄탈(Ta) 및 티타늄(Ti)의 일군으로부터 선택되는 고융점 금속을 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치의 제조방법.
  37. 제32항에 있어서, 전도층(49)을 형성하는 상기 단계는 상기 제1 및 제2불순물 영역(15,16) 및 상기 게이트 전극(14)을 덮도록 절연층(47)을 형성시키는 단계 ; 상기 게이트 전극(14) 및 제1콘택트 홀(29)사이의 거리(d2)가 상기 게이트 전극(14) 및 제2콘택트 홀(28)사이의 거리(d1)보다 크게 되도록 상기 절연층(47)에 상기 제1 및 제2콘택트 홀을 형성해서 제1 및 제2불순물 영역(15,16)을 각각 노출시키는 단계 및 최소한 상기 제1콘택트 홀(29)을 채우도록 상기 절연층(47)상에 전도층(49)을 형성시키는 단계를 포함하는 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치의 제조방법.
  38. 제32항에 있어서, 상기 제1반도체형은 p형이고 상기 제2반도체형은 n형인 것을 특징으로 하는 고전압 MOS 트랜지스터를 갖는 반도체 장치의 제조방법.
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