JPS6292471A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野１ この発明は絶縁ゲー］・型トランジスタにより構成され
、微細化に特に適した構造の半導体装置に関Ｊる。

［発明の技術的背景とその問題点］ 半導体装置の分野において、Ｍ　ＯＳ型集積回路内の素
子の微細化には目覚ましいものがある。特に、ＭＯＳト
ランジスタのスイッチング速度の改善の観点から、ゲー
ト電極のチャネル長の縮小化が図られている。しかしな
がら、チャネル長が減少するのに伴い、素子特性の面か
ら次のような問題が生じる。

まず、一つにはチャネル艮の減少により短チｔシネル領
域でのトランジスタの閾値電圧が浅くなる、いわゆるジ
ョートチＰネル効采が生じることである。すなわち、第
９図の特性曲線図に示すように、ゲートチャネル長りが
ある程度長い場合にはチャネル長が変化しても閾値電圧
ｖｔｈはほとんど変動しない。ところが、チＶネル艮が
短くなってくると閾ｍ’ｓ圧は大幅に低下する。このた
め、縮小化され、チャネル艮が極めて短くされたトラン
ジスタでは製造工程での僅かな変化にＪ：り閾値電圧が
大幅に変動する。これはソース、ドレイン領域間の間隔
が小さくなるため、チャネル領域においてソース、ドレ
イン領域間近傍に生じる空乏層の影響が無視できなくな
り、この結束、実効的にチャネル領域表面を反転させる
のに要するゲート電圧が低くなることにより説明される
。一般に、チャネル領域を形成する基板の電位は、ソー
ス電位に等しいか、もしくは非常に近い。このため、ソ
ース、ドレイン領域間の電界は集中的にドレイン領１Ｉ
ｊｌ近傍のヂトネル領域表面で強くなり、従って閾１Ｉ
ｆｉ電圧の低下に及ばず影響もこの部分で最も強くなる
。

また、チ１ノネル長が減少するにつれ、ソース、ドレイ
ン領１４間に印加される電圧によりチャネル領域に生じ
る電界が強くなり、チャネル電流によるインパクトアイ
オニゼーションの起こる確率が人ぎくなる。このインパ
クトアイオニゼーションにＪ：り発生した電子または正
孔の一部は半導体基板と絶縁膜との間のエネルギー障壁
を越えてゲート絶縁膜中に飛込み、ゲー［・電極に流れ
出してゲー］・電流を生じさせる。また一部はゲート絶
縁膜内にトラップされて溜り、トランジスタの閾１１１
ｉ電圧を変動さぜたり、チャネルコンダクタンスを変化
させたりする等、トランジスタの動作特性を変化させ、
素子の信頼性を損う大きな原因となる。

このため、ソース、ドレイン領域間の電界はドレイン領
域近傍のチャネル領域で集中的に強くなり、インパクト
アイオニゼーションは主としてこの領域で起こることに
なる。

このようなことから、従来では第１０図に示すように、
ソース、ドレイン領域を形成する不純物拡散領域のうら
チャネル電流に近い領域に不純物濃度の比較的低い領域
を設置ノたＩ−ｏｒ）Ｎ−ｉｏｈｔ　ｌ　ｙ　　Ｄｏｐ
ｅｄ　　Ｄｒａ　ｌ　ｎ）構造のＭＯＳトランジスタが
開発されている。、１なわち、第１０図において５０は
例えばＰ型の半導体基板である。

この基板５０中のフィールド絶縁膜５１で分離された島
領緘にはソース領域５２を構成するＮ＋型不純物拡散領
域５３及び５４と、ドレイン領域５５を構成するＮ＋型
不純物拡散領域５６及び５７が互いに分離して形成され
ている。ここでソース、ドレイン領１ａ５２及び５５を
構成するＮ＋型不純物拡散領域のうち領域５３及び５６
はそれぞれ不純物濃度が比較的高くされ、例えば１０２
０／Ｃｍ３稈度の濃度に設定されている。これに対して
Ｎ＋型不純物拡散領域のうち領域５４及び５７はそれぞ
れ不純物ｍ度が比較的低くされ、例えば１０１８／′Ｃ
ｍ３程度の１１度に設定されている。これらソース、ド
レイン領域間の基板５０上にはゲート絶縁膜５８を介し
てゲー］へ電極５９が股番フられている。さらに全面に
層間絶縁膜６０が堆積され、この絶縁ｌ！６０上にはコ
ンタクトホール６１を介して、ソース領域５２及びドレ
イン領域５５それぞれの表面と接続されたアルミニュー
ムからなる金属電極６２が形成されている。

このよう７Ｊｍ造のＭＯＳ　ｔ−ランジスタでは、チャ
ネル領域６２に接する部分のドレイン領域が低不純物濃
度の拡散領域５１で構成され、ソース、ドレイン領域間
に印加される電圧の一部をこの部分で受持つことができ
るので、ドレイン領１＃ｌ！５５の近傍のチャネル領域
６３に集中していた電界を弱めることができる。従って
、従来装置で生じていたチャネル長の減少による閾値電
圧の変動を防止することができ、かつ素子の信頼性を改
善することができる。

しかしながら、上記のような構造のＭＯＳトランジスタ
にあっては、チャネル領域６３に接するソース領１ｊ１
５２及びドレイン領［５５の部分が低濃度のＮ＋型不純
物拡散領域５４．５７で構成されているため、必然的に
その部分での抵抗値が高くなる。このため、トランジス
タのソース、ドレイン間の直列抵抗の増大によるスイッ
チング速度の低下が生じ、高速性が失われるという原因
となる。

［発明の目的］ この発明は上記のにう／２串悄を考慮してなされたもの
であり、その１１的ｔｉｔ　１高速動作が達成でき、素
子の微細化による不都合がｔｌじない半導体装置を提供
することにある。

［発明の概要］ 本発明省はＬ　Ｄ　ｌ’）構造のＭ　ＯＳ　ｌ−ランジ
スタを使用した半導体％ｌ＆Ｍのスイッチング動作を解
析した結果、その動作速度の低下はドレイン領域の低濃
度の不純物拡散ｖ４域の存在に」：る直列抵抗の増大現
象に起因するものではなく、主としてソース領域側に形
成される低濃度の不ｌｌＴ１％？ｌ拡散領域の存在によ
る直列抵抗の増大によるものであることが判明した。さ
らにドレイン領域側の接合容ｉのスイッチング動作に対
する影響を解析したところ、ドレイン領域側の接合容−
の減少が動作速度を著しく向上させることを見出した。

そこでこの発明の半導体装置では、まず、ソースｆＩ４
域の全領域を烏濃度の不純物拡散層のみで構成すること
によってソース領域側の抵抗を低くし、これによりソー
ス、ドレイン領域間の直列抵抗値を減少させて高速化を
図るようにしている。また素子の微細化によるインパク
トアイオニゼーションの問題については、ドレイン領域
のチャネル領域ど接する部分に低濃度の不純物拡散層を
形成することによって解決している。さらに、より動作
速度を向上させるためにドレイン領域側の接合容―を次
のようにして減少させるようにしている。

すなわち、ドレイン領域を低濃度不純物拡散層と高濃度
不純物拡散層とで構成し、このドレイン領域の容量の値
を決定する高濃度不純物拡散層の割合いを減少させるよ
うにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係る半導体装置を製造す
る際の工程を順次示す断面図であり、この半導体装置は
次のようにして製造される。

まず、第１図（ａ）に示すようにＰ型シリコン半導体基
板１０の表面を選択酸化してフィールド酸化１１１１を
形成する。次に、第１図（ｂ）に示すようにフィールド
酸化膜１１で分離された島状の基板１０の表面（素子形
成領域）に厚さ２８０人程度の酸化膜１２を形成する。

この後、フィールド酸化ＰＩＡ１１をマスクとして閾値
電圧制卸用のボ［］ン（Ｂ）を基板１０の表面にイオン
注入し、続いて全面に多結晶シリコンを気相成長法によ
り堆積する。

次に周知のフォトリソグラフィー技術を用いて上記多結
晶シリコンをパターニングし、第１図（Ｃ）に示すよう
に多結晶シリコンからなるゲート電ｌ１１３を形成する
。

次に、第１図（ｄ）に示すように上記ゲート電極１３を
マスクとして素子形成領域表面の酸化膜１２を選択的に
除去した後、十配ゲート電１１ｉ１３及びフィールド酸
化膜１１をマスクに使用してリン（Ｐ）を加速エネルギ
ー６０　Ｋθｖ１ドーズ−ＩＸ１０１３／ｃｍ２の条ｆ
１で基板１０ノ表面に選択的にイオン注入する。

続いて全面にレジストを塗布し、フォトリソグラフィー
技術によりイオン注入用のレジストを、第１図（ｅ）に
示すように、上記ゲート電極１３とフィールド酸化膜１
１との間の基板表面においてグー１〜電極１３に接する
側の一部が覆われるように残してマスク１４を形成する
。次にこのマスク１４を用いて全面にヒ素（Ａｓ）を加
速エネルギー５０ＫｅＶ、ドース１２Ｘ１０ｆ　’　７
０ｍ２の条件でイオン注入する。

この後、上記マスク１４を除去した後、基板１０の表面
を洗浄し、第１図（ｆ）に示すように露出している基板
１０の表面及びゲート電極１３の表面に熱酸化法により
酸化膜１５を形成する。またこの酸化と同時に前記リン
・イオンの注入領域及びヒ素の）↑大領域を活性化して
リン・イオンを低濃度に含む低濃度拡散層１６と、ヒ素
・イオンを高濃度に含む高濃度拡散層１７及び１８をそ
れぞれ形成する。このようにしてＭ　ＯＳ　ｊ−ランジ
スタのドレイン側には低濃度拡散１ｉ１６と高濃度拡散
層１１とが形成され、ソース側には高濃度拡散層１８の
みが形成される。

次に全面に被覆用の絶縁膜１９を堆積形成した後、第１
図（０）に示すようにこの絶縁膜１９に対し、上記高濃
度拡散層１７の表面に達する電極配線用のコンタクトホ
ール２０及び−［配高濃痘拡散層１８の表面に達するコ
ンタクトホール２１などを開孔し、さらに全面にアルミ
ニュームを真空蒸着法によりＩｔｉ積し、これをバター
ニングしてドレイン電極２２及びソース電極２３を形成
することによりＮチｔ？ネルのＭＯＳトランジスタが製
造される。

このようにして製造されたＭ　ＯＳ　ｔ−ランジスタで
は、ドレイン１１４２４が低濃度拡散Ｈ１６と高濃度拡
散層１７とで構成され、ソース領域２５は高濃度拡散層
１８のみで構成されている。モしてこれらソース、ドレ
イン領域間のチャ゛ネル領域２６と接するドレイン領域
２４の部分が低濃度拡散１１６で構成されている。この
ため、このＭ　ＯＳ　ｌ−ランジスタが微細化され、チ
ャネル艮が縮小化されていても、ドレイン領域２４のチ
ャネル領域２６側の低濃度拡散層１６の存在によりイン
パクトアイオニゼーションの発生が低減され、信頼性が
高い構造となっている。

また、ドレイン領域２４側では高濃度拡散層１７の表面
に接ｖｃするＪ：うにドレイン電極２２が形成されてい
るので、この部分のコンタクト抵抗は十分に低くされて
いる。さらにドレイン電極２２は、そのゲート電極１３
側の端部がドレイン側の低濃度拡散層１６と高Ｉ！！度
拡散層１７どのほぼ境界に接するように形成されている
ので、ドレイン側の基板１０との間の接合容量の値を決
定する高濃度拡散層１７の面積を最少にすることができ
る。

第２図（Ｊ上記のようにして製造されたＭＯ８Ｉ−ラン
ジスタのパターン平面図であり、前記第１図（０）と対
応する箇所には同じ符号を付して説明を行なう。いま、
ゲート電極１３とドレイン領域２４側のコンタクトボー
ル２０との間の距離をｄｌ、コンタク］・ホール２０が
方形でありその一辺の距離をｄ２、コンタクトホール２
０の端部と高濃度拡散層１７のフィールド酸化膜１１側
の端部との間の距離をｄ３、低濃度拡散層１６の距離を
ｄ４、ドレイン領域２４の全長をｄ５、低濃度拡散層１
６コンタクトホール２０の端部との間の距離を６６（た
だし、この場合にｄ６−０であり、図示してない）とし
、ｄ２を１．５／１ｍ、ｄ３を０．５１ｔｍとすると、
ドレイン領域２４の全長ｄ５は次式で与えられる。

ｄ５−ｄ４＋ｄ３＋ｄ２＋ｄ６ ＝６４＋６３＋２．０　（μｍ） −ｄ　１　＋２．０　（ｌ１ｍ）　−３，２（μｍ＞・
・・　　１ すなわち、−Ｆ記のような各寸法の条件下でドレイン領
域２４の全長ｄ５を最少にするのは、距離ｄ６を０にし
たとき、すなわち前記ドレイン電極２２をそのゲート電
極１３側の端部が低濃度拡散層１６と高濃度拡散層１１
との境界にほぼ接するように構成したときである。この
ような構成によれば高濃度拡散層１７の面積が最少とな
り、これにより前記基板１０との間の接合容量の値が最
少にできる。

ＭＯＳトランジスタにおける動作速度はそのＭＯＳトラ
ンジスタ自体が持つドレイン古層及びドレインに接続さ
れた他の容量の充、放電速度に等しい。このため、ドレ
インに接続された他の容量が一定であると仮定すれば、
ト□レイン容量をできるだけ少なくすることにより動作
速度を高速化することができる。従って、この実施例装
置におけるＭＯＳトランジスタの動作速度を速くするこ
とができる。

第３図はこの発明の他の実施例に係る半導体装置の構成
を示す断面図であり、前記第１図（０）と対応する箇所
には同一符号を付しである。この実施例の装置では、ド
レイン領域２４側の接合容量の値をより低下させて動作
の高速化を図るため、ドレイン領域２４側において高濃
度拡散層１７を低濃度拡散層１６で取り囲むようにした
ものである。すなわち、低濃度拡散層１６の拡散深さを
高濃度拡散層１１よりも深くすることによ、す、高濃度
拡散層１７と基板１０とが直接に接触することを避け、
これよりドレイン領域２４と基板１０との間の接合容量
を低下させるようにしている。なお、この実施例装置の
場合、ソース領域２５側でも低濃度拡散層２７内に拡散
深さの浅い高濃度拡散層１８を形成している。

第４図はこの発明のさらに他の実施例に係る半導体装置
の構成を示す断面図である。この実施例装置ではドレイ
ン領ＩＩ！１２４側の前記低濃度拡散層１６をゲートＮ
極１３近傍側では拡散深さを浅くし、高濃度拡散層１７
の直下では拡散深さを深くし、低濃度拡散層１６を拡散
深さが異なる二種の層で構成するようにしたものである
。

このような構成と１Ｊることにより、低濃度拡散層１６
を拡散づる際の横１〕向の広がりが１ニレイン餉［２４
側で抑制され、シ」−トチャネル効宋が低減されると共
にドレイン容゛繻がａｔ減さ１２、動作速ｍを向上させ
ることができる。＜ｒお、高濃度拡散層１７が低濃度拡
散Ｎ１６によって１１１１！り囲まれたときに基板１０
との間の接合容量が減少４るのは、深さ方向においてＮ
型の＾濃度ＩＩＩ；敗層１７と社濃度拡散層１６との接
合及びＮ型の低１１１１度拡散層１６と１〕へ“ノの積
板１０との接合が存ｌｒＩ　Ｌ、、この間に低ｍ麻のＮ
型拡散層１６が存在することにより説明される。すなわ
ら、Ｎ型の低濃度拡散層１６ど［）型の１（ｉｌＯどの
接合において、Ｎ型但濃度拡散層１６側に空乏層ができ
、この空乏層の長さは概略このＮ型低ｍ度拡散層１６の
深さ方向の長さと等しく、Ｎ型低濃度拡散形成される空
乏層の長さに比較して長くなる。このため、Ｎ型高ａ度
拡散層１７をＮ型低濃度拡散層１６で取り囲むことによ
り接合容量は低下する。

第５図はこの発明のさらに他の実施例に係る半導体装置
の構成を示Ｊパターン平面図である。この実施例装置で
はドレイン領域２４をＮ型低濃度拡散層１６及びこの低
濃度拡散層１６領域の内部に形成されたＮ型高ｗｉ度拡
散層１７で、ソース領域２５をＮ型高濃度拡散＠１８の
みで構成するようにしたものである。すなわら、ドレイ
ン領域２４を構成する高濃度拡散層１７は、ドレイン電
極１３用のコンタク１へ小−ル２０とほぼ等しいパター
ン形状にされている。

このＪ−うに高濃度拡散層１７を構成することにより、
この高濃度拡散層１７の面積が最少にでき、ドレイン１
ｊｌｉ２４ど１ｌｉｌＯどの間の接合容量を十分低くで
きるため、ざらなる高速動作が達成できる。

第６図１．１上記第５図の実施例装置を製造する場合の
製造］−稈を順次示す断面図である。まず予め第６図（
ａ）に示すように、Ｍ　ＯＳ　ｌ−ランジスタのドレイ
ン領域２４側に低ｌ！！度拡散層１６を、ソース領域２
５（ｌｌＩｌには前記第３図の実施例装置の場合とｆ〜
様に低濃度拡散層１８及び高ｍ＋η拡散Ｎ２７どを形成
する。

次に第６図（ｂ）に示づように全面にＣｖＵ′）法（化
学的気相成長法）により絶縁膜３１を」「積形成し、さ
らにその十にｎＰｓＧ（ボロン及びリンを含んだシリコ
ンガラス）膜３２をＩＨ積し、その後、熱処理を行なっ
て露出面の平坦化を行なう。

次に第６図（Ｃ）に示すように−Ｖ記絶絶縁膜１及びＢ
ＰＳａ膜３２からなる積層膜に対し、前記高濃度拡散層
１６及び１８それぞれに対するコンタクトホール３３及
び３４を開孔し、このコンタクトポ〜ル３３及び３４か
ら不純物を拡散してドレイン領ｌｌ１ｌ！２４側に前記
高濃度拡散層１７を形成する。なお、このとぎソース領
域２５側にも高濃度の拡散が行われるが、元々ソース領
域２５には＾ｍｍ抵拡散層１８形成されているので問題
Ｕ　ｔ、Ｚい。

第７図はこの５を明の効宋を説明するための特１４図で
ある。この特ｔ’１ｌＪＰ’ｆ＋・ネル側のＭ　ＯＳ　
ｌ・ランジスタのチャネル艮が１．３ｚｚｍ、Ｎチ１７
ネル側のＭ（’ｌ　Ｓ　ｌ・ランジスタのチｔノネル長
が１．６ｆｔ　ｒｎにそれぞれされ、チャネル幅が共に
１（’）７１ｍにされたいわゆる（１：　Ｍ　ＯＳイン
バータにおいて、ドレイン領域側の低濃度拡散層の長さ
ｌ−ｎに対する信号遅延時間τの変化を示したものであ
る。第７図中の点ａはドレイン領域を高濃度拡散層のみ
で構成した場合の信号遅延時間τを示し、直線すは申に
ドレイン領域側のみにＬＤＤＩ造を採用した場合のもの
であり、曲線Ｃは本発明によりドレイン領域側の高１１
１１拡散層の長さを最少にした場合のものである。曲線
Ｃにおいて高濃度拡散層の長さを前記したように値のｄ
ｌに設定することにＪ：り遅延同量τが最少となる。

第８図はこの発明の応用例の構成を示す回路図である。

この応用例回路は、上記のようなＮチャネルＬＤＤＩＭ
造ＭＯＳトランジスタをｃＭｏｓインバータに使用した
ものである。この回路はＰチトネルｌｖｌ　ＯＳ　トラ
ンジスタ４１それぞれ及びＮチャネルＭ　ＯＳ　ｌ−ラ
ンジスタ４２それぞれからなるＣＭＯＳインバータ４３
を縦続接続し、その途中の出力信号を初段に期間４るよ
うにしたリング発振回路である。図中、三角印で示した
部分が前記したように低濃度拡散層を含むＮヂャネルＭ
Ｏ８Ｉ〜ランジスタ４２のドレイン領域である。

このようにＣＭＯＳインバータの縦続接続回路でドレイ
ン接合古鍋の少ない構造のＮチャネルＭＯ８ｌ−ランジ
スタを使用りることにより、ｅ）＋　Ｉ’＋；速度が向
上するだけではなく、各ＣＭ　ＯＳインバータ４３の出
力端子の容−が緘少ＪるＩ；めにスイッチング動作に伴
う充、放電電流が低下し、これにより消費電力が低下す
るという効果も発生する。

［発明の効果］ １ズ上説明したようにこの発明にＪ：れば、高速１１作
が達成でき、素子の微細化に」る不都合が生じない半導
体装置を提供することができる。

【図面の簡単な説明】

第１図はこの弁明の一実施例に係る半導体装置を製造す
る際の■稈を順次示１Ｊ断面図、第２図１．を上記第１
図装置のパターン平面図、第３図はこの発明の他の実施
例に係る半導体装置の構成を示づ断面図、第４図はこの
弁明のさらに他の実施例に係る半導体装置の構成を示す
断面図、第５図はこの発明のざらに他の実施例に係る半
導体装置の構成を示４パターン平面図、第６図は上記第
５図装置の製造Ｔ程を順次示１断面図、第７図はこの発
明の詳細な説明するための特性図、第８図はこの発明の
応用例の構成を示す回路図、第９図はショートチャネル
効果を説明するための特性曲線図、第１０図は従来装置
の断面図である。 １０・・・Ｐ型シリコン半導体基板、１１・・・フィー
ルド酸化膜、１２・・・酸化膜、１３・・・ゲート電極
、１４・・・マスク、１５・・・酸化膜、１６・・・低
濃度拡散層、１７．１８・・・高温度拡散層、１９・・
・被覆用の絶縁膜、２０．２１・・・コンタクトホール
、２２・・・ドレイン電極、２３・・・ソース電極、２
４・・・ドレイン領域、２５・・・ソース領域。 出願人代理人　弁理士　鈴江武彦 、第２図 第３Ｆ 第４図 第５図 （ｂ） （ｃ） 第６図 ｄｉ　　　　　　　　　　２ｄｌ 　Ｌｎ 第７図 ＳＳ

Claims (4)

【特許請求の範囲】
1. （１）第１導電型の半導体基体の表面に第２導電型のソ
   ース、ドレイン領域を互いに電気的に分離して形成し、
   かつこれらの領域間に挟まれたチャネル領域を少なくと
   も含む部分上にゲート絶縁膜を介してゲート電極を設け
   た構造の半導体装置において、上記ソース領域の全領域
   を比較的高不純物濃度の拡散層で構成し、上記チャネル
   領域に接するドレイン領域の部分を比較的低不純物濃度
   の第１拡散層で構成し、ドレイン領域の残りの部分を比
   較的高不純物濃度の第２拡散層で構成し、上記第２拡散
   層の表面に接続されかつ上記ゲート電極側の端部が上記
   第１拡散層及び第２拡散層の境界面とほぼ接するように
   上記ドレイン領域に対する電極取り出し用コンタクトを
   形成したことを特徴とする半導体装置。
2. （２）前記第２拡散層が前記第１拡散層の形成領域内に
   形成されている特許請求の範囲第１項に記載の半導体装
   置。
3. （３）前記第２拡散層が深さ方向において前記第１拡散
   層で取り囲まれている特許請求の範囲第１項に記載の半
   導体装置。
4. （４）前記ソース、ドレイン領域がＮ型不純物を含む拡
   散層で構成されている特許請求の範囲第１項に記載半導
   体装置。