JPS59175161A - 絶縁ゲ−ト半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はＭＯＳＦＥＴ等の絶縁ゲート型半導体装置に関
し、特に短チヤネル効果を緩和できる新規なＭＯ８素子
（デバイス）及びその製造技術（プロセス）に関する。

〔背景技術〕

ＭＯＳＦＥＴの一般的な構造は、例えばｎチャネルＭＯ
８ＦＥＴの場合第１図に示すようにｐ型Ｓｔ半導体基体
１０表面にＳｉｎ、（二酸化シリコン）等の絶縁膜２を
介してゲート電極３を形成し、このゲート下のチャネル
領域６をはさんで基体表面にソース、ドレインとなるｎ
＋型領領域４５を形成し、ゲートへの電圧印加によって
ソース・ドレイン間のチャネル電流を制御するものであ
る。

ＭＯＳＦＥＴの高速化、低電力化及び高集積化の目的で
短チヤネル化しようとする場合、ドレイン近傍で電界が
集中することによる耐圧低下や、ソース・ドレイン間の
パンチヌル−あるいは’ＴＨ低下等の短チヤネル効果が
問題となっている。

このような短チヤネル効果を緩和する手段として、（１
）　　リセス（凹み）ゲート構造及び（２）オフセット
ゲート構造が提案されている。

リセスゲート構造は第２図に示すように、半導体基体１
０表面に凹み７を形成し、この凹み内に絶縁膜２を介し
てゲート３を形成するとともに凹み７をはさんでソース
・ドレイン拡散層４，５を形成することによりソース・
ドレイン間の実質的な距離を延ばしバンチスルーを防止
するものである。しかし、これまでのリセスゲート構造
は凹み内にあるゲートにソース・ドレイン拡散層が接近
しており、ゲートに接するソース、ドレインのエツジ部
に電界が集中しやすく、ＶＴＨがゲートの工ｔ　　　　
　　ノチ部で決まるため−ＶＴＨの変動が太きいという
欠点がある。

一方、オフセットゲート構造は第３図に示すように、半
導体基体１の表面でゲート３とドレイン５との間に高抵
抗層（例えばｎ一層）８を形成することによりドレイン
近傍の電界集中を緩和し、ＶＴＨ低下を小さくするもの
であるが、現在のプロセスではオン抵抗、即ち立ち上が
り抵抗が大きくなりやすく、又、短チャネルの場合ソー
ス、ドレインの両方がら空乏層がのびてバンチスルーを
おこしやすいという問題がある。

〔発明の目的〕

本発明の一つの目的は短チャネルＭＯ８素子であってド
レイン耐圧を高め、しかもバンチフルーをおこしにくい
構造を提供することにある。

本発明の他の目的は短チャネルＭＯ８素子であって■Ｔ
Ｈ低下が緩和でき、又、ゲート・ドレイン間、ゲート・
ソース間の寄生容量を少なくでき動作速度を改善できる
構造を提供することにある。

本発明のさらに他の目的はバンチスルー、耐圧低下等の
短チヤネル効果を緩和できるＭＯ８素子を効率よく製造
できる製造法を提供することにある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、＃、導体基体表面に凹みが形成さ
れてこの凹み内に絶縁膜を介してゲート電極が設けられ
、このゲート電極下のチャネル領域をはさんで上記基体
表面にソース・ドレインとなる基体と逆導電型領域が形
成され、上記ゲート電極下の絶縁膜と半導体との界面は
ソース・ドレイン領域の底面よりも基体の内側に存在す
るとともに上記ゲート電極と少なくともドレインとの間
の半導体基体表面にオフセット領域となる高比抵抗層が
設けられることによって耐圧低下をな（し、しかもバン
チスルーや■ＴＨ低下を防止し前記発明の目的を達成さ
せるものである。

〔実施例１〕 本発明による一実施例であるＭＯ８Ｏ８型体導体装置理
的構造が第４図に示される。

１は、５Ω／ｍ程度の高比抵抗のｐ型Ｓｔ基板（サブス
トレート）で、その一部に深さ０．６〜０．８μｍ程度
の凹み７が形成されこの凹み７０部分におけるＳｉ基板
表面に高比抵抗ｎ−型層９が０．２１μｍ程度の深さに
形成される。この凹みの表面に薄い（３０〜７０ｎｍ程
度）ＳｉＯｘからなるゲート絶縁膜２が形成され、さら
にその上にポリＳｉからなるゲート電極２が設けられる
。上記高比抵抗ｎ−型層９においてゲート直下となる長
さ１〜１０μｍの部分がチャネル領域６であり、ゲート
から外れた５μｍ程の部分はオフセット部９となる。４
．５はソース、ドレインとなる高濃度のｎ−型拡散層で
その表面の深さは０．３５μｍ程度である。

１０は厚いＳ　ｉ　Ｏ，からなるフィールド絶縁膜であ
る。１１は保護用絶縁膜で例えばＣＶＤ（化学気相堆積
）Ｓｉｎ、からなる。ソース、ドレイン領域上の絶縁膜
の一部は窓開され１図示されないがｎ＋型型数散層４５
に低抵抗接触するソース、ドレインＡ−ｅ電極が形成さ
れる。なお、上記高比抵抗層の不純物濃度はソース、ド
レイン領域の不純物濃度よりも低濃度である。

この実施例１で示された半導体装置はりセスゲートとオ
フセットゲートとが共用された構造をもち、以下の特徴
を有する。

（１）チャネル領域とゲート絶縁膜との界面はソース・
ドレイン拡散層の底面（ｐｎ接合）よりも下側（基体の
内側）にある。そのためチャネル部とドレイン部は凹み
の側面にそったチャネル部（オフセット部）を介して結
合し、実効的オフセット長が拡張されることによって短
チヤネル効果が緩和される。

（２）実効的オフセット長が拡がることでゲート近傍で
の拡散層エツジへの電界集中（アバランシェブレークダ
ウン）が少なくなり、ドレイン電圧のチャネル部への影
響を緩和できる。

（３）凹みの側面の深さ分だげ空乏層の延びをおさえる
ことにより短チャネルであってもバンチスルーが起りに
くくなる。

（４）　　リセスゲートで少なくともドレイン側がオフ
セントとなっているためチャネル領域はデプレッション
・モードになっている。ｎ型チャネルの場合、ポリＳｉ
ゲートをｎ型にドープするときゲート電圧を印加しない
状態ではＯＮ動作をする。またポリＳ１ゲートをｐ型に
ドープするときゲート電圧を印加しない状態ではＯＦＦ
動作をする。デプレッションモードではキャリアが界面
から深いところを走るためにモビリティが犬きく、シた
がってＰｍを大きくすることができる。

（５）　　リセスゲートとすることで横方向へのオフセ
ント領域の拡がりを小さくし集積度を向上させる。

また、ゲート・ドレイン（ソース）間容量が小さくなり
スインチング速度を大きくすることになる。

第９図は実施例１で説明されたＭＯＳＦＥＴの全体構造
を示す平面図であり、第１０図は第９図におけるＡ−Ａ
切断断面図である。

第９図で斜線のハツチングを施した部分は凹み７０部分
であってその中央部分（アクティブ領域）にはｎ−型層
９が形成され、周辺部分（基板とのコンタクト部）には
ｐ＋＋層１４が形成されている。

ゲート３はアクティブ領域のゲート絶縁膜２上に形成さ
れ外側にのびてコンタクト部（Ｇ）が設けられる。凹み
に囲まれた台状の部分にはｎ＋型層が形成されソー２・
ドレイン（４、５）となり。

その一部にコンタクト部（Ｓ、Ｄ）が設けられる。

このようなリセス・オフセットゲートＭＯ８ＦＥＴは主
としてイオン打込み技術を用いることにより製造される
。

上述したＭＯＳＦＥＴの制令プロセスを第５図〜第８図
に示す工程断面図を参照し下記に詳述する。

（１）　　第５図において示すように、ｐ−型Ｓｔウエ
ハ（結晶面（１００）、比抵抗５Ω−ｍすなわち濃度２
．８　Ｘ　１０”ｃｒｎ−３）１を用意し、Ａｓ（ヒ素
）不純物イオン打込み（ドーズ量５×：ｔｏ”ｃｒｎ−
２，エネルギ７０ＫｅＶ）を行ない、拡散深さ０．３５
μｍ。

抵抗Ω／ｍｌのソース・ドレイン領域となるｎ１型層４
（５）を形成する。

この後、熱酸化により全表面に２５ｎｍの厚さにフィー
ルドＳｉｎ、膜１０を形成する。

（２）次いでアクティブ領域及び基板よりのｐ＋コンタ
クト部をＫＯＨ等を用いたホトエツチングして第６図に
示すようにｎ＋型層より深くｐ型基板に達する凹み７（
深さ０．６−０．８μｍ）を形成する。この後ゲート酸
化（ドライｏ、、　１ｏｏｏｃ）を行ない厚さ６８ｎｍ
のグー）Ｓｉｎ、膜を形成する。

（３）次いで第７図に示すように凹み底面に対し、Ｐ３
１（リン３１）をゲート５ｉＯｚ膜を通してイオン打込
み（１２５Ｋｅ　　、　４Ｘ１０”　〜８Ｘ１０”）　
。

チャネル領域及び一部オフセット領域となるｎ−型層（
深さ０．２１μｍ）９を形成する。なお、この工程とは
別にｐ＋コンタクト部のためＢ（ホウ素）イオン打込み
（７０ＫｅＶ　　１２　Ｘ　１０”ｃｔｎ−２）を行な
い比抵抗４０Ω／ｄのｐ＋＋層１４を形成する。

（４）厚さ３．５０　ｎｍのポリＳｉ層をデポジットし
、イオン打込みによりリンをドープ（５Ｘ　１０”ｍ−
２）して低抵抗化した後、第８図に示すようにパターン
ニングしてポリＳｔゲート３を形成する。この後、ＣＶ
Ｄ（気相化学堆積）法等によりＳ　ｉ　Ｏ，を約４０　
ｎｍ厚に形成して層間絶縁膜１１とし、コンタクトホト
エッチを行なってｐ＋型層を窓開した後、Ａ、、ｅを１
μｍ厚に蒸着し、バターニングエッチによりｐ型基板に
コンタクトするＡ−ｅ電極１５を得る。なお、ソース、
ドレイン領域に対して図示されない位置でコンタクトす
るＡＡ電極が同時に形成される。

〔効　果〕

以上の実施例１で説明した本発明によれば下記の効果が
得られる。

（４）デバイスとしての効果 （１）　　ソース・ドレイン底部より深い凹みの底面に
チャネル部が形成されるためゲート・ドレイン間のエツ
ジでの電界集中がなくなり、特に１μｍ程度の短チャネ
ルのＭＯ８素子におけるドレイン耐圧が約４５Ｖを実現
した。このことは２次元数値解析により確認された。

（２）短チヤネル化現象が緩和されているため出力コン
ダクタンスＩＤが極めて小さくなり、第１７図にチャネ
ル長１μｍの工。−ｖＤ特性曲線に示されるようにパン
チスルー現象が見られず良好な特性が得られた。

（３）オフセットゲートは凹みの斜面部に限定されるた
めゲート・ドレイン間及びゲート・ソース間の寄生容量
が小さくなり、動作速度を向上できる。

（４）チャネル領域へのドレイン電界の影響が低減され
ることにより■ＴＨ低下が緩和できる。

（Ｂ）　　製造法としての効果 （１）　　ソース・ドレインのためのｎ＋＋層形成の後
に凹みを形成してここにチャネル領域をつくることで両
者の自己整合がなされる。

（２）凹み形成に用いたフィールドＳ　ｉ　Ｏ，膜をそ
のままチャネル部及びオフセット部のｎ−型層形成のた
めのマスクに利用することができる。

〔実施例２〕 本発明による他の一実施例であるＭＯＳＦＥＴの原理的
構造が第１１図に示される。同図において第４図と共通
の構成部分はそれと同一の記号番号で指示されている。

この例ではｐ型Ｓｔ基体１表面に凹み７が形成され、こ
の凹み内に絶縁膜２を介してゲート電極１３が形成され
、チャネル領域６をはさんで基体表面にソース・ドレイ
ンとなるｎ＋型領領域４５が形成され、ゲート絶縁膜２
とチャネル領域６との界面がソース・ドレイン領域４．
５の底面より基体の内側に存在し、凹みの側面において
チャネル領域とドレイン（ソース）との間の半導体表面
にオフセット領域となる高比抵抗層９が形成されること
は実施例１の場合と共通であるが、この実施例では凹み
７の胴面の側面に適当な厚さの絶縁膜１２が形成されて
おり、この絶縁膜］２によってゲート１３の有効ゲート
長りが規定されている。

この実施例２で示された半導体装置は上記したようにリ
セスゲートとオフセットゲートとが共用された構造をも
つ点では実施例１の場合と同じ作用効果を有し、したが
って短チヤネル効果の緩和についても実施例１の半導体
装置と同様の特徴を有する。さらにこの半導体装置では
凹み７の側面に形成した絶縁膜１２の厚さｔを変えるこ
とによって有効ゲート長Ｌ（すなわちチャネル長）を規
定できるため高い精度の短チヤネルＭＯ８素子を実現で
きる。上記絶縁膜１２の厚さｔは以下に述べる製造プロ
セスに従って制御することができる。

第１２図〜第１５図は自己整合型のリセス・オフセット
ゲートＭＯ８ＦＥＴの製造プロセスの要部を工程断面図
により示すものである。

（１）　　前記実施例１（１）〜（３）で説明し、第５
図〜第７図で示した工程に従ってｐ型Ｓｉ基板１の表面
にンースードレインのためのイオン打込みによるｎ＋型
層４，５を形成し、フィールド５１０２Ｍ１０を形成し
これをマスクとしてアクティブ領域の異方性エッチによ
り急峻な斜面の側面を有する凹み７をｐ型基板に達する
深さに形成後、ゲート熱酸化して形成したグー）Ｓｉｎ
２膜２を通して凹み７０部分にイオン打込みによりｎ−
型層９を形成し、第１２図に示す形態を得る。

（２１ＣＶＤ　会Ｓｔｏｗ又はＣＶＤ−ＰＳＧ等をデポ
ジットし第１３図に示すように全面に０．４〜０．５μ
ｍの厚さに絶縁膜１２を形成する。この絶縁膜１２の厚
さｔ。を適当に選ぶことによって凹み７内部においてゲ
ートの有効部位置を規定し、かつその長さを制御すると
同時にオフセットゲート幅を規定する。

（３）上記ＣｖＤ−８ｉＯ！等からなる絶縁膜に対して
ＫＯＨ等による異方性エツチングを行なう。この異方性
エッチによれば凹み７の底面にそった平面部分のＣＶＩ
）ａｓｉＯ，におけるエッチ速度に比して凹みの側面に
そった斜面部分におけるエッチ速度が小さいことにより
、平面部分のＣｖＤ＠５ｉＯ６がエッチされつ（しグー
）Ｓｉｎ、膜が露出した後にも側面部分のＳｉｎ！膜１
２は第１４図に示すようにある厚みｔをもって残存する
。

（４）このあと全面にポＩＪ　Ｓ　ｉをデポジットし、
バターニングエッチにより第１５図に示すようにポリＳ
ｉゲート１３を形成する。このポリＳｉゲート１３はこ
の後Ｐ（リン）等をドープして低抵抗化した後、図示さ
れないが全面に保護用の絶縁膜で覆い、コンタクトホト
エッチを行なってソース・ドレイン部を窓開し、Ａｐ無
蒸着よりソース・ドレイン電極取り出しを行うことにな
る。第１６図は保護用絶縁膜を形成する前の本実施例の
ＭＯＳＦＥＴの形態を示す一部断面斜視図である。

〔効果〕

以上の実施例２で説明した本発明によれば下記の効果が
得られる。

（Ａ）　　デバイスとしての効果 （１）　　短チヤネル効果の緩和すなわち耐圧性向上。

ｙ−Ｄの改良、寄生容量の減少にともなう速度の向上、
■ＴＨ低下の緩和は全て実施例１の場合と全く同様のこ
とが言える。

（２）凹み側面に形成した絶縁膜によって有効ゲート長
を規定でき高精度、高集積化した短チヤネルＭＯ８素子
が得られる。

（３）凹み側面に形成した絶縁膜の厚さによって最適の
オフセットゲート長が得られ、寄生容量を極限までに小
さくすることができる。

（４）上記（１１〜（３）の効果を組合わせることによ
り短チヤネル効果の緩和を一層大きくすることができる
。

（Ｂ）　　プロセスとしての効果 （１１異方性エッチを利用して凹み側面に任意の厚さの
絶縁膜を形成し、この絶縁膜を用い℃自己整合的にゲー
ト電極の有効ゲート長を得ることができる。

（２）ゲート電極は不純物導入処理後に自己整合的に形
成するものであるから、特に耐熱材料に限定されるもの
でなく１例えはＡ１等を用いることも可能である。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々に変更
可能であることはいうまでもない。

たとえば実施例１．２を通じてゲート電極材料はボＩＪ
　Ｓ　ｉ以外にＭｏや非耐熱性材料であるＡ形を使用す
ることができる。

実施例２において凹み側面に形成する材料はエッチ方位
を選択できる絶縁膜であればＳｉＯ□以外の材料を使用
してもよい。

実施例１．２ではｎチャネルＭＯ８ＦＥＴの場合を示し
たがｐチャネルＭＯ８ＦＥＴにも本発明を応用できる。

〔利用分野〕

本発明は短チャネルのＭＯＳＦＥＴを含む回路の全てに
適用できる。

特に本発明は高速動作を要求されるロジック回路及び耐
圧も要求されるアナログ回路等に適用して極め℃有効で
ある。

【図面の簡単な説明】

第１図はＭＯＳＦＥＴの一般的な構造を示す断面図であ
る。 第２図はりセスゲート形ＭＯ８ＦＥＴの一例を示す断面
図である。 第３図はオフセットゲート形ＭＯ８ＦＥＴの一例を示す
断面図である。 第４図は本発明の一実施例であるＭＯＳ　ＦＥＴの断面
図である。 第５図〜第８図は本発明の一実施例であるＭＯＳＦＥＴ
の製造プロセスを示す工程断面図である。 第９図は本発明の一実施例であるＭＯＳＦＥＴの全体平
面図である。 第１０図は第９図におけるＡ−Ａ切断断面図である。 第１１図は本発明の他の一実施例であるＭＯＳＦＥＴの
断面図である。 第１２図〜第１５図は本発明の他の一実施例であるＭＯ
ＳＦＥＴの製造プロセスの一部を示す工程断面図である
。 第１６図は本発明の他の一実施例であるＭＯＳＦＥＴの
一部工程における一部断面斜視図である。 第１７図は工。−ｖｏ特性曲線図である。 １・・・ｐ型Ｓｉ基体、２・・・ゲート絶縁膜、３・・
・ゲート電極、４・・・ｎ＋型層（ソース）、５・・・
ｎ＋型層（ドレイン）、６・・・チャネル領域、７・・
・凹み、８・・ｎ一層（オフセント部）、９・・・ｎ一
層（オフセント’１，１０・・・フィール）”　Ｓ　ｉ
　Ｏｘ　１１７＆、　　１１・・・層間絶縁膜、１２２
−ＣＶＤ−８ｔｏ膜、１３−・・ゲート電極、１４・・
・ｐ＋型層、１５・・・基板電極。 第　　１　　図 第　　４　図 第　　７　図 天二 第１１図 第１２図 第１３図 第１４図 第１５図 第１６図 ２５８− 第１７図 Ｙθ ｒ・−）ずあ−２σｌ煕

Claims (1)

1. 【特許請求の範囲】 １、半導体基体表面に凹みが形成され、この凹み内に絶
   縁膜を介してゲート電極が設けられ、このゲート下をチ
   ャネル領域としてこの領域をはさんで半導体基体表面に
   基体と逆の導電型領域がソース・ドレインとして形成さ
   れ、ゲート下の絶縁膜と半導体基体との界面はソース・
   ドレインの底面よりも基体の内側に存在するとともに上
   記凹み側面においてチャネル領域と少なくともドレイン
   との間に高比抵抗層がオフセット領域として形成されて
   いることを特徴とする絶縁ゲート半導体装置。 ２、半導体基体表面に凹みが形成され、この凹み内に絶
   縁膜を介してゲート電極が設けられ、このゲート下をチ
   ャネル領域としてこの領域をはさんで半導体基体表面に
   基体と逆の導電型領域がソース・ドレインとして形成さ
   れ、ゲート下の絶縁膜と半導体基体との界面はソース・
   ドレインの底面よりも基体の内側に存在し、上記凹み側
   面においてチャネル領域と少なくともドレインとの間に
   高比抵抗層がオフセント領域として形成されるとともに
   、凹みの側面上に厚い第２の絶縁膜が形成されこの第２
   の絶縁膜によって前記ゲート電極の有効ゲート長が規定
   されていることを特徴とする絶縁ゲート半導体装置。 ３、半導体基体表面にソース・ドレイン形成のための基
   体と逆の導電型層をつくる不純物を高濃度に導入する工
   程、上記逆の導電型層の形成された基体表面を部分的に
   エッチして凹みを形成する工程、上記凹み底面に露出す
   る半導体基体表面に熱酸化によりゲート絶縁膜を形成し
   、このゲート絶縁膜を通して半導体基体表面にオフセッ
   ト部を形成するための基体と逆の導電型層をつくる不純
   物を低濃度に導入する工程及びゲート絶縁膜上にゲート
   電極を形成する工程とを有する絶縁ゲート半導体装置の
   製造方法。 ４、半導体基体表面にソース・ドレイン形成のための基
   体と逆の導電型層をつくる不純物を高濃度に導入する工
   程、上記逆の導電型層の形成された基体表面を部分的に
   エッチして凹みを形成する工程、上記凹み底面に露出す
   る半導体基体表面に熱酸化によりゲート絶縁膜を形成し
   、このゲート絶縁膜を通して半導体基体表面にオフセッ
   ト部を形成するための基体と逆の導電型層をつくる不純
   物を低濃度に導入する工程、ゲート絶縁膜の上に第２の
   絶縁膜を堆積させる工程、異方性エッチにより凹みの平
   面部上の第２の絶縁膜を選択的に取り除くとともに凹み
   の側面部上の第２の絶縁膜を残存させる工程及び残存す
   る第２の絶縁膜を含めてゲート絶縁膜上に電極材を堆積
   させることによりゲート電極を形成する工程とを有する
   絶縁ゲート半導体装置の製造方法。