JPS6226859A - 縦形半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はスイッチングあるいは増幅を目的とした縦形半
導体装置およびその製造方法に関するものであり、特に
微細化および高性能化の技術に関するものである。

（従来の技術） ＭＩＳ型半導体装置のうち、特にＭＯＳ　ＦＢＴは低耐
圧、低電力デバイスと従来考えられていたが、最近の半
導体製造技術あるいは回路設計技術等の発展に伴い、高
耐圧、大電力設計が可能となり、現在ではパワーデバイ
スとしてその地位を確保するに至っている。

かかる高耐圧パワーＭＯ３ＦＥＴの代表的なものとして
■オフセットゲート構造、■Ｖ−Ｇｒｏｏｖｅあるいは
Ｕ−Ｇｒｏｏｖｅ構造、■ＤＳＡ　（Ｄｉｆｆｕｓｉｏ
ｎ　Ｓｅｌｆ−Ａｌｉｇｎｍｅ−ｎｔ）構造等が知られ
ているが、このうち製造技術、高性能化の点で有利な従
来のＤＳＡ構造のパワーＭＯ３ＦＢＴ　（以下ＤＳＡ　
ＭＯＳと称する）の電極形成後の平面図と、この平面図
におけるＡ−Ａ線方向の断面構造図を第３図（ａ）およ
び（ｂ）に示す。

ＤＳＡ　ＭＯＳは二重拡散によりチャンネルを形成する
もので、ゲート酸化膜５ａを介して形成された格子状の
ゲート多結晶シリコン膜６に囲まれた同一の拡散窓を介
してチャンネル領域を形成するための不純物拡散（ｐ型
半導体層４）と、ソース領域を形成するための不純物拡
散（ｎ”型半導体層８）とを行っているのが特徴である
。チャンネル長さはｐ型半導体層４とｎ＋型型溝導体層
８の拡散深さの差で決まるので数ミクロン以下と極めて
短く形成できる。絶縁膜５ｄ上に形成したソース電極９
はソース領域を形成するｎ゛型型溝導体層８チャンネル
領域を形成するｐ型半導体層４（あるいはｐ゛型型溝導
体層３との両方にオーミック接触している。ゲート電極
形状は格子状のものとストライプ状のものとが一般的で
あるが、ここでは格子状のものを示す。ｎ゛゛半導体基
板１がドレイン領域であり、その上にｎ型エピタキシャ
ル成長層２を堆積させたｎオンｎ＋構造となっている。

ドレイン電極は図示していないがチップ裏面に形成され
ており、ゲート・ソース間に正の電圧を加えてチャンネ
ルをオンさせると電流は基板１より縦方向に流れ、チャ
ンネル領域４を通ってソース領域８に流れ込む。なお、
第３図（ａ）における破線は各セルを構成する多結晶シ
リコン膜パターン６の開口の輪郭を示すものである。

（発明が解決しようとする問題点） 上述した従来のＤＳＡ　ＭＯＳ　ＰＥＴにおいて、オン
抵抗を低くするとともにスイッチングスピードを高速と
するために、ゲート酸化膜５ａはきわめて薄く形成され
るようになってきている。しかしながら、ゲート電極を
構成するゲート多結晶シリコン膜６のパターンエツジは
鋭く形成されているので特にこの部分で電界の集中が起
こり、ゲート酸化膜５ａが薄いとゲートの絶縁破壊が生
じ易く、素子の性能を著しく損なう欠点があった。

本発明は上述した問題点に鑑みて為されたもので、ゲー
ト電極パターンのエツジでの電界集中を抑止し、これに
よってゲート絶縁膜を薄くしてもゲート絶縁破壊が生ず
ることがない縦形半導体装置およびその製造方法を提供
するものである。

（問題点を解決するための手段） 本発明においては、ゲート電極を構成する多結晶シリコ
ン膜のパターンの側面を低温酸化することにより多結晶
シリコン膜のエツジに丸味を持たせるともにこのエツジ
に沿ってゲート絶縁酸化膜より厚い酸化膜を形成したも
のである。

（作　用） 上述した本発明によればゲート電極の多結晶シリコン膜
のエツジには丸味が付けられるので、ここに電界が集中
することはなくなるとともにこの部分の下側にはゲート
酸化膜よりも厚い酸化膜が形成されているので、ゲート
耐圧を著しく向上することができる。一般にゲート多結
晶シリコン膜には半導体基体に較べて多量の不純物がド
ープされているため酸化速度が速く、多結晶シリコン膜
のエツジでは酸化が進み、エツジに丸味が付けられると
ともにゲート酸化膜よりも厚い酸化膜が形成されること
になる。

このように本発明の縦形半導体装置では、ゲート絶縁酸
化膜を薄くしてもゲート絶縁破壊が起こらないので、ゲ
ート耐圧を向上することができるとともにオン抵抗を低
くシ、スイッチングスピードを高速とすることができる
。

（実施例） 以下本発明を実施例により具体的に説明する。

第１図（ａ）および（ｂ）は本発明の一実施例であるＵ
ＳＡ　ＭＯＳ　ＦＥＴの平面図および断面図であり、第
１図（ａ）ではＡβ電極膜９および絶縁膜５ｄの一部を
切欠いである。

この装置は、ｎ゛型半導体基板１上にｎ型エピタキシャ
ル成長層２が設けられ、このエピタキシャル層２の主面
にゲート絶縁酸化膜（第１絶縁膜）５ａを介して多結晶
シリコン膜（半導体膜または導電体膜）パターン６が設
けられ、このパターンの開口内のエピタキシャル層２中
には逆導電型の不純物を高濃度でドープしたｐ＋型型溝
導体層３設けられている。さらにエピタキシャル層２中
には、前記第１絶縁膜５ａを介して前記多結晶シリコン
膜パターン６の一部と部分的に重なる位置に逆導電型の
不純物を低い濃度にドープしたｐ型の半導体層（第１半
導体層）４が浅く設けられ、多結晶シリコン膜パターン
６の開口部には、ｐ型の第１半導体層４内に、前記第１
絶縁膜５ａを介して前記多結晶シリコン膜パターン６の
一部と部分的に重なる位置にｎ゛型半導体層（第２半導
体層）８が形成され、前記多結晶シリコン膜パターン６
を被覆するように絶縁酸化膜（第２絶縁膜）５ｄが成形
され、この絶縁膜上にはソースＡ１電極膜（金属電極膜
）９が形成されている。ソースＡ１電極膜９は、絶縁膜
５ｄに形成したセル内のソース電極取出し開口部１０ａ
を経て第１および第２半導体層４および８にオーミック
接続されている。

多結晶シリコン膜パターン６で囲まれるとともにｎ型エ
ピタキシャル層２の表面に形成されたｐ型半導体層４の
パターン、すなわち、多結晶シリコン膜６の開ロバター
ンの平面形状は、第１図（ａ）に示すように八角形状の
拡大部４Ａ、　４８．４Ｃと、これら３つのへ角形パタ
ーンの相隣り合う一辺同士を結ぶ幅の狭い連結部４Ｄ、
　４已によって連続的に形成されている。ここで、水平
および垂直方向に隣接するセルの各辺間の距離β１と、
斜め方向に隣接するセルの各辺間の距離β２とはβＩ！
＝ｉβ２となっている。また、セルは水平方向に隣接す
るセルの互いに対向する両端に位置する八角形状の拡大
部４Ａと４０との中間に垂直方向に隣接するセルの中央
の八角形状の拡大部４Ｂが位置するようにずらして配置
しである。

本実施例の縦形電界効果トランジスタにおいては、性能
向上を図るためにゲート多結晶シリコン膜パターンに工
夫をこらし、チャンネル幅を長くし、単位面積当りの電
流容量を増すことによって性能向上を図っている。この
ことを従来装置との寸法関係の比較に於いて説明する。

従来例である第３図（ａ）の平面図と本発明の半導体装
置の第１図（ａ）の平面図の倍率は同一のデザインルー
ルを採用しており、破線で囲まれた所定面積内の縦の長
さＹＬを１２０　μｍとし、横の長されを１６０μｍと
して設定しておく。

第３図（ａ）では３　Ｘ　４　＝１２個のソース電極取
り出し開口部１０ａが存在し、１個のセルの一辺の長さ
し。、（＝Ｌｏ２）　　は２０μｍとなっているからセ
ル１個のチャンネル幅（１セルの全周団長）は８０μｍ
となり、この破線枠内の合計チャンネル幅は９６０μｍ
となっている。

これに対し、第１図（ａ）ではへ角形の端部４Ａ。

４Ｂ、　４Ｃの直線辺の長さし。３は１０μｍ、４５°
傾斜している辺り、４　＜＝　、／Ｅ／　２Ｌ。３）の
長さは約７μｍであり、連結部４０．４Ｂの１辺の長さ
し。５は２０μｍとなるので、１個のセルのチャンネル
幅は約２４４　μｍとなリ、破線内のパターン面積での
合計チャンネル幅は約１１３２μｍとなる。このように
本実施例のチャンネル幅は従来のものに比較して大きく
なり、かつその差はセル数が増加する程、あるいはパタ
ーン面積が大きいほど大きくなる。

このように本実施例によれば大幅にチャンネル幅を大き
くできる。この理由としては、斜線を有効的に用いるこ
とによって第３図（ａ）の平面図におけるβ１くβ２の
関係を第１図（ａ）ではβ１！＝ｉβ２にしたためであ
る。従って、セル同士を１／２ピツチずつ交互にずらし
て配列することによって同じデザインルールにも拘わら
ず全体的に中央部へセルパターン配列を集積することが
できるわけであり、その分従来のものより多くのセルの
集積が可能となる。

また、本発明においては、ゲート多結晶シリコン膜パタ
ーン６のエツジは丸味が付けられているので、この部分
で極端な電界集中が生じないとともにこのパターンエツ
ジに沿ってゲート酸化膜５ａよりも厚い酸化膜が形成さ
れているため、ゲート絶縁破壊は生じないとともにゲー
ト絶縁酸化膜５ａそのものは薄く形成できるので、オン
抵抗が低くなるとともにスイッチングスピードも高速と
なる。

次に第２図（ａ）〜（ｅ）を参照して本発明の縦形半導
体装置の一実施例であるＯ３Ａ　ＭＯＳ　ＦＥＴを製造
する本発明の製造方法について説明する。

まず、ｎ型不純物を高い濃度で含むｎ゛型半導体基板１
上にそれよりも低い不純物濃度で、比抵抗が、例えば１
０〜２０Ω−ｃｍ　　のｎ型エピタキシャル層２を３５
〜４５μｍの厚さに形成し、このエピタキシャル層の主
面にｐ型不純物を高濃度に含むｐ＋型型溝導体層３、後
にゲート電極パターンの開口となる位置に選択的に形成
し、さらにその表面に、例えば厚さ１０００人程度０ゲ
ート酸化膜５ａを形成した様子を第２図（ａ）に示す。

続いて、ゲート電極用のｎ＋型多結晶シリコン膜６を、
例えば厚さ８０００人程度形成し、さらにその上にＳｉ
Ｏ□より成る絶縁膜５ｂを形成し、それぞれ異方性エツ
チング、例えばリアクティブ・イオン・エツチングによ
りパターニングした様子を第２図（ｂ）に示す。なお、
本発明においては、絶縁膜５ｂを省くこともできる。

次に、多結晶シリコン膜６の開口内の絶縁膜５ａを除去
した後例えば８００℃の温度でウェット酸化を施すこと
により、ｎ゛型多結晶シリコン膜６の側面に、例えば３
０００　Ａの厚い酸化膜５ｅを形成した状態を第２図（
Ｃ）に示す。この低温酸化中ｎ型半導体層２の表面には
、例えば１００〜２００八ときわめて薄い酸化膜５ｆが
形成される。

一般的に高濃度にｎ型不純物がドープされているｎ＋＋
半導体層やｎ＋＋多結晶シリコン層は酸化速度が速く、
例えば１０１５〜１０′８原子／ｃｍ’のｎ型半導体層
と、１０２′原子／ｃｍ３のｎ＋＋半導体層とでは、後
者は前者の約１０〜２０倍の速度で酸化される。したが
って、上記の低温酸化中、ｎ２型多結晶シリコン膜６の
パターンエツジの部分では主としてゲート酸化膜５ａを
通って酸化剤である０２が侵入し、ｎ＋型多結晶シリコ
ン膜６のエツジが多く酸化され、エツジに丸味が付く。

これと同時にエツジに沿ってゲート酸化膜５ａよりも遥
かに厚い酸化膜５ｇが形成されることになる。このよう
にして：多結晶シリコン膜６のパターンエツジでの電界
集中を抑止することができると共に多結晶シリコン膜６
のエツジとｎ型半導体層２との間はゲート酸化膜５ａよ
りも厚い酸化膜５ｇで分離されるため、ゲート絶縁破壊
が生じにくくなり、ゲート耐圧を高くすることができる
。しかもゲート絶縁膜５ａそのものは薄く形成できるの
で、低いオン抵抗および高速のスイッチングスピードが
得られることになる。

その後、ｎ型半導体層２上の厚い酸化膜５ｇを形成した
まま自己整合的に薄い酸化膜５ｆを除去した後、チャン
ネル領域を構成するためにｐ型不純物イオンを打込み、
熱処理を行ってｐ型半導体層４を拡散形成し、次いでｎ
型不純物イオンを高濃度で選択的に注入し、熱処理を行
って耐型半導体層８を拡散形成した様子を第２図（ｄ）
に示す。この場合、ｎ型半導体層２の表面には酸化膜５
ｈが形成される。

ソノ後、ＣＶＤ法１：　テｃＶＤ−３ＩＯ□膜５Ｃを、
例えば約５０００人の厚さに堆積し、酸化膜５ｈおよび
ＣＶＤ　５１０２膜５Ｃに各領域の電極取出し用開口を
形成した後、例えば３．５μｍ程度の厚さのＡＩ金属電
極膜９を選択的に形成してＤＳＡ　ＭＯＳ　ＦＥＴを完
成した様子を第２図（ｅ）に示す。

なお、本実施例の変形例として、第２図（ｂ）　　に示
す状態でｎ型イオンを注入し、熱拡散させてｎ型半導体
層４を形成し、その後ｎ゛型型詰結晶シリコン膜の側面
を低温酸化してエツジに丸味を付けるとともに厚い酸化
膜５ｇを形成し、さらにｎ型イオンを注入してｎ生型半
導体層８を形成することもできる。

本発明は上述した実施例に限定されるものではなく、幾
多の変更や変形を加えることができる。

例えば上述した実施例ではゲート電極材料を多結晶シリ
コンとしたがこれに限られるものではなく、Ｍｏ、　Ｎ
ｉ、　Ｔｉ、　Ｃｒ等の高融点金属や、モリブデンシリ
サイド、ニッケルシリサイド、白金シリサイド等の高融
点金属でもよい。また、ｐ型半導体層とｎ型半導体層の
導電型は反対としてもよい。また、上述した実施例では
多結晶シリコン膜パターンの開口部にｐ＋型型溝導体層
３形成したが、これは省くこともできる。さらに、上述
した例では縦形電界効果トランジスタのうち、特にＤＳ
Ａ　ＭＯ３型半導体装置としたが、これに限定されるも
のではなく、たとえば■溝またはＵ溝型ＭＯ３ＦＥＴに
も応用することができる。その場合多結晶シリコン膜パ
ターンそのものまたはそのエツジ部分に■溝あるいはＵ
溝を形成してチャンネル領域を形成することもできる。

〈発明の効果） 上述したように、本発明によればゲート電極を構成する
半導体膜または導電体膜のエツジに丸味を持たせるとと
もにその下側にゲート酸化膜よりも厚い酸化膜を形成し
たためエツジでの電界集中が生じにくくなり、ゲート絶
縁破壊を有効に防止し、ゲート耐圧を向上することがで
きる。さらにゲート絶縁膜自体は薄く形成できるので、
オン抵抗が低くなり、スイッチングスピードが速くなり
、素子特性が著しく改善される。

また、第１図の実施例のようなゲート電極パターンを採
用すると、チャンネル幅を長くすることができ、大電力
用としてきわめて有効である。

【図面の簡単な説明】

第１図（ａ）および（ｂ）　は本発明による縦形半導体
装置の一実施例の構成を示す平面図および断面図、 第２図（ａ）〜（ｅ）　は本発明による縦形半導体装置
の製造方法の一実施例の順次の製造工程における構成を
示す断面図、 第３図（ａ）および（ｂ）は従来の縦形半導体装置の構
成を示す平面図および断面図である。 ■・・・ｎ゛゛半導体基板　２・・・ｎ型半導体層３・
・・ｐ＋＋半導体層　　４・・・ｐ型半導体層５ａ〜５
ｈ・・・絶縁膜 ６・・・ｎ°型多結晶シリコン膜 訃・・ｎ＋＋半導体層　　９・・・金属膜１０ａ・・・
開口 第２図 ｃ、ｄ＞ （ｅ）

Claims (1)

1. 【特許請求の範囲】 １、一導電型の半導体基体と、この半導体基体の主面上
   に第１の絶縁膜を介して形成した半導体膜または導電体
   膜パターンと、このパターンの開口内において、前記半
   導体基体の主面に、前記第１絶縁膜を介して半導体膜ま
   たは導電体膜パターンの一部と一部分が重なる位置に形
   成した逆導電型の第１半導体層と、この第１半導体層内
   に、第１絶縁膜を介して半導体膜または導電体膜パター
   ンの一部と一部分が重なる位置に形成した一導電型の第
   ２半導体層と、前記半導体膜または導電体膜を被覆する
   ように形成され、開口部を有する第２絶縁膜と、この第
   ２絶縁膜上に、その開口部を含むように形成され、前記
   第１および第２半導体層の双方にオーミック接続された
   金属電極とを具える縦形半導体装置において、前記半導
   体膜または導電体膜の前記第１絶縁膜と接するパターン
   エッジに丸味を持たせたことを特徴とする縦形半導体装
   置。 ２、一導電型の半導体基体の表面に第１絶縁膜を形成す
   る工程と、 この第１絶縁膜上に多結晶半導体膜を形成 し、その上にマスクを形成した後、多結晶半導体膜をエ
   ッチングして多結晶半導体膜パターンを形成する工程と
   、 前記多結晶半導体膜の少なくとも側面を低 温酸化してパターンエッジに丸味を持たせるとともにパ
   ターンエッジに沿って前記第１絶縁膜との間に第１絶縁
   膜より厚い酸化膜を形成する工程と、 前記多結晶半導体膜をマスクとして逆導電 型および一導電型のイオンを注入して第１および第２の
   半導体層を形成する工程と、 前記多結晶半導体膜およびその開口を覆う ように第２絶縁膜を形成する工程と、 この第２絶縁膜に選択的に開口を形成して 前記第１および第２半導体層を部分的に露出させる工程
   と、 前記第２絶縁膜上に、その開口を覆うよう に金属電極膜を形成する工程とを具えることを特徴とす
   る縦形半導体装置の製造方法。 ３、前記半導体基体をシリコンを以って形成し、前記第
   １絶縁膜を酸化シリコンを以って形成し、前記多結晶半
   導体膜を多結晶シリコンを以って形成することを特徴と
   する特許請求の範囲２記載の縦形半導体装置の製造方法
   。