JPS6260236A - 縦形半導体装置およびその製造方法 - Google Patents
縦形半導体装置およびその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はスイッチングあるいは増幅を目的とした縦形半
導体装置およびそ製造方法に関するものであり、特に微
細化および高性能化の技術に関するものである。
導体装置およびそ製造方法に関するものであり、特に微
細化および高性能化の技術に関するものである。
(従来の技術)
MIS型半導体装置のうち、特にMOS FETは低耐
圧、低電力デバイスと従来考えられていたが、最近の半
導体製造技術あるいは回路設計技術等の発展に伴い、高
耐圧、大電力設計が可能となり、現在ではパワーデバイ
スとしてその地位を確保するに至っている。
圧、低電力デバイスと従来考えられていたが、最近の半
導体製造技術あるいは回路設計技術等の発展に伴い、高
耐圧、大電力設計が可能となり、現在ではパワーデバイ
スとしてその地位を確保するに至っている。
かかる高耐圧パワーMO3FBTの代表的なものとして
■オフセットゲート構造、■υ−Grooveあるいは
tl−Groove構造、■DSA(lliffusi
on Self−Alignment)構造等が知られ
ているが、このうち製造技術、高性能化の点で有利な従
来のll5A構造のパワーMO3I’1ET(以下ll
5A 11[IS FBTと称する)の電極形成後の平
面図と、この平面図におけるA−A線方向の断面構造図
を第3図(a)および(b)に示す。ただし、第3図(
a)ではソース電極は省いである。
■オフセットゲート構造、■υ−Grooveあるいは
tl−Groove構造、■DSA(lliffusi
on Self−Alignment)構造等が知られ
ているが、このうち製造技術、高性能化の点で有利な従
来のll5A構造のパワーMO3I’1ET(以下ll
5A 11[IS FBTと称する)の電極形成後の平
面図と、この平面図におけるA−A線方向の断面構造図
を第3図(a)および(b)に示す。ただし、第3図(
a)ではソース電極は省いである。
O3八へO3PI”Tは二重拡散によりチャンネルを形
成するもので、ゲート酸化膜5aを介して形成された格
子状のゲート多結晶シリコン膜6に囲まれた同一の拡散
窓を介してチャンネル領域を形成するだめの不純物拡散
(p型半導体層4)と、ソース領域を形成するだめの不
純物拡散〈n+型型溝導体層8とを行っているのが特徴
である。チャンネル長さはp型半導体層4とn゛型型溝
導体層8の拡散深さの差で決まるので数ミクロン以下と
極めて短く形成できる。絶縁膜5 d−)−に形成した
ソース電極9はソース領域を形成するn°型型溝導体層
8チャンネル領域を形成するp型半導体層4(あるいは
p゛型型溝導体層3との両方にオーミック接触している
。ゲート電極形状は格子状のものとストライプ状のもの
とが一般的であるが、ここでは格子状のものを示す。n
゛゛半導体基板1がドレイン領域であり、その上にn型
エピタキシャル成長層2を堆積させたnオンn゛構造と
なっている。ドレイン電極は図示していないがチップ裏
面に形成されており、ゲート・ソース間に正の電圧を加
えてチャンネルをオンさせると電流は基板1より縦方向
に流れ、チャンネル領域4を通ってソース領域8に流れ
込む。なお、第3図(a)における破線は各セルを構成
する多結晶シリコン膜パターン6の開口の輪郭を示すも
のである。
成するもので、ゲート酸化膜5aを介して形成された格
子状のゲート多結晶シリコン膜6に囲まれた同一の拡散
窓を介してチャンネル領域を形成するだめの不純物拡散
(p型半導体層4)と、ソース領域を形成するだめの不
純物拡散〈n+型型溝導体層8とを行っているのが特徴
である。チャンネル長さはp型半導体層4とn゛型型溝
導体層8の拡散深さの差で決まるので数ミクロン以下と
極めて短く形成できる。絶縁膜5 d−)−に形成した
ソース電極9はソース領域を形成するn°型型溝導体層
8チャンネル領域を形成するp型半導体層4(あるいは
p゛型型溝導体層3との両方にオーミック接触している
。ゲート電極形状は格子状のものとストライプ状のもの
とが一般的であるが、ここでは格子状のものを示す。n
゛゛半導体基板1がドレイン領域であり、その上にn型
エピタキシャル成長層2を堆積させたnオンn゛構造と
なっている。ドレイン電極は図示していないがチップ裏
面に形成されており、ゲート・ソース間に正の電圧を加
えてチャンネルをオンさせると電流は基板1より縦方向
に流れ、チャンネル領域4を通ってソース領域8に流れ
込む。なお、第3図(a)における破線は各セルを構成
する多結晶シリコン膜パターン6の開口の輪郭を示すも
のである。
一般的にMOS PETは少数キャリアの蓄積がないた
め高速スイッチングが可能でドレイン電流が負の温度係
数を持つため熱的安定性が高い等大電力用素子として長
所を持っている反面、バイポーラ型トランジスタと比較
した場合多数キャリア素子であるため高耐圧化と大電力
化の相反関係が著しく、高耐圧化に必要な基板抵抗層が
そのまま飽和電圧の上昇に結びつき、同一チップ面積で
はオン抵抗が大きくなるという欠点があった。かかる問
題を解決するためにはPIETの電力通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。
め高速スイッチングが可能でドレイン電流が負の温度係
数を持つため熱的安定性が高い等大電力用素子として長
所を持っている反面、バイポーラ型トランジスタと比較
した場合多数キャリア素子であるため高耐圧化と大電力
化の相反関係が著しく、高耐圧化に必要な基板抵抗層が
そのまま飽和電圧の上昇に結びつき、同一チップ面積で
はオン抵抗が大きくなるという欠点があった。かかる問
題を解決するためにはPIETの電力通路の抵抗、特に
ドレイン抵抗の低減を図ることが必要である。
換言すれば、いかにドレインの面積効率を上げるかとい
うことであり、このためには微細加工技術を駆使して最
良パターン設計を行わなければならない。これらを満足
させる構造として一般的にはUSA MOS PETが
採用されている。
うことであり、このためには微細加工技術を駆使して最
良パターン設計を行わなければならない。これらを満足
させる構造として一般的にはUSA MOS PETが
採用されている。
しかしながら従来のUSA MOS FETの構造は必
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスgヨも大きなものが得ら
れる。
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスgヨも大きなものが得ら
れる。
これらがひいてはオン抵抗の低減化を可能にする最大の
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長(するかが、最大の課題であった。
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長(するかが、最大の課題であった。
(発明が解決しようとする問題点)
従来のO3A M[]S FIETにおいては、半導体
チップ内に多数のセルを構成してチャンネル幅を長くす
るようにしているが、第4図に示すように半導゛体チッ
プ21にはソース電極取出し用のパッド22と、ゲート
電極取出し用のパッド23とを形成し、これらのパッド
に直径が150〜350 μmのリードワイヤ24およ
び25を超音波ボンディングにより接続している。この
ポンディングパッド22および23は、一般的には縦7
00〜1300μmS横500〜8ooμmどいった大
きな寸法を有している。従来、このポンディングパッド
22および23の下側は不活性領域となっており、セル
は形成されていない。その理由は、超音波ボンディング
によりリードワイヤを融着する際に超音波振動によって
半導体基体−Lに形成された各種の薄い膜が機械的に破
壊され、素子特性が損なわれてしまい、歩留りが著しく
低下するためである。
チップ内に多数のセルを構成してチャンネル幅を長くす
るようにしているが、第4図に示すように半導゛体チッ
プ21にはソース電極取出し用のパッド22と、ゲート
電極取出し用のパッド23とを形成し、これらのパッド
に直径が150〜350 μmのリードワイヤ24およ
び25を超音波ボンディングにより接続している。この
ポンディングパッド22および23は、一般的には縦7
00〜1300μmS横500〜8ooμmどいった大
きな寸法を有している。従来、このポンディングパッド
22および23の下側は不活性領域となっており、セル
は形成されていない。その理由は、超音波ボンディング
によりリードワイヤを融着する際に超音波振動によって
半導体基体−Lに形成された各種の薄い膜が機械的に破
壊され、素子特性が損なわれてしまい、歩留りが著しく
低下するためである。
本発明は上述した点に鑑みて為されたものであり、リー
ドワイヤを接続するだめのポンディングパッドの下側に
も活性領域を構成することによってチャンネル幅を長く
し、その結果としてオン抵抗を低くし、相互コンダクタ
ンスhを大きくし、スイッチング・スピードを高速とす
ることができ、チップ面積の縮小化を図り、生産性の向
」−を可能とする縦形半導体装置およびその製造方法を
提供しようとするものである。
ドワイヤを接続するだめのポンディングパッドの下側に
も活性領域を構成することによってチャンネル幅を長く
し、その結果としてオン抵抗を低くし、相互コンダクタ
ンスhを大きくし、スイッチング・スピードを高速とす
ることができ、チップ面積の縮小化を図り、生産性の向
」−を可能とする縦形半導体装置およびその製造方法を
提供しようとするものである。
(問題点を解決するだめの手段)
本発明の縦形半導体装置は、一導電型の半導体基体と、
その主面」−に形成した第1の絶縁膜と、この第1絶縁
膜上に形成した半導体膜または導電体膜パターンと、前
記半導体基体の主面に、前記第1絶縁膜を介して半導体
膜または導電体膜パターンの一部と一部分が重なるよう
に形成した逆導電型の第1半導体層と、この第1半導体
層内に、前記第1絶縁膜を介して半導体膜または導電体
膜の一部と一部分が重なるように形成した一導電型の第
2半導体層と、前記半導体膜または導電体膜を被覆する
ように形成され、開口部を有する第2絶縁膜と、この第
2絶縁膜を被覆するように形成され、前記開口部と整合
する開口部を有する樹脂膜と、この樹脂膜上に前記開口
を含むように形成した金属電極膜と、この金属電極膜に
ボンディングされたワイヤ導線とを具えることを特徴と
するものである。
その主面」−に形成した第1の絶縁膜と、この第1絶縁
膜上に形成した半導体膜または導電体膜パターンと、前
記半導体基体の主面に、前記第1絶縁膜を介して半導体
膜または導電体膜パターンの一部と一部分が重なるよう
に形成した逆導電型の第1半導体層と、この第1半導体
層内に、前記第1絶縁膜を介して半導体膜または導電体
膜の一部と一部分が重なるように形成した一導電型の第
2半導体層と、前記半導体膜または導電体膜を被覆する
ように形成され、開口部を有する第2絶縁膜と、この第
2絶縁膜を被覆するように形成され、前記開口部と整合
する開口部を有する樹脂膜と、この樹脂膜上に前記開口
を含むように形成した金属電極膜と、この金属電極膜に
ボンディングされたワイヤ導線とを具えることを特徴と
するものである。
また本発明による縦形半導体装置の製造方法は、一導電
型の半導体基体の主面上に第1絶縁膜を形成する工程と
、 この第1絶縁膜上に半導体膜または導電体膜を選択的に
形成する工程と、 この半導体膜または導電体膜をマスクとして半導体基体
の主面に逆導電型の不純物イオンを注入拡散して逆導電
型の第1半導体層を形成し、この第1半導体層内に一導
電型の不純物イオンを注入する工程と、 前記半導体膜または導電体膜およびその開口を覆うよう
に第2絶縁膜を形成した後、前記一導電型の不純物イオ
ンを拡散して前記第1半導体層内に一導電型の第2半導
体層を形成する工程と、この第2絶縁膜上に選択的に樹
脂膜を形成した後、この樹脂膜をマスクとして第2絶縁
膜を選択的に除去して開口を形成する行程と、 熱処理を施して樹脂膜をリフローさせて段差を滑らかと
する工程と、 この樹脂膜上に前記開口を覆うように金属電極膜を形成
する工程と、 この金属電極膜にリードワイヤを超音波ボンディングに
より接続する工程とを具えることを特徴とするものであ
る。
型の半導体基体の主面上に第1絶縁膜を形成する工程と
、 この第1絶縁膜上に半導体膜または導電体膜を選択的に
形成する工程と、 この半導体膜または導電体膜をマスクとして半導体基体
の主面に逆導電型の不純物イオンを注入拡散して逆導電
型の第1半導体層を形成し、この第1半導体層内に一導
電型の不純物イオンを注入する工程と、 前記半導体膜または導電体膜およびその開口を覆うよう
に第2絶縁膜を形成した後、前記一導電型の不純物イオ
ンを拡散して前記第1半導体層内に一導電型の第2半導
体層を形成する工程と、この第2絶縁膜上に選択的に樹
脂膜を形成した後、この樹脂膜をマスクとして第2絶縁
膜を選択的に除去して開口を形成する行程と、 熱処理を施して樹脂膜をリフローさせて段差を滑らかと
する工程と、 この樹脂膜上に前記開口を覆うように金属電極膜を形成
する工程と、 この金属電極膜にリードワイヤを超音波ボンディングに
より接続する工程とを具えることを特徴とするものであ
る。
(作 用)
上述した本発明の縦形半導体装置においては、第2絶縁
膜とポンディングパッドを構成する金属電極膜との間に
樹脂膜を介在させたため、リードワイヤを超音波ボンデ
ィングする際、超音波エネルギーは樹脂膜で吸収され、
その下側の絶縁膜や半導体膜または導電体膜は機械的損
傷がら保護されることになる。したがってポンディング
パッドの下側にも活性領域を構成することができ、それ
だけチャンネル幅を大きくことができ、オン抵抗を下げ
ることができる。また、樹脂膜は、金属電極膜の材料が
第2絶縁膜へ侵入するのを防止するパッシベーション膜
としても作用するので、半導体膜または導電体膜と第1
および第2半導体層とが短絡する恐れを有効に防止する
ことができる。
膜とポンディングパッドを構成する金属電極膜との間に
樹脂膜を介在させたため、リードワイヤを超音波ボンデ
ィングする際、超音波エネルギーは樹脂膜で吸収され、
その下側の絶縁膜や半導体膜または導電体膜は機械的損
傷がら保護されることになる。したがってポンディング
パッドの下側にも活性領域を構成することができ、それ
だけチャンネル幅を大きくことができ、オン抵抗を下げ
ることができる。また、樹脂膜は、金属電極膜の材料が
第2絶縁膜へ侵入するのを防止するパッシベーション膜
としても作用するので、半導体膜または導電体膜と第1
および第2半導体層とが短絡する恐れを有効に防止する
ことができる。
さらに本発明による製造方法では、絶縁樹脂膜をリフロ
ーして段差を滑らかとしているため、その上に形成され
る金属電極が段切れを起こしたり、剥離したりする恐れ
はなくなる。
ーして段差を滑らかとしているため、その上に形成され
る金属電極が段切れを起こしたり、剥離したりする恐れ
はなくなる。
また、樹脂膜をマスクとして第2絶縁膜をエツチングし
て電極取出し用の開口を形成しているため、製造工程が
簡単となる。
て電極取出し用の開口を形成しているため、製造工程が
簡単となる。
(実施例)
以下本発明を実施例により具体的に説明する。
第1図は本発明の一実施例であるDSA MOS FI
ETの断面図である。
ETの断面図である。
この装置は、n゛型半導体基板l上にn型エピクキシャ
ル成長層2が設けられ、このエピタキシャル層2の主面
にはゲート絶縁酸化膜(第1絶縁膜)5aを介して多結
晶ンリコン膜(半導体膜または導電体膜)パターン6が
設けられ、このパターンの開口内のエピタキシャル層2
中には逆導電型の不純物を高濃度でドープしたp+型型
溝導体層3設けられている。さらにエピタキシャル層2
中には、前記第1絶縁膜5aを介して前記多結晶シリコ
ン膜パターン6の一部と部分的に重なる位置に逆導電型
の不純物を低い濃度にドープしたp型の半導体層(第1
半導体層)4が浅く設けられ、このp型半導体層4の内
部には前記第1絶縁膜5aを介して前記導電体膜パター
ン6の一部と部分的に重なる位置にn++半導体層(第
2半導体層)8が形成され、前記多結晶シリコン膜パタ
ーン6を被覆するように絶縁酸化膜(第2絶縁膜)5d
が形成され、この絶縁膜−1には絶縁性のポリイミド膜
11が形成され、さらにその上にソースAβ電極膜く金
属電極膜)9が形成されている。ソースΔβ電極膜9は
、絶縁膜5dに形成したセル内のソース電極取り出し開
口部10aを経て第1および第2半導体層4および8に
オーミック接続されている。
ル成長層2が設けられ、このエピタキシャル層2の主面
にはゲート絶縁酸化膜(第1絶縁膜)5aを介して多結
晶ンリコン膜(半導体膜または導電体膜)パターン6が
設けられ、このパターンの開口内のエピタキシャル層2
中には逆導電型の不純物を高濃度でドープしたp+型型
溝導体層3設けられている。さらにエピタキシャル層2
中には、前記第1絶縁膜5aを介して前記多結晶シリコ
ン膜パターン6の一部と部分的に重なる位置に逆導電型
の不純物を低い濃度にドープしたp型の半導体層(第1
半導体層)4が浅く設けられ、このp型半導体層4の内
部には前記第1絶縁膜5aを介して前記導電体膜パター
ン6の一部と部分的に重なる位置にn++半導体層(第
2半導体層)8が形成され、前記多結晶シリコン膜パタ
ーン6を被覆するように絶縁酸化膜(第2絶縁膜)5d
が形成され、この絶縁膜−1には絶縁性のポリイミド膜
11が形成され、さらにその上にソースAβ電極膜く金
属電極膜)9が形成されている。ソースΔβ電極膜9は
、絶縁膜5dに形成したセル内のソース電極取り出し開
口部10aを経て第1および第2半導体層4および8に
オーミック接続されている。
また、Ap電極膜9の上にはソース電極用のリードワイ
ヤ12が超音波ボンディングにより融着されている。
ヤ12が超音波ボンディングにより融着されている。
本実施例においては、第2絶縁膜5dと金属電極膜9と
の間にポリイミドより成る絶縁樹脂膜11を介在させた
ため、この絶縁樹脂膜はリードワイヤ12をボンディン
グする際の超音波振動を吸収し、その下側の第2絶縁膜
5d、多結晶シリコン膜6および第1絶縁膜5aが破壊
されることはない。したがってポンディングパッドの下
側にも多数のセルを形成することができ、チャンネル幅
を著しく長くすることができ、したがってオン抵抗を低
くし、スイッチング・スピードを向上することができる
。
の間にポリイミドより成る絶縁樹脂膜11を介在させた
ため、この絶縁樹脂膜はリードワイヤ12をボンディン
グする際の超音波振動を吸収し、その下側の第2絶縁膜
5d、多結晶シリコン膜6および第1絶縁膜5aが破壊
されることはない。したがってポンディングパッドの下
側にも多数のセルを形成することができ、チャンネル幅
を著しく長くすることができ、したがってオン抵抗を低
くし、スイッチング・スピードを向上することができる
。
さらに、絶縁樹脂膜11は良好なパッシベーション膜と
しても作用するので、素子特性が安定化し、歩留りが向
−トする効果もある。
しても作用するので、素子特性が安定化し、歩留りが向
−トする効果もある。
次に第2図(a)〜(e)を参照して本発明の半導体装
置の一実施例であるDSA MOS PBTを製造する
本発明の製造方法について説明する。
置の一実施例であるDSA MOS PBTを製造する
本発明の製造方法について説明する。
先ず、n型不純物を高濃度で含むn゛型半導体基板1上
にそれよりも低い旧型不純物濃度を有する比抵抗が、例
えば10〜20Ω−cmのn型エピタキシャル層2を3
5〜45μmの厚さに堆積形成し、このエピタキシャル
層の主面にp+型型溝導体層3形成ずろとともにエピタ
キシャル層の表面に、例えば厚さ1000人程度のゲー
ト絶縁酸化膜5aを形成し、続いてその上に多結晶シリ
コン膜6を、例えば約6000人の厚さを形成した様子
を第2図(a)に示す。
にそれよりも低い旧型不純物濃度を有する比抵抗が、例
えば10〜20Ω−cmのn型エピタキシャル層2を3
5〜45μmの厚さに堆積形成し、このエピタキシャル
層の主面にp+型型溝導体層3形成ずろとともにエピタ
キシャル層の表面に、例えば厚さ1000人程度のゲー
ト絶縁酸化膜5aを形成し、続いてその上に多結晶シリ
コン膜6を、例えば約6000人の厚さを形成した様子
を第2図(a)に示す。
次に、フォトエツチング技術を用いて多結晶シリコシ膜
6を選択的にパターニングした後、多結晶ンリコン膜6
をマスクとしてp型不純イオンを注入し、熱処理を施し
てチャンネル領域を構成するp型半導体層4を形成した
様子を第2図(b)に示す。
6を選択的にパターニングした後、多結晶ンリコン膜6
をマスクとしてp型不純イオンを注入し、熱処理を施し
てチャンネル領域を構成するp型半導体層4を形成した
様子を第2図(b)に示す。
続いて、多結晶シリコン膜6を再びマスクとして用い、
p型半導体層4中にl型不純物イオンを注入し、表面に
約500Aの薄い酸化膜5bを形成した後、CVD法1
:テcVD−3iO2膜5Cを約5000人の厚さに形
成し、熱処理を施してソース領域を構成するn+型型半
体体層8形成した様子を第2図(C)に示す。
p型半導体層4中にl型不純物イオンを注入し、表面に
約500Aの薄い酸化膜5bを形成した後、CVD法1
:テcVD−3iO2膜5Cを約5000人の厚さに形
成し、熱処理を施してソース領域を構成するn+型型半
体体層8形成した様子を第2図(C)に示す。
次にじυD−3in2膜5Cの」―にポリイミド樹脂膜
11を、例えば約2〜5μmの犀さに選択的に塗布した
後、このポリイミド樹脂膜をマスクとしてCVD S+
L[5Cおよび酸化膜5dをエツチングして各電極取出
し用コンタクトホールを形成した様子を第2図(d)に
示す。
11を、例えば約2〜5μmの犀さに選択的に塗布した
後、このポリイミド樹脂膜をマスクとしてCVD S+
L[5Cおよび酸化膜5dをエツチングして各電極取出
し用コンタクトホールを形成した様子を第2図(d)に
示す。
次に熱処理を施し、ポリイミド樹脂膜11を溶融してリ
フローさせ、段差を滑らかとした後、Δβを蒸着して金
属電極膜9を形成し、その上にソース電極取出し用の太
さが約300μmのリードワイヤ12を超音波ボンディ
ングにより融着した様子を第2図(e)に示す。
フローさせ、段差を滑らかとした後、Δβを蒸着して金
属電極膜9を形成し、その上にソース電極取出し用の太
さが約300μmのリードワイヤ12を超音波ボンディ
ングにより融着した様子を第2図(e)に示す。
第2図ではソース電極用のリードワイヤ12をボンデイ
ンクする部分の構成を示したが、ゲート電極用のリード
ワイヤをボンディングする領域の下側にも同様に多数の
セルを形成することができる。
ンクする部分の構成を示したが、ゲート電極用のリード
ワイヤをボンディングする領域の下側にも同様に多数の
セルを形成することができる。
本発明は」−述した実施例に限定されるものではなく、
幾多の変形や変更を加えることができる。
幾多の変形や変更を加えることができる。
例えばゲート電極祠料は必ずしも多結晶シリコンとする
必要はなく、他の半導体材料や、Mo、 Ni。
必要はなく、他の半導体材料や、Mo、 Ni。
Ti、 Cr等の高融点金属や、モリブデンシリザイド
ニッケルシリ勺イド、白金シリサイド等とすることもで
きる。また、n型半導体領域とn型半導体領域の導電型
は反対としてもよい。さらに、−上述した実施例では縦
形半導体装置の内、O3A MOS FBTを示したが
、バイポーラトランジスタや、V−溝または11−溝を
有する他のlA[IS f’BTにも適用することがで
きる。さらに、第2絶縁膜はCV[]−3i02膜の他
にPSG膜等を以て構成することができる。
ニッケルシリ勺イド、白金シリサイド等とすることもで
きる。また、n型半導体領域とn型半導体領域の導電型
は反対としてもよい。さらに、−上述した実施例では縦
形半導体装置の内、O3A MOS FBTを示したが
、バイポーラトランジスタや、V−溝または11−溝を
有する他のlA[IS f’BTにも適用することがで
きる。さらに、第2絶縁膜はCV[]−3i02膜の他
にPSG膜等を以て構成することができる。
さらに、上述した実施例では樹脂膜を電気絶縁性とした
が、MO3形半導体装置以外の半導体装置の場合には必
ずしも絶縁性とする必要はない。また、第2図に示した
実施例では、樹脂膜をリフローさせてから金属電極膜を
被着したが、例えばこの金属電極膜を厚く形成するよう
な場合には必ずしもリフローさせる必要はない。
が、MO3形半導体装置以外の半導体装置の場合には必
ずしも絶縁性とする必要はない。また、第2図に示した
実施例では、樹脂膜をリフローさせてから金属電極膜を
被着したが、例えばこの金属電極膜を厚く形成するよう
な場合には必ずしもリフローさせる必要はない。
(発明の効果)
子連した本発明によれば、超音波ボンディングパッドの
下側に超音波エネルギーを吸収する樹脂膜を介在させた
ためリードワイヤを融着するだめのポンディングパッド
の下側にも活性領域を形成することができ、チャンネル
幅を長くすることができ、大きな電流が得られるととも
にオン抵抗が低くなり、相互コンダクタンスg1が大き
くなりスイッチング・スピードが高速となる。また、樹
脂膜は電極金属の材料に対する良好なパッシベーション
膜としても作用するので電極金属材料が絶縁膜中に侵入
してソース−ゲートを短絡する恐れはなくなる。さらに
、樹脂膜を塗布した後、熱処理を施すことによって樹脂
膜をリフローするため、段差が滑らかとなり、その」−
に蒸着される電極金属膜が段切れを起こしたり、剥離し
たりすることはなくなり、歩留りが向」ニする。また、
樹脂膜をマスクとして第2絶縁膜に開口を形成している
ので、製造工程が簡単となる。
下側に超音波エネルギーを吸収する樹脂膜を介在させた
ためリードワイヤを融着するだめのポンディングパッド
の下側にも活性領域を形成することができ、チャンネル
幅を長くすることができ、大きな電流が得られるととも
にオン抵抗が低くなり、相互コンダクタンスg1が大き
くなりスイッチング・スピードが高速となる。また、樹
脂膜は電極金属の材料に対する良好なパッシベーション
膜としても作用するので電極金属材料が絶縁膜中に侵入
してソース−ゲートを短絡する恐れはなくなる。さらに
、樹脂膜を塗布した後、熱処理を施すことによって樹脂
膜をリフローするため、段差が滑らかとなり、その」−
に蒸着される電極金属膜が段切れを起こしたり、剥離し
たりすることはなくなり、歩留りが向」ニする。また、
樹脂膜をマスクとして第2絶縁膜に開口を形成している
ので、製造工程が簡単となる。
第1図は本発明による縦形半導体装置の一実施例の構成
を示す断面図、 第2図(a)〜(e)は本発明の製造方法により縦形電
界効果トランジスタを1!造する順次の工程を示す断面
図、 第3図(a)およびα))は従来の縦形電界効果トラン
ジスタの構成を示す平面部および断面図、第4図は同じ
くそのチップの全体の構成を線図的に示す平面図である
。 1・・・耐型半導体基板 2・・・n型エピタキシャル層 3・・・p゛型型溝導体 層・・・p型半導体層(第1半導体層)5a・・・ゲー
ト絶縁酸化膜(第1半導体層)5b・−・酸化膜
5cm・CVD−−−3iF1□膜5d・・・第
2絶縁膜 6・・・多結晶シリコン膜3 =−n
+型型半体体層第2絶縁膜)9・・・電極金属膜
11・・・樹脂膜12・・・リードワイヤ
を示す断面図、 第2図(a)〜(e)は本発明の製造方法により縦形電
界効果トランジスタを1!造する順次の工程を示す断面
図、 第3図(a)およびα))は従来の縦形電界効果トラン
ジスタの構成を示す平面部および断面図、第4図は同じ
くそのチップの全体の構成を線図的に示す平面図である
。 1・・・耐型半導体基板 2・・・n型エピタキシャル層 3・・・p゛型型溝導体 層・・・p型半導体層(第1半導体層)5a・・・ゲー
ト絶縁酸化膜(第1半導体層)5b・−・酸化膜
5cm・CVD−−−3iF1□膜5d・・・第
2絶縁膜 6・・・多結晶シリコン膜3 =−n
+型型半体体層第2絶縁膜)9・・・電極金属膜
11・・・樹脂膜12・・・リードワイヤ
Claims (1)
- 【特許請求の範囲】 1、一導電型の半導体基体と、その主面上に形成した第
1の絶縁膜と、この第1絶縁膜上に形成した半導体膜ま
たは導電体膜パターンと、前記半導体基体の主面に、前
記第1絶縁膜を介して半導体膜または導電体膜パターン
の一部と一部分が重なるように形成した逆導電型の第1
半導体層と、この第1半導体層内に、前記第1絶縁膜を
介して半導体膜または導電体膜の一部と一部分が重なる
ように形成した一導電型の第2半導体層と、前記半導体
膜または導電体膜を被覆するように形成され、開口部を
有する第2絶縁膜と、この第2絶縁膜を被覆するように
形成され、前記開口部と整合する開口部を有する樹脂膜
と、この樹脂膜上に前記開口を含むように形成した金属
電極膜と、この金属電極膜にボンディングされたワイヤ
導線とを具えることを特徴とする縦形1、導体装置。 2、一導電型の半導体基体の主面上に第1絶縁膜を形成
する工程と、 この第1絶縁膜上に半導体膜または導電体 膜を選択的に形成する工程と、 この半導体膜または導電体膜をマスクとし て半導体基体の主面に逆導電型の不純物イオンを注入拡
散して逆導電型の第1半導体層を形成し、この第1半導
体層内に一導電型の不純物イオンを注入する工程と、 前記半導体膜または導電体膜およびその開 口を覆うように第2絶縁膜を形成した後、前記一導電型
の不純物イオンを拡散して前記第1半導体層内に一導電
型の第2半導体層を形成する工程と、 この第2絶縁膜上に選択的に樹脂膜を形成 した後、この樹脂膜をマスクとして第2絶縁膜を選択的
に除去して開口を形成する行程と、熱処理を施して樹脂
膜をリフローさせて段 差を滑らかとする工程と、 この樹脂膜上に前記開口を覆うように金属 電極膜を形成する工程と、 この金属電極膜にリードワイヤを超音波ボ ンディングにより接続する工程とを具えることを特徴と
する縦形半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60198624A JPS6260236A (ja) | 1985-09-10 | 1985-09-10 | 縦形半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60198624A JPS6260236A (ja) | 1985-09-10 | 1985-09-10 | 縦形半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6260236A true JPS6260236A (ja) | 1987-03-16 |
Family
ID=16394292
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60198624A Pending JPS6260236A (ja) | 1985-09-10 | 1985-09-10 | 縦形半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6260236A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4970173A (en) * | 1989-07-03 | 1990-11-13 | Motorola, Inc. | Method of making high voltage vertical field effect transistor with improved safe operating area |
JPH03191539A (ja) * | 1989-12-20 | 1991-08-21 | Nec Corp | 電界効果トランジスタ |
JP2007142138A (ja) * | 2005-11-18 | 2007-06-07 | Mitsubishi Electric Corp | 半導体装置 |
WO2017047284A1 (ja) * | 2015-09-17 | 2017-03-23 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1985
- 1985-09-10 JP JP60198624A patent/JPS6260236A/ja active Pending
Cited By (7)
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