JPS6289361A - 縦形半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はスイッチングあるいは増幅を目的とした縦形半
導体装置およびそ製造方法に関するものであり、特に微
細化および高性能化の技術に関するものである。

（従来の技術） ＭＩＳ型半導体装置のうち、特にＭ［］Ｓ　ＦＢＴは低
耐圧、低電力デバイスと従来考えられていたが、最近の
半導体製造技術あるいは回路設計技術等の発展に伴い、
高耐圧、大電力設計が可能となり、現在ではパワーデバ
イスとしてその地位を確保するに至っている。

かかる高耐圧パワーＭＯ３ＦＩＥＴの代表的なものとし
て■オフセットゲート構造、■Ｖ−Ｇｒｏｏｖｅあるい
は１−Ｇｒｏｏｖｅ構造、■ＤＳＡ（Ｄｉｆｆｕｓｉｏ
ｎ　５ｅｌｆ−八Ｉｉｇｎｍｅｎｔ）構造等が知られて
いるが、このうち製造技術、高性能化の点で有利な従来
のＤＳ＾構造のパワーＭＯ３ＦＢＴ（以下Ｏ３Ａ　ＭＯ
Ｓ　ＦＩＥＴと称する）の電極形成後の平面図と、この
平面図におけるＡ−Ａ線方向の断面構造図を第３図（ａ
）および（ｂ）に示す。ただし、第３図（ａ）ではソー
ス電極は省いである。

Ｏ３Ａ　ＭＯＳ　ＦＢＴは二重拡散によりチャンネルを
形成するもので、ゲート酸化膜５ａを介して形成された
格子状のゲート多結晶シリコン膜６に囲まれた同一の拡
散窓を介してチャンネル領域を形成するための不純物拡
散（ｐ型半導体層４）と、ソース領域を形成するための
不純物拡散（ｎ”型半導体層８）とを行っているのが特
徴である。チャンネル長さはｐ型半導体層４とｎ＋型型
溝導体層８の拡散深さの差で決まるので数ミクロン以下
と極めて短く形成できる。絶縁膜５ｄｌ−に形成したソ
ース電極９はソース領域を形成するｎ＋型型溝導体層８
チャンネル領域を形成するｐ型半導体層４（あるいはｐ
＋型半導体囮３）との両方にオーミック接触している。

ゲート電極形状は格子状のものとストライプ状のものと
が一般的であるが、ここでは格子状のものを示す。ｎ＋
＋半導体基板１がドレイン領域であり、その上にｎ型エ
ピタキシャル成長層２を堆積させたｎオンｎ＋構造とな
っている。ドレイン電極は図示していないがチップ裏面
に形成されており、ゲート・ソース間に正の電圧を加え
てチャンネルをオンさせると電流は基板１より縦方向に
流れ、チャンネル領域４を通ってソース領域８に流れ込
む。なお、第３図（ａ）における破線は各セルを構成す
る多結晶シリコン膜パターン６の開口の輪郭を示すもの
である。

一般的にＭＯＳ　ＦＢＴは少数キャリアの蓄積がないた
め高速スイッチングが可能でドレイン電流が負の温度係
数を持つため熱的安定性が高い等大電力用素子として長
所を持っている反面、バイポーラ型トランジスタと比較
した場合多数キャリア素子であるため高耐圧化と大電力
化の相反関係が著しく、高耐圧化に必要な基板抵抗層が
そのまま飽和電圧の上昇に結びつき、同一チップ面積で
はオン抵抗が大きくなるという欠点があった。かかる問
題を解決するためにはＦＢＴの電力通路の抵抗、特にド
レイン抵抗の低減を図ることが必要である。

換言すれば、いかにドレインの面積効率を上げるかとい
うことであり、このためには微細加工技術を駆使して最
良パターン設計を行わなければならない。これらを満足
させる構造として一般的にはＯ３Ａ　ＭＯＳ　ＦＢＴが
採用されている。

しかしながら従来のＯ３Ａ　ＭＯＳ　ＰＥＴの構造は必
ずしも最適なものとはなっていない。限られたシリコン
・チップ面積内に電流通路の幅、つまりチャンネルの周
縁長であるチャンネル幅を長くとれるような多結晶シリ
コン膜パターンやチャンネル領域の形状について種々の
工夫が必要である。チャンネル幅を長くすることによっ
てドレイン電流を大きくすることが可能で、しかも大電
流領域での相互コンダクタンスｇ、も大きなものが得ら
れる。

これらがひいてはオン抵抗の低減化を可能にする最大の
要因であるため、いかにして限られた面積内でチャンネ
ル幅を長くするかが、最大の課題であった。

（発明が解決しようとする問題点） 従来のＯ３Ａ　ＭＯＳ　ＰＥＴにおいては、半導体チッ
プ内に多数のセルを構成してチャンネル幅を長くするよ
うにしているが、第４図に示すように半導体チップ２１
にはソース電極取出し用のパッド２２と、ゲート電極取
出し用のパッド２３とを形成し、これらのパッドに直径
が１５０〜３５０　μｍのリードワイヤ２４および２５
を超音波ボンディングにより接続している。このポンデ
ィングパッド２２および２３は、一般的には縦７００〜
１３００μｍ１横５００〜８００　μｍといった大きな
寸法を有している。従来、このポンディングパッド２２
および２３の下側は不活性領域となっており、セルは形
成されていない。その理由は、超音波ボンディングによ
りリードワイヤを融着する際に超音波振動によって半導
体基体上に形成された各種の薄い膜が機械的に破壊され
、素子特性が損なわれてしまい、歩留りが著しく低下す
るためである。

本発明は上述した点に鑑みて為されたものであり、リー
ドワイヤを接続するためのポンディングパッドの下側に
も活性領域を構成することによってチャンネル幅を長＜
シ、その結果としてオン抵抗を低くし、相互コンダクク
ンスク。を大きくし、スイッチング・スピードを高速と
することができ、チップ面積の縮小化を図り、生産性の
向上を可能とする縦形半導体装置およびその製造方法を
提供しようとするものである。

（問題点を解決するだめの手段） 本発明の縦形半導体装置は、一導電型の半導体基体と、
その主面上に形成した第１の絶縁膜と、この第１絶縁膜
上に形成した半導体膜または導電体膜パターンと、前記
半導体基体の主面に、前記第１絶縁膜を介して半導体膜
または導電体膜パターンの一部と一部分が重なるように
形成した逆導電型の第１半導体眉と、この第１半導体層
内に、前記第１絶縁膜を介して半導体膜または導電体膜
の一部と一部分が重なるように形成した一導電型の第２
半導体層と、前記半導体膜または導電体膜を被覆するよ
うに形成され、開口部を有する第２絶縁膜と、この第２
絶縁膜を被覆するように形成され、前記開口部と整合す
る開口部を有する高抵抗半導体膜と、この高抵抗半導体
膜上に前記開口を含むように形成した金属電極膜と、こ
の金属電極膜にボンディングされたワイヤ導線とを具え
ることを特徴とするものである。

また本発明による縦形半導体装置の製造方法は、一導電
型の半導体基体の主面上に第１絶縁膜を形成する工程と
、 この第１絶縁膜上に半導体膜または導電体膜を選択的に
形成する工程と、 この半導体膜または導電体膜をマスクとして半導体基体
の主面に逆導電型の不純物イオンを注入拡散して逆導電
型の第１半導体層を形成し、この第１半導体層内に一導
電型の不純物イオンを注入する工程と、 前記半導体膜または導電体膜およびその開口を覆うよう
に第２絶縁膜を形成した後、前記一導電型の不純物イオ
ンを拡散して前記第１半導体層内に一導電型の第２半導
体層を形成する工程と、この第２絶縁膜」二に選択的に
高抵抗半導体膜を形成した後、この高抵抗半導体膜の開
口を介して第１および第２絶縁膜を選択的に除去して開
口を形成する工程と、 この高抵抗半導体膜上に前記開口を覆うように金属電極
膜を形成する工程と、 この金属電極膜にリードワイヤを超音波ボンディングに
より接続する工程とを具えることを特徴とするものであ
る。

（作　用） 」二連した本発明の縦形半導体装置においては、第２絶
縁膜とポンディングパッドを構成する金属電極膜との間
に高抵抗半導体膜を介在させたため、リードワイヤを超
音波ボンディングする際、超音波エネルギーは高抵抗半
導体膜で吸収され、その下側の絶縁膜や半導体膜または
導電体膜は機械的損傷から保護されることになる。した
がってポンディングパッドの下側にも活性領域を構成す
ることができ、それだけチャンネル幅を大きくことがで
き、オン抵抗を下げることができる。また、高抵抗半導
体膜は、金属電極膜の材料が第２絶縁膜へ侵入するのを
防止するパッシベーション膜としても作用するので、半
導体膜または導電体膜と第１および第２半導体層とが短
絡する恐れを有効に防止することができる。

さらに本発明による製造方法では、高抵抗半導体膜は、
通常の半導体装置の製造技術を用いて容易に形成するこ
とができる。

（実施例） 以下本発明を実施例により具体的に説明する。

第１図は本発明の一実施例であるＤＳＡ　ＭＯＳ　ＰＢ
Ｔの断面図である。

この装置は、ｎ＋＋半導体基板１上にｎ型エピタキシャ
ル成長層２が設けられ、このエピタキシャル層２の主面
にはゲート絶縁酸化膜（第１絶縁膜）５ａを介してｎ型
不純物を多量に添加した多結晶シリコン膜（半導体膜ま
たは導電体膜）パターン６が設けられ、このパターンの
開口内のエピタキシャル層２中には逆導電型の不純物を
高濃度でドープしたｐ＋型型溝導体層３設けられている
。

さらにエピタキシャル層２中には、前記第１絶縁膜５ａ
を介して前記多結晶シリコン膜パターン６の一部と部分
的に重なる位置に逆導電型の不純物を低い濃度にドープ
したｐ型の半導体層（第１半導体層）４が浅く設けられ
、このｐ型半導体層４の内部には前記第１絶縁膜５ａを
介して前記導電体膜パターン６の一部と部分的に重なる
位置にｎ＋＋半導体層（第２半導体層）８が形成され、
前記多結晶シリコン膜パターン６を被覆するように絶縁
酸化膜（第２絶縁膜）５ｄが形成され、この絶縁膜上に
は不純物を含まない高抵抗の多結晶シリコン膜（高抵抗
半導体膜）１１が形成され、さらにその上にソースΔβ
電極膜（金属電極膜）９が形成されている。ソースΔβ
電極膜９は、絶縁膜５ｄに形成したセル内のソース電極
取り出し開口部１０ａを経て第１および第２半導体層４
および８にオーミック接続されている。また、Ａβ電極
膜９の」二にはソース電極用のリードワイヤ１２が超音
波ボンディングにより融着されている。

本実施例においては、第２絶縁膜５ｄと金属電極膜９と
の間に高抵抗多結晶シリコン膜１１を介在させたため、
この多結晶シリコン膜はリードワイヤ１２をボンディン
グする際の超音波振動を吸収し、その下側の第２絶縁膜
５ｄ、多結晶シリコン膜６および第１絶縁膜５ａが破壊
されることはない。したがってポンディングパッドの下
側にも多数のセルを形成することができ、チャンネル幅
を著しく長くすることができ、したがってオン抵抗を低
くし、スイッチング・スピードを向上することができる
。

さらに、多結晶シリコン膜１１は良好なパッシベーショ
ン膜としても作用するので、素子特性が安定化し、歩留
りが向上する効果もある。

次に第２図（ａ）〜（ｅ）を参照して本発明の半導体装
置の一実施例であるＤＳＡ　ＭＯＳ　ＦＢＴを製造する
本発明の製造方法について説明する。

先ず、ｎ型不純物を高濃度で含むｎ＋＋半導体基板１上
にそれよりも低いｎ型不純物濃度を有する比抵抗が、例
えば１０〜２０Ω−ｃｍのｎ型エピタキシャル層２を３
５〜４５μｍの厚さに堆積形成し、このエピタキシャル
層の主面にｐ゛型型環導体層３形成するとともにエピタ
キシャル層の表面に、例えば厚さ１０００八程度のゲー
ト絶縁酸化膜５ａを形成し、続いてその上に多結晶シリ
コン膜６を、例えば約６０００への厚さを形成した様子
を第２図（ａ）に示す。

次に、フォトエツチング技術を用いて多結晶シリコン膜
６を選択的にパクーニングした後、多結晶シリコン膜６
をマスクとしてｐ型不純イオンを注入し、熱処理を施し
てチャンネル領域を構成するｐ型半導体層４を形成した
様子を第２図（ｂ）に示す。

続いて、多結晶シリコン膜６を再びマスクとして用い、
ｐ型半導体層４中にｎ型不純物イオンを注入し、表面に
約５００人の薄い酸化膜５ｂを形成した後、ＣＶＤ法ニ
テｃＶＤ　Ｓ］０２膜５Ｃを約５０００人の厚さに形成
し、熱処理を施してソース領域を構成するｎ゛型型溝導
体層８形成した様子を第２図（Ｃ）に示す。

次に［：ＶＤ−３ｉＯ２膜５Ｃの上に高抵抗多結晶シリ
コン膜１１を、例えば約３０００〜６０００への厚さ堆
積した後この多結晶シリコン膜を選択的にエツチングし
て開口を形成した様子を第２図（ｄ）　に示す。

次に多結晶シリコン膜１１の開口を経てＣＶＤ−３ｉｎ
２膜５ｂおよび酸化膜５ｃをエツチングして各電極取出
し用コンタクトホールを形成した後、Ａβを蒸着して金
属電極膜９を形成し、その上にソース電極取出し用の太
さが約３００　μｍのリードワイヤ１２を超音波ボンデ
ィングにより融着した様子を第２図（ｅ）に示す。

第２図ではソース電極用のリードワイヤ１２をボンディ
ングする部分の構成を示したが、ゲート電極用のリード
ワイヤをボンディングする領域の下側にも同様に多数の
セルを形成することができる。

本発明は上述した実施例に限定されるものではなく、幾
多の変形や変更を加えることができる。

例えばゲート電極材料は必ずしも多結晶シリコンとする
必要はなく、他の半導体材料や、Ｍｏ、　Ｎｉ。

Ｔｉ、　Ｃｒ等の高融点金属や、モリブデンシリサイド
ニッケルシリサイド、白金シリサイド等とすることもで
きる。また、ｐ型半導体領域とｎ型半導体領域の導電型
は反対としてもよい。さらに、上述した実施例では縦形
半導体装置の内、Ｏ３Ａ　ＭＯＳ　ＦＢＴを示したが、
バイポーラトランジスタや、Ｖ−溝またはＵ−溝を有す
る他のＭＯＳ　ＦＢＴにも適用することができる。さら
に、第２絶縁膜はＣＶＤ　５１０２膜の他にＰＳＧ膜等
を以て構成することができる。

さらに、上述した実施例では高抵抗半導体膜を高抵抗多
結晶シリコン膜としたが、高抵抗アモルファスシリコン
膜とすることもできる。また、第２図に示した実施例に
おいては高抵抗半導体膜上に直接金属電極膜を被着した
が、高抵抗半導体膜の上にＣＶＤ−３ｉｎ２膜のような
絶縁膜を形成し、その上に金属電極膜を形成することも
できる。

（発明の効果） 上述した本発明によれば、超音波ポンディングパッドの
下側に超音波エネルギーを吸収する高抵抗半導体膜を介
在させたためリードワイヤを融着するためのポンディン
グパッドの下側にも活性領域を形成することができ、チ
ャンネル幅を長くすることができ、大きな電流が得られ
るとともに第ン抵抗が低くなり、相互コンダクタンス２
カが大きくなりスイッチング・スピードが高速となる。

また、高抵抗半導体膜は電極金属の材料に対する良好な
パッシベーション膜としても作用するので電極金属材料
が第２絶縁膜中に侵入してソース−ゲートを短絡する恐
れはなくなる。さらに、高抵抗半導体膜は通常の半導体
製造技術で形成することができるので、製造工程が簡単
となる。

【図面の簡単な説明】

第１図は本発明による縦形半導体装置の一実施例の構成
を示す断面図、 第２図（ａ）〜（ｅ）は本発明の製造方法により縦形電
界効果トランジスタを製造する順次の工程を示す断面図
、 第３図（ａ）および（ｂ）は従来の縦形電界効果トラン
ジスタの構成を示す平面部および断面図、第４図は同じ
（そのチップの全体の構成を線図的に示す平面図である
。 １・・・耐型半導体基板 ２・・・ｎ’Ｍエピタキシャル層 ３・・・ｐ＋型半導体層 ４・・・ｐ型半導体層（第１半導体層）５ａ・・・ゲー
ト絶縁酸化膜（第１半導体層）５ｂ・・・酸化膜　　　
　　　５ｃ・・・ＣＶＤ−一−’Ｓ山膜５ｄ・・・第２
絶縁膜　　　　６・・・多結晶シリコン膜　　　　。 訃・・ｎ゛型半導体層（第２絶縁膜） ９・・・電極金属膜　　　　１１・・・高抵抗半導体膜
１２・・・リードワイヤ

Claims (1)

1. 【特許請求の範囲】 １、一導電型の半導体基体と、その主面上に形成した第
   １の絶縁膜と、この第１絶縁膜上に形成した半導体膜ま
   たは導電体膜パターンと、前記半導体基体の主面に、前
   記第１絶縁膜を介して半導体膜または導電体膜パターン
   の一部と一部分が重なるように形成した逆導電型の第１
   半導体層と、この第１半導体層内に、前記第１絶縁膜を
   介して半導体膜または導電体膜の一部と一部分が重なる
   ように形成した一導電型の第２半導体層と、前記半導体
   膜または導電体膜を被覆するように形成され、開口部を
   有する第２絶縁膜と、この第２絶縁膜を被覆するように
   形成され、前記開口部と整合する開口部を有する高抵抗
   半導体膜と、この高抵抗半導体膜上に前記開口を含むよ
   うに形成した金属電極膜と、この金属電極膜にボンディ
   ングされたワイヤ導線とを具えることを特徴とする縦形
   半導体装置。 ２、一導電型の半導体基体の主面上に第１絶縁膜を形成
   する工程と、 この第１絶縁膜上に半導体膜または導電体 膜を選択的に形成する工程と、 この半導体膜または導電体膜をマスクとし て半導体基体の主面に逆導電型の不純物イオンを注入拡
   散して逆導電型の第１半導体層を形成し、この第１半導
   体層内に一導電型の不純物イオンを注入する工程と、 前記半導体膜または導電体膜およびその開 口を覆うように第２絶縁膜を形成した後、前記一導電型
   の不純物イオンを拡散して前記第１半導体層内に一導電
   型の第２半導体層を形成する工程と、 この第２絶縁膜上に選択的に高抵抗半導体 膜を形成した後、この高抵抗半導体膜の開口を経て第１
   および第２絶縁膜を選択的に除去して開口を形成する工
   程と、 この高抵抗半導体膜上に前記開口を覆うよ うに金属電極膜を形成する工程と、 この金属電極膜にリードワイヤを超音波ボ ンディングにより接続する工程とを具えることを特徴と
   する縦形半導体装置の製造方法。