JPH0724312B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に関し、特に絶縁ゲ
ート型バイポーラトランジスタ（IGBT），ゲート・ター
ンオフ・サイリスタ（GTO）静電誘導型サイリスタ（SI
T）等の電力制御用に使用される半導体装置に製造方法
に関する。

〔従来の技術〕

近年、半導体による電力制御はますます広く行われるよ
うになってきている。電力制御に使用される半導体装置
は、かってはサイリスタがそれを代表するものであった
が、中小容量では現在ではバイポーラトランジスタが主
流となっている。これは、バイポーラトランジスタが高
電圧動作ができるように改良され、その高速動作と自己
消弧機能に優れているといった使い勝手が使用要求に適
したものであるためである。この様な傾向の要望は今後
もますます高まり、より高機能な電力用半導体装置が切
望されている。

一方、新しい電力用半導体装置として、高速動作と低駆
動電力の利点から、電界効果型トランジスタ（MOSトラ
ンジスタ）が注目を集め、電力用素子として広く使用さ
れている。しかしながら、MOSトランジスタは、使用電
圧を高くするとチップ・サイズを大きくしないとバイポ
ーラトランジスタ並のON電圧を得られないためコストが
高くなり、使用電圧が500Vあるいは1000V以上では、高
速動作が必要な場合以外ではバイポーラトランジスタ並
の広汎な使用は行われないと判断される。

MOSトランジスタのこの様な欠点を補った半導体装置と
して絶縁ゲート形バイポーラトランジスタ（IGBT）が提
唱され、一部で使用され始めている。第６図は、IGBTの
要部断面図を示したものである。上部の主面の近傍は、
MOSトランジスタと基本的に同じ構造をしており、低濃
度ドレイン領域となる高抵抗半導体領域1,ウエル領域2,
ソース領域3,絶縁膜4,ゲート電極となる制御電極５およ
びソース電極となる上部主電極６等がある。図には示さ
れていないが、制御電極５の外部への取り出し端子も上
部主面にある。下部の主面の近傍はMOSトランジスタが
高濃度の不純物を有するドレイン領域であるのに対し、
高抵抗半導体領域１と異なる導電型の半導体領域８が形
成され、下部主電極９に接続されている。高抵抗半導体
領域１と半導体領域８の間に設けられている領域７は、
高抵抗半導体領域１と同じ導電型でより濃度の高い低抵
抗半導体領域である。この低抵抗半導体領域７はIGBTの
動作自体には本質的に不可欠なものではないが、電圧が
印加されるとソース側から延びる空乏層が、半導体領域
８に延びてパンチ・スルーしにくいように設けられてい
る。MOSトランジスタほどでないにしろIGBTも、高電圧
素子ではON抵抗が重要な問題となるので、高抵抗半導体
領域１の厚みを小さくするために低抵抗半導体領域７は
実際には必要なものである。

第７図は、従来のIGBTの製造工程の始めの部分を示して
いる。IGBTの製造工程は、縦型のMOSトランジスタとほ
とんど同じで、縦型のMOSトランジスタとそれとは、最
初に加工を始めるウエハの導電性が異なっている点と、
高濃度ドレイン領域となる低抵抗半導体領域７が設けら
れる点が異なっている。まず、第７図（ａ）に示すよう
に、母材となるウエハ（半導体母材）8aを準備する。こ
の半導体母材8aは、第６図の半導体領域８にあたるもの
である。次に、第７図（ｂ），（ｃ）に示すように、半
導体母材8aの上に低抵抗半導体領域７と高抵抗半導体領
域１を順次にエピタキシャル成長させて形成する。この
後、高抵抗半導体領域１上にウエル領域２やソース領域
３等を形成する工程は基本的にMOSトランジスタの工程
と同じである。こうして、上部主面側の加工が終れば、
次に第７図（ｃ）に示す点線Ａの位置まで、半導体母材
8aの下部主面側を削る。このように、ラップオフ工程が
必要となるのは、IGBT等の半導体装置の製造工程では、
ウエハ割れに対する防止と特に写真製版工程での加工精
度を維持するためにウエハの厚みが一定以上必要である
ため、半導体装置として最終的に適当な厚みよりも厚い
半導体母材8aを使用しなければならないためである。こ
の後、ラップオフされた下部主面側に下部主電極９が形
成される。

ところで、半導体装置の電子的な機能として、厚みが重
要な要因となるのは、高抵抗半導体領域１のみである。
この高抵抗半導体領域１の厚みは、半導体装置に要求さ
れる耐圧特性に依存して一定値以上は必ず必要である。
また、厚くなり過ぎると良好なON特性を得ることはでき
ない。一般的に、電力用半導体装置にとって、電圧保持
部の領域の厚みは、その比抵抗の値と共に本質的な重要
性を持つものである。

なお、低抵抗半導体領域７がなければ、エピタキシャル
成長を使用しないで、バイポーラトランジスタが通常行
っているような拡散ウエハを使用することができる。こ
の場合は、高抵抗半導体領域１をウエハ母材として、両
面より反対導電型の半導体領域８を不純物拡散によって
作り、不用な上面側を研磨すればよい。しかしながら、
IGBTのサイリスタ動作を防ぐために必要となる大量のラ
イフ・タイム・キラーは、本来IGBTが持っている大電流
通電能力を大幅に損うため、それがなければ大幅なON抵
抗の増大をもたらす低抵抗半導体領域７の存在が不可欠
となっており、この様な半導体領域８と低抵抗半導体領
域７の二層構造の作成が困難な拡散ウエハは、IGBTには
使用されていない。

また、先に述べたライフ・タイム・キラーの導入は、ラ
イフ・タイム・キラー物質の拡散とか、放射線照射を行
うことによって行われている。これは、MOSトランジス
タでライフ・タイム制御を行う場合の方法と変わらな
い。

〔発明が解決しようとする課題〕

IGBTは、高電圧でも電流通電能力が高く、スイッチング
速度も早く、駆動電力も少なくてすむという大きな利点
を有しているのであるが、バイポーラトランジスタを凌
ぐほどの普及は現在のところ困難な見込みである。これ
は、製造工程に微細加工が要求され、微妙なライフ・タ
イム制御と合い重なって歩留が悪いことと、ウエハにか
かる材料費がエピタキシャル成長工程を要することに起
因して高いために、チップのコストが太刀打ちできない
ためである。製造歩留は困難であるにしろ改良は期待で
きるが、ウエハ材料費は、エピタキシャル成長を行う必
要のないバイポーラトランジスタに対して、IGBTの不利
な点は免れない。これを使用電圧が500Vのクラスで比較
すれば、バイポーラトランジスタ用として通常使用され
る拡散ウエハに対して、IGBTのウエハはほぼ２倍高価で
ある。さらに1000Vクラスになれば、バイポーラトラン
ジスタ用のウエハの価格はほとんど変わらないのに対
し、IGBTでは、約２倍必要となるエピタキシャル成長層
の厚みに対応して、２倍近く高価となる。このように、
高電圧素子としての主要な要素である高抵抗半導体領域
１にエピタキシャル成長層を使用する半導体装置では、
その定格電圧が高くなるほど急速に製造コストが高くな
るという問題を有していた。

第８図は、現在研究例が報告されているIGBTの他の製造
方法の一例である。この方法では、エピタキシャル成長
を使わない。すなわち、第８図（ａ）に示す高抵抗半導
体領域１をウエハ母材として、第８図（ｂ），（ｃ）に
示すように下面側に低抵抗半導体領域７と、高抵抗半導
体領域１とは異なる導電型の半導体領域８とを別々に拡
散して形成している。この下部主面に下面電極９が形成
されると、低抵抗半導体領域７と半導体領域８とは短絡
される形となる。この形はゲート・ターンオフ・サイリ
スタ（GTO）でアノード短絡としてよく知られている構
造である。この形にすれば、軽妙なライフ・タイム制御
ですませたり、ライフ・タイム制御を省略することも可
能であると予想されている。ライフ・タイム制御を行う
と、ON抵抗の増大を必ずもたらすので、上記製法は大き
い利点を有している。しかしながら、この方法の問題点
は、ウエハ母材が薄い（現実的な1000Vクラスの素子で
高抵抗半導体領域１の厚みは100μｍ程度である）こと
で、製造工程中でのウエハ割れと、プエハの反りのため
に、大量生産はむろんのこと試作するだけでも大変に困
難である。このため、低抵抗半導体領域７と半導体領域
８を形成した後で、ポリシリコンを下面に堆積させウエ
ハ厚みを大きくして所要の工程を経た後に、ポリシリコ
ンを除去するといった手段が取られており、製造工程が
複雑化するという問題を有していた。

この発明は、上記従来の問題を解決するためになされた
もので、IGBTのように、耐圧保持用の高抵抗半導体領域
の一方側に主電流制御機能を有する半導体領域が設けら
れるとともに、他方側に低抵抗半導体領域と、上記高抵
抗半導体領域とは反対導電型の半導体領域とがそれぞれ
設けられる電力用半導体装置を、安価でかつ容易に製造
できる半導体装置の製造方法を提供することを目的とす
る。

〔課題を解決するための手段〕

この発明の半導体装置の製造方法は、上記目的を達成す
るために、第１導電型の高抵抗半導体母材を準備する工
程と、前記半導体母材の両主面側の表層部に第１導電型
不純物をそれぞれ拡散して、低抵抗半導体領域を形成す
る工程と、前記半導体母材の一方の主面の全部又は一部
に第２導電型の半導体領域をエピタキシャル成長により
形成する工程と、前記半導体母材の他方の主面側の前記
低抵抗半導体領域が除去されるように前記半導体母材を
ラップオフする工程と、ラップオフされた前記半導体母
材の他方の主面側に主電流制御機能を有する半導体領域
と第１主電極および制御電極を形成するとともに、一方
の主面側に第２主電極を形成する工程とを含む。

〔作用〕

この発明の半導体装置の製造方法によれば、耐圧保持用
の高抵抗半導体領域が半導体母材により形成されるとと
もに、この半導体母材と同一導電型の低抵抗半導体領域
が拡散処理により形成され、半導体母材と反対導電型の
半導体領域がエピタキシャル成長により形成されるた
め、定格電圧が高くなった場合でも半導体母材の厚みを
増すだけでよく、製造コストを低く押えられる。

〔実施例〕

第１図はこの発明の第１の実施例である半導体装置の製
造方法を示し、ここでは高抵抗半導体領域がＮ型である
IGBTの場合を例に挙げて説明する。

まず、第１図（ａ）に示すように、所定の比抵抗を有す
るＮ型の高抵抗半導体母材1aを準備する。この高抵抗半
導体母材1aは、第６図の高抵抗半導体領域１にあたるも
のである。次に、第１図（ｂ）に示すように、高抵抗半
導体母材1aの両主面側の表層部にＮ型の不純物を拡散し
てそれぞれ低抵抗半導体領域７を形成する。その後、半
導体母材1aの下面側を第１図（ｂ）の点線Ｂで示す位置
まで研磨し、第１図（ｃ）に示すようにその下面側にエ
ピタキシャル成長を行いＰ型の半導体領域８を形成す
る。エピタキシャル層の厚みは、次に述べる研磨の後の
ウエハ厚みがウエハ割れが問題とならない程度（４イン
チ・ウエハで200μｍ程度）なるようにしておけばよ
い。次いで第１図（ｃ）に示すように、高抵抗領域１が
所定の厚さになるように上面を点線Ｃの位置まで研磨す
る（第１図（ｄ）参照）。その後の工程は、下面の研磨
工程がない点のみ従来の製造工程と異なるのみである。
完成した半導体装置の断面図は、第６図の従来例と同じ
ような構造となる。

このようにして、形成したＰ型のエピタキシャル層は、
そのままＰ型半導体領域８として使用することができ
る。この場合、比較的電圧の低い素子の場合、高抵抗半
導体領域１が薄いのでウエハ割れを考慮すると数十μｍ
以上の厚みを有するエピタキシャル層が必要となるが、
エピタキシャル層の比抵抗と厚みの制御幅は、従来の方
法のエピタキシャル成長の場合に比べて桁はずれに大き
く取れ、製造コストは大幅に下がる。

また、第１図（ｃ）の下面側のＮ型低抵抗半導体領域７
は、点線Ｂ（第１図（ｂ））で研磨された後の不純物濃
度が低いので、形成したＰ型のエピタキシャル層を不純
物拡散源として熱拡散処理を行い、Ｐ型半導体領域８を
元来Ｎ型であった低抵抗半導体領域７中にも容易に形成
させることができる。この場合、第１図（ｃ）の低抵抗
半導体領域７の厚みを厚くしておくことができるので、
所定のウエハ厚みにするためのエピタキシャル層の厚み
を熱拡散で進む厚みだけ薄くすることができる。

第２図は、この発明の第２の実施例である半導体装置の
製造方法を示す。まず、第２図（ａ）に示すように、所
定の比抵抗を有するＮ型の高抵抗半導体母材1aを準備
し、第２図（ｂ）に示すようにその両主面側の表層部に
Ｎ型の不純物を拡散してそれぞれ低抵抗半導体領域７を
形成する。その後、半導体母材1aの下面側を第２図
（ｂ）の点線Ｂで示す位置まで研磨する。その後、第２
図（ｃ）に示すように、下面側に半導体酸化物からなる
マスク10を形成し、一部に開口を開けた後、Ｐ型のエピ
タキシャル層を形成する。このとき、第２図（ｄ）に示
すように、マスク開口部に連なるエピタキシャル部分は
Ｐ型の単結晶半導体領域８を形成し、マスク10上のエピ
タキシャル部分は多結晶状態の半導体領域11を形成す
る。この後、多結晶状態の半導体領域11を除去する。そ
の除去は、エピタキシャル層が厚い場合には、多結晶と
単結晶のエッチング率の差を利用して下主面全面をエッ
チングすることによっても可能であるが、エッチング用
のマスクを半導体領域８に対応する下主面に形成し、先
に形成したエピタキシャル用のマスク10をエッチング防
止領域としてエッチングする方法が望ましい。

半導体領域11を除去した後はマスク10を除去し、第３図
に示すように半導体領域８の両側に絶縁膜12を形成して
から、下部主面側に下部主電極９を形成する。なお、上
部主面部の加工については第１図で説明した例と同様の
方法が適用できる。第３図は、このようにして作成した
IGBTの断面の一部を示している。図中の絶縁膜12は、IG
BTの動作時に電流が、半導体領域８の中で低抵抗半導体
領域７と下部主電極９との三者の境界部に集中して流
れ、破壊しやすくなることを防止するものである。この
方法において、多結晶状態の半導体領域11の除去を行う
時点は、エピタキシャル成長の直後から、下主面電極を
形成する工程までの適宜な時期が選択しうる。ウエハ厚
みが薄い場合には、この時点を後ろにするほどウエハ割
れに対して有効となる。

第４図は、別の実施例を示したもので、第３図の方法
に、形成したＰ型のエピタキシャル層８を不純物拡散源
として熱拡散処理を行った処理を加えた場合を示してい
る。この場合は、ウエハの厚みに対して第１図で説明し
たものと同様の効果がある。また、このIGBTには、第４
図に示すようにＮ型の高濃度半導体領域13が設けられて
いる。このＮ型半導体領域13は、第２図（ｄ）において
多結晶状態の半導体領域11とマスク10とを除去した後、
Ｎ型の不純物を例えばイオン注入法等により低抵抗半導
体領域７の表層部に導入することにより形成される。こ
のＮ型半導体領域13は、Ｎ型低抵抗半導体領域７が第２
図（ｂ）の点線Ｂで研磨された後不純物濃度が低下する
ので、下部主電極９との接続性を改善するために設けら
れるものである。もちろん、第３図の場合にも、この半
導体領域13を設けることは可能である。

第５図は、選択的に形成したエピタキシャル層の半導体
領域８を研磨することを特徴とした実施例を示したもの
である。具体的には、第２図（ｄ）において、多結晶状
態の半導体領域11とマスク10とを除去した後、低抵抗半
導体領域７よりも低い電気抵抗のＮ型半導体領域13を下
部主面の全面に形成し、その後半導体領域８の一部をＮ
型半導体領域13の一部とともにラップオフする。この研
磨によって、下部主電極９の被覆性を良好にすることが
できる。また、図中に示す半導体領域13は、第４図の場
合と同じ下部主電極９との接続性を良好にする働きをす
るものであるが、第５図に示す方法によると、選択的に
形成するといった手間をかけずに、下主面全面にＮ型不
純物を拡散することができる。

なお、上記第１図ないし第５図において、Ｐ型とＮ型の
極性を反転してもよいことは言うまでもない。

また、上記説明は、もっぱらIGBTについて行ったが、他
のGTO,SIT,サイリスタ等、下主面部に異なる導電性領域
を有する縦型の半導体装置についても同様な効果のある
ことは明らかである。

〔発明の効果〕

この発明の半導体装置の製造方法によれば、耐圧保持用
の高抵抗半導体領域が半導体母材により形成されるとと
もに、この半導体母材と同一導電型の低抵抗半導体領域
が拡散処理により形成され、半導体母材と反対導電型の
半導体領域がエピタキシャル成長により形成されるた
め、定格電圧が高くなった場合でも半導体母材の厚みを
増すだけでよく、エピタキシャル成長量を増す必要がな
いので製造コストが低く抑えられるとともに、ウエハ割
れ等を考慮して下面にポリシリコンの堆積やその除去を
行う必要もなく、製造工程が複雑化することもない。

【図面の簡単な説明】

第１図はこの発明の第１の実施例である半導体装置の製
造方法の各工程を示す断面図、第２図はこの発明の第２
の実施例である半導体装置の製造方法の各工程を示す断
面図、第３図は第２図の方法により作成されたIGBTの要
部断面図、第４図は他の方法により作成されたIGBTの要
部断面図、第５図はさらに他の方法により作成されたIG
BTの要部断面図、第６図は従来のIGBTの要部断面図、第
７図はその製造工程を示す断面図、第８図は従来のIGBT
の他の製造工程を示す断面図である。 図において、1aは高抵抗半導体母材、５は制御電極、６
は上部主電極、７は低抵抗半導体領域、８は半導体領
域、９は下部主電極である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１導電型の高抵抗半導体母材を準備する
   工程と、 前記半導体母材の両主面側の表層部に第１導電型不純物
   をそれぞれ拡散して、低抵抗半導体領域を形成する工程
   と、 前記半導体母材の一方の主面の全部又は一部に第２導電
   型の半導体領域をエピタキシャル成長により形成する工
   程と、 前記半導体母材の他方の主面側の前記低抵抗半導体領域
   が除去されるように前記半導体母材をラップオフする工
   程と、 ラップオフされた前記半導体母材の他方の主面側に主電
   流制御機能を有する半導体領域と第１主電極および制御
   電極を形成するとともに、一方の主面側に第２主電極を
   形成する工程とを含む半導体装置の製造方法。