JPH09181092A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH09181092A
JPH09181092A JP7341190A JP34119095A JPH09181092A JP H09181092 A JPH09181092 A JP H09181092A JP 7341190 A JP7341190 A JP 7341190A JP 34119095 A JP34119095 A JP 34119095A JP H09181092 A JPH09181092 A JP H09181092A
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Masanobu Tsuchiya
政信 土谷
Yoshiaki Baba
嘉朗 馬場
Tadahide Hoshi
忠秀 星
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Toshiba Corp
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract

(57)【要約】 【課題】オン電圧が低く高耐圧なサイリスタを安価に簡
単に実現することができる半導体装置およびその製造方
法を提供する。 【解決手段】ｎ型半導体基板３３の一方の表面上にｎ型
の第１のエピタキシャル成長層３２を形成し、この第１
のエピタキシャル成長層３２上にｐ型の第２のエピタキ
シャル成長層３１を形成し、この第２のエピタキシャル
成長層３１をアノード層として用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、サイリスタ等の高
耐圧の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】サイリスタは、例えば電力用半導体装置
等の高耐圧半導体装置の１つで、例えば図４の（ａ）に
示すように、半導体基板中に形成されたｐ型半導体層１
と、ｎ型半導体層３と、ｐ型半導体領域４と、ｎ型半導
体領域５とにより構成される。ここで、ｐ型半導体層１
はアノード層、ｎ型半導体領域５はカソード層、ｎ型半
導体層３はｎ型ベース層、ｐ型半導体領域４はｐ型ベー
ス層として使用される。
【０００３】また、図４の（ｂ）に示すように、ｐ+ 層
１とｎ- 層３の間にｎ+ 層２を形成し、サイリスタの性
能を向上させることも知られている。すなわち、このｎ
+ 層２により、ｐ+ 層１からｎ- 層３への正孔の注入が
抑制されるため、サイリスタのターンオフ電流を抑制
し、スイッチング速度を向上させることができる。ま
た、サイリスタがオフされた時に、ｐ型半導体層４とｎ
- 層３との接合面からｎ-層３中に空乏層が形成される
が、ｎ+ 層２により、この空乏層の伸びを抑制すること
ができる。これにより、この空乏層がｐ型半導体層１と
接触することを防止して、素子の耐圧を向上させること
ができる。このようなｎ+ 層を一般にバッファ層と呼
ぶ。
【０００４】このようなサイリスタを製造するために、
従来は、エピタキシャル成長法または拡散法により形成
されたｐｎ接合を有する半導体基板を使用している。図
５に、このようなｐｎ接合を有する半導体基板をエピタ
キシャル成長法を用いて製造する方法を示す。図５の
（ａ）に示す方法では、高濃度のｐ型基板１１上に、エ
ピタキシャル成長法を用いて、ｎ型半導体層１３を成長
させてｎ- 層３を形成する。また、図５の（ｂ）に示す
方法では、高濃度のｐ型半導体基板１１上に、エピタキ
シャル成長法を用いて、高濃度のｎ型半導体層１２を形
成し、さらにエピタキシャル成長法を用いて、このｎ型
半導体層１２上に低濃度のｎ型半導体層１３を形成し
て、ｎ+ 層２およびｎ- 層３を形成する。
【０００５】しかし、一般に、エピタキシャル成長技術
では、エピタキシャル成長層の厚さが例えば１５０μｍ
程度以上になると、このエピタキシャル成長層の結晶性
が悪くなる。このため、このような半導体基板を使用し
て半導体装置を製造した場合には、歩留まりが低下して
しまう。したがって、エピタキシャル成長法によりｎ-
層３を形成した場合には、ｎ- 層３の厚さを無制限に厚
くすることができない。図６に、サイリスタの耐圧とｎ
- 層３の厚さの関係を示すが、この図に示すように、一
般に、サイリスタの耐圧を向上させるためには、ｎ- 層
３の厚さを厚くする必要がある。このため、ｎ- 層３の
厚さに限界が生じる従来の製造方法では、サイリスタの
耐圧をある限界値以上に向上させることができないとい
う問題がある。
【０００６】このような問題を解決する半導体基板の製
造方法として、図７に示すように、拡散法を用いること
ができる。すなわち、図７の（ａ）に示す方法では、ｎ
型半導体基板２３の一方の面から拡散法により例えば高
濃度のボロンを拡散させてｐ型拡散層２１を形成する。
このｐ型拡散層２１を図４の（ａ）に示す装置のアノー
ド層として使用し、ｎ型半導体基板２３をｎ型ベース層
として使用する。または、図７の（ｂ）に示す方法で
は、ｎ型半導体基板２３の一方の面から例えば高濃度の
燐を拡散させてｎ型拡散層２２を形成し、さらに高濃度
のボロンを拡散させてｐ型拡散層２１を形成する。ここ
で、ｎ型拡散層２２を図４の（ｂ）に示す装置のバッフ
ァ層として、ｐ型拡散層２１をアノード層として、ｎ型
半導体基板２３をｎ型ベース層として使用する。
【０００７】このように、この方法では、ｎ型半導体基
板２３をｎ型ベース層として使用するため、高耐圧を得
るために必要な十分な厚さを確保することができる。し
かし、上記のような方法では、アノード層として使用さ
れるｐ型拡散層２１を拡散により形成するため、このｐ
型拡散層２１とｎ型半導体基板２３の接合面における濃
度分布またはｐ型拡散層２１とｎ型拡散層２２との間の
接合面における濃度分布がなだらかになってしまう。こ
れにより、キャリアの注入効率が低下し、オン電圧が高
くなるという問題がある。
【０００８】図８は、図５に示した第１の方法または図
７に示した第２の方法により製造された半導体基板を用
いてサイリスタを形成した場合のオン電圧を比較したも
のである。この図に示すように、第２の方法により製造
された半導体基板を用いた場合には、第１の方法により
製造された半導体基板を用いた場合に比べて、オン電圧
が１Ｖ程度高い。
【０００９】
【発明が解決しようとする課題】このように、従来の半
導体装置およびその製造方法では、ｐ型半導体基板上に
エピタキシャル成長法によりｎ型半導体層を形成し、こ
のｎ型半導体層をｎ型ベース層として使用する場合に
は、ｎ型ベース層の厚さを十分に厚くすることができな
いため、高耐圧のサイリスタを実現することが困難であ
った。また、ｎ型半導体基板に拡散法によりｐ型拡散層
を形成し、このｐ型拡散層をアノード層として使用する
場合には、ｎ型半導体基板とｐ型拡散層との接合面にお
ける濃度分布がなだらかになるため、キャリアの注入効
率が低減してオン電圧が高くなるという問題があった。
本発明の目的は、オン電圧が低く高耐圧なサイリスタを
安価に簡単に実現することができる半導体装置およびそ
の製造方法を提供することである。
【００１０】
【課題を解決するための手段】上記課題を解決し目的を
達成するために、本発明による半導体装置は、ｎ型半導
体基板と、このｎ型半導体基板の一方の表面に形成され
たｐ型領域と、このｐ型領域内に形成されたカソード領
域と、ｎ型半導体基板の他方の表面に形成された高不純
物濃度のｎ型の第１のエピタキシャル成長層と、この第
１のエピタキシャル成長層上に形成されたアノード層を
構成している第２のエピタキシャル成長層とを具備して
いることを特徴とする。
【００１１】また、本発明による半導体装置の製造方法
は、ｎ型半導体基板の一方の表面上にｎ型の第１のエピ
タキシャル成長層を形成する工程と、この第１のエピタ
キシャル成長層上にｐ型の第２のエピタキシャル成長層
を形成する工程とを具備し、この第２のエピタキシャル
成長層をアノード層として用いることを特徴とする。
【００１２】また、上記の半導体装置の製造方法におい
て、前記第２のエピタキシャル成長層を形成した後に、
前記半導体基板の裏面を研磨することも可能である。さ
らに、上記の半導体装置の製造方法において、前記第１
のエピタキシャル成長層を、厚さと濃度の積が１０14ｃ
ｍ-2以上１０15ｃｍ-2以下のｎ型半導体層となるように
形成することができる。
【００１３】また、上記の半導体装置の製造方法におい
て、前記第２のエピタキシャル成長層を、濃度が１０18
ｃｍ-3以上のｐ型不純物を含有し、厚さが３μｍ以上の
半導体層となるように形成することが可能である。
【００１４】さらに、上記の半導体装置の製造方法にお
いて、前記第２のエピタキシャル成長層を、濃度が１０
15ｃｍ-3以下の不純物を含有し、厚さが３μｍ以上の半
導体層となるように形成した後に、前記エピタキシャル
成長層の表面より拡散法を用いてｐ型不純物を前記第２
のエピタキシャル成長層に添加し、前記エピタキシャル
成長層の表面におけるｐ型不純物の表面濃度を１０18ｃ
ｍ-3以上とすることも可能である。
【００１５】このように、本発明による半導体装置で
は、ｎ型半導体基板によりベース層を構成することによ
り、ベース層の厚さを十分に厚くすることができるた
め、半導体装置の耐圧を向上することができる。また、
ｎ型半導体基板上に形成されたｎ型の第１のエピタキシ
ャル成長層とこの第１のエピタキシャル成長層上に形成
されたアノード層を構成する第２のエピタキシャル成長
層とを具備するため、アノード層と第１のエピタキシャ
ル成長層との間の接合面における濃度分布を急峻にする
ことができる。これにより、アノード層からベース層へ
の正孔の注入効率が向上する構造となるため、半導体装
置のオン電圧を低減することができる。
【００１６】また、本発明による半導体装置の製造方法
では、ｎ型半導体基板の表面上にｎ型の半導体層とｐ型
の半導体層とをエピタキシャル成長法を用いて形成する
ため、ｎ型半導体層とｐ型半導体層との間の接合面にお
ける濃度分布を急峻にすることができる。また、このｐ
型半導体層をアノード層として用いるため、アノード層
とベース層との接合面における濃度分布を急峻にするこ
とができる。これにより、アノード層からベース層への
正孔の注入効率が向上するため、半導体装置のオン電圧
を低減することが可能となる。また、ｎ型半導体基板を
ｎ型ベース層として使用するため、ｎ型ベース層の厚さ
を大きくすることが可能であるため、半導体装置の耐圧
を向上することができる。さらに、アノード層として必
要な半導体層の厚さはベース層として必要な半導体層の
厚さよりも薄いため、エピタキシャル成長層の厚さを薄
くすることができる。このため、エピタキシャル成長層
の品質を向上し、さらに製造コストを低減することがで
きる。
【００１７】また、上記の半導体装置の製造方法におい
て、ｎ型半導体基板の一方の表面上にアノード層となる
半導体層を形成した後に、ｎ型半導体基板を裏面から研
磨する本発明による半導体装置の製造方法では、研磨に
よりベース層を所望の厚さとすることができるため、半
導体装置の耐圧を向上し、オン電圧を低減することがで
きる。
【００１８】また、上記の特徴に加えて、さらに、第１
のエピタキシャル成長層を厚さと濃度の積が１０14ｃｍ
-2以上１０15ｃｍ-2以下のｎ型半導体層となるように形
成する本発明による半導体装置の製造方法では、この第
１のエピタキシャル成長層によりアノード層からベース
層への正孔の注入を抑制し、半導体装置のターンオフ電
流を低減することができるため、半導体装置のスイッチ
ング速度を向上させることができる。また、サイリスタ
がオフされた時に、ベース層を介してアノード層と反対
側に位置するｐ型半導体層とベース層との間の接合面か
らベース層中に形成される空乏層の伸びを抑制し、この
空乏層がアノード層と接触することを防止して、素子の
耐圧を向上させることができる。
【００１９】また、前述の半導体装置の製造方法におい
て、第２のエピタキシャル成長層を、濃度が１０18ｃｍ
-3以上のｐ型不純物を含有し、厚さが３μｍ以上の半導
体層となるように形成する本発明の半導体装置の製造方
法では、この第２のエピタキシャル成長層をアノード層
として用いるため、アノード層からベース層への正孔の
注入効率を向上させることにより、オン電圧を低減する
ことができる。
【００２０】また、前述の半導体装置の製造方法におい
て、前記第２のエピタキシャル成長層を、濃度が１０15
ｃｍ-3以下の不純物を含有し、厚さが３μｍ以上の半導
体層となるように形成した後に、前記エピタキシャル成
長層の表面より拡散法を用いてｐ型不純物を前記第２の
エピタキシャル成長層に添加し、前記エピタキシャル成
長層の表面におけるｐ型不純物の表面濃度を１０18ｃｍ
-3以上とする本発明による半導体装置の製造方法では、
前述の製造方法と同様に第１および第２の半導体層をエ
ピタキシャル成長法を用いて形成するため、第１の半導
体層と第２の半導体層の間の接合面における濃度分布を
急峻にすることができる。ここでアノード層は拡散法に
より形成されるが、特にアノード層と接合面を形成する
ｎ型の第１の半導体層をエピタキシャル成長法を用いて
形成するため、この接合面における濃度分布を急峻とす
ることができる。また、第２の半導体層は１０15ｃｍ-3
以下の不純物を含有するように低濃度の不純物を含有す
るように形成され、この第２の半導体層に拡散法を用い
てアノード層を形成するため、第２のエピタキシャル成
長層を形成する時に含有される不純物種および１０15ｃ
ｍ-3以下であればその濃度に関係なく、所望の不純物濃
度を含有するアノード層を簡単に形成することができ
る。また、拡散法によりアノード層となる半導体層の表
面の不純物濃度を１０18ｃｍ-3以上とすることにより、
アノード電極とのコンタクト抵抗を低減することができ
る。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施の形態による半導体装置の製造方法を示す断面図であ
る。
【００２２】不純物濃度が例えば４×１０13ｃｍ-3程度
のｎ型半導体基板３３（図１の（ａ））の一方の表面上
に、エピタキシャル成長法を用いて、不純物濃度が例え
ば１×１０18ｃｍ-3程度で厚さが例えば５μｍ程度のｎ
型半導体層３２を形成する（図１の（ｂ））。
【００２３】続けて、このｎ型半導体層３２上に、エピ
タキシャル成長法により、不純物濃度が例えば１×１０
19ｃｍ-3程度で厚さが例えば１５μｍ程度のｐ型半導体
層３１を形成する（図１の（ｃ））。
【００２４】この後、ｎ型半導体基板３３の他方の表面
に、通常の方法により、ｐ型拡散領域４およびｎ型拡散
領域５を形成し、例えば図４の（ｂ）に示すようなｐｎ
ｐｎ構造のサイリスタが完成する。ここで、エピタキシ
ャル成長法により形成されたｐ型半導体層３１をアノー
ド層として、ｎ型半導体層３２をバッファ層として、ｎ
型半導体基板３３をベース層として使用する。
【００２５】また、ｎ型半導体層３２は、前述のよう
に、アノード層からの正孔の注入を抑制し、ｎ- 層３か
らの空乏層の伸びを抑制するために、厚さと濃度の積が
１０14ｃｍ-2以上１０15ｃｍ-2以下であることが望まし
い。さらに、ｐ型半導体層３１は、アノード層からベー
ス層への正孔の注入を向上するために、濃度が１０18ｃ
ｍ-3以上で、厚さが３μｍ以上であることが望ましい。
【００２６】このように、本発明の第１の実施の形態に
より製造された半導体装置では、アノード層として使用
されるｐ型半導体層３１とこれに隣接するｎ型半導体層
３２とをエピタキシャル成長法を用いて形成することが
特徴である。
【００２７】上述のように、ｐ型半導体層３１とｎ型半
導体層３２との厚さの和は、数十μｍで十分である。一
方、前述のように耐圧を向上するために、ｎ- 層３は厚
い方が好ましく、例えば１２００Ｖの耐圧を確保するた
めには１５０μｍ以上の厚さを必要とする。このよう
に、アノード層の厚さはｎ- 層の厚さに比べて薄いた
め、アノード層をエピタキシャル成長法を用いて形成す
る本実施の形態では、ｎ-層３をエピタキシャル成長法
を用いて形成する従来の方法に比べて、エピタキシャル
成長層の厚さを大幅に薄くすることができる。
【００２８】このため、製造コストを低減することがで
きる。また、一般に、エピタキシャル成長層の厚さが厚
くなるほど、エピタキシャル成長層の結晶性が劣化する
ため、厚いエピタキシャル成長層を用いた半導体装置
は、薄いエピタキシャル成長層を用いた半導体装置に比
べて、歩留まりが悪くなる。本実施の形態による方法で
は、エピタキシャル成長層の厚さを薄くすることができ
るため、歩留まりを向上し、低コスト化を図ることがで
きる。
【００２９】さらに、前述のように、結晶性の問題から
エピタキシャル成長層の厚さに制限が生じるため、エピ
タキシャル成長法を用いてｎ- 層を形成した従来の方法
では、高耐圧の半導体装置を形成することが困難であっ
た。しかし、本実施の形態では、ｎ型の半導体基板によ
りｎ- 層を構成するため、ｎ- 層の厚さを十分に厚くす
ることができ、高耐圧の半導体装置を実現することが可
能となる。
【００３０】また、本実施の形態では、エピタキシャル
成長法を用いてｎ型半導体層３２とｐ型半導体層３１と
を形成するため、これらの間の接合面における濃度分布
を急峻にすることができる。このため、ｐ型半導体層３
１からｎ型半導体層３２への正孔の注入効率を向上させ
ることができ、オン電圧を低減することができる。
【００３１】次に、本発明の第２の実施の形態による半
導体装置の製造方法を、図２に示す。前述の第１の実施
の形態と同様に、ｎ型半導体基板上にエピタキシャル成
長法を用いてアノード層となる半導体層を形成するが、
高濃度の不純物を含むアノード層をエピタキシャル成長
法により直接形成する前述の第１の実施の形態と異な
り、本実施の形態では、低濃度のエピタキシャル成長層
を形成した後に、イオン注入等の拡散法によりアノード
層を形成する。
【００３２】まず、前述の第１の実施の形態と同様に、
不純物濃度が例えば４×１０13ｃｍ-3程度のｎ型半導体
基板３３の一方の表面上に、エピタキシャル成長法を用
いて、不純物濃度が例えば１×１０18ｃｍ-3程度で厚さ
が例えば５μｍ程度のｎ型半導体層３２を形成する。
【００３３】さらに、連続してエピタキシャル成長層を
成長させるが、第１の実施の形態と異なり、不純物濃度
が例えば１×１０15ｃｍ-3程度で厚さが例えば１５μｍ
程度のｎ型半導体層３６を形成する（図２の（ａ））。
【００３４】次に、例えばイオン注入法を用いて、ｎ型
半導体層３６の表面側から、例えば加速電圧が７０ｋｅ
Ｖ、ドーズ量が８×１０15ｃｍ-2の条件でボロンを注入
する（図２の（ｂ））。
【００３５】さらに、例えば１２００℃の温度で６時間
の熱処理を行い、例えば１５μｍの深さのｐ型拡散層３
７を形成する（図２の（ｃ））。この後は、前述の第１
の実施の形態と同様に、ｎ型半導体基板３３の他方の表
面に、通常の方法により、ｐ型拡散領域４およびｎ型拡
散領域５を形成し、ｐｎｐｎ構造のサイリスタが完成す
る。
【００３６】なお、上記実施の形態におけるｎ型半導体
層３６の代わりに、ｐ型半導体層３８を形成することも
可能である。このような方法を第３の実施の形態とし
て、図３に示す。
【００３７】前述の第２の実施の形態と同様にして形成
されたｎ型エピタキシャル成長層３２上に、前述の実施
の形態と同様に、連続してエピタキシャル成長層を形成
するが、前述の実施の形態と異なり、不純物濃度が例え
ば１×１０15ｃｍ-3程度で厚さが例えば１５μｍ程度の
ｐ型半導体層３８を形成する（図３の（ａ））。
【００３８】この後は、上記第２の実施の形態と同様に
して、ボロンのイオン注入を行い（図３の（ｂ））、熱
処理によりｐ型拡散層３７を形成する（図３の
（ｂ））。このように、本発明の第２および第３の実施
の形態では、バッファ層となるｎ型半導体層３２をエピ
タキシャル成長法を用いて形成した後に、低濃度のエピ
タキシャル成長層を形成し、拡散法によりアノード層と
なるｐ型拡散層３７を形成することが特徴である。
【００３９】これにより、前述の第１の実施の形態と同
様に、バッファ層となる半導体層とアノード層となる半
導体層とをエピタキシャル成長法を用いて形成するた
め、ベース層をエピタキシャル成長法により形成する従
来の方法に比べて、エピタキシャル成長層の厚さを低減
することができ、低コスト化を図ることができる。
【００４０】また、前述の第１の実施の形態と同様に、
ｎ型半導体基板をベース層として用いるため、十分な厚
さのベース層を形成して、高耐圧な半導体装置を実現す
ることが可能となる。
【００４１】また、バッファ層とアノード層とを共に拡
散法により形成する従来の方法に比べて、本実施の形態
では、バッファ層を所望の濃度を含むエピタキシャル成
長法により形成するため、バッファ層とアノード層との
接合面における濃度分布を急峻にすることができる。こ
のため、前述の第１の実施の形態と同様に、アノード層
からの正孔の注入効率を向上させることができ、オン電
圧を低減することができる。
【００４２】また、低濃度に形成された半導体層３６ま
たは３８に拡散法を用いて不純物を添加することにより
アノード層を形成するため、エピタキシャル成長層とし
て、前述の第２の実施の形態に示すようにｎ型半導体層
３６を形成することも、前述の第３の実施の形態に示す
ようにｐ型半導体層３８を形成することも可能である。
【００４３】一般に、エピタキシャル成長層内に他の導
電型の不純物が混入することを防止するために、ｎ型の
エピタキシャル成長層を形成する装置とｐ型のエピタキ
シャル成長層を形成する装置とは別の装置が使用され
る。このため、前述の第１の実施の形態のように、ｎ型
半導体層３２上にｐ型半導体層３１をエピタキシャル成
長させる方法では、ｎ型半導体層３２をエピタキシャル
成長させた後にｎ型用のエピタキシャル成長装置から半
導体基板を取りだし、ｐ型用のエピタキシャル成長装置
に設置する必要がある。このようにすると、ｎ型半導体
層３２とｐ型半導体層３１との間に汚染物が混入する可
能性が生じる。また、これを防止するために、汚染物を
除去するための処理を追加する必要がある。
【００４４】これに対して、第２の実施の形態のよう
に、ｎ型半導体層３２上に同導電型のｎ型半導体層３６
を形成する場合には、同一の装置内において、添加する
不純物の濃度を変更することにより、簡単に製造するこ
とができる。
【００４５】また、エピタキシャル成長時の半導体層３
６または３８の濃度が、例えば１×１０15ｃｍ-3以下で
あれば、その濃度に関係なく、拡散法を用いて所望の不
純物濃度を有するアノード層を簡単に形成することがで
きる。
【００４６】なお、前述の第１乃至第３の実施の形態に
おいて、所望の厚さのベース層を形成するために、エピ
タキシャル成長層を形成した後に、半導体基板の裏面側
を研磨して、所望の厚さのベース層を形成することも可
能である。このようにすることにより、十分な耐圧を確
保し、オン抵抗を低減することができる最適な厚さを有
するベース層を形成することができる。
【００４７】また、前述の第１乃至第３の実施の形態の
いずれの方法においても、エピタキシャル成長は同一の
装置内で連続して行うことが望ましい。前述のように、
導電型により異なるエピタキシャル成長装置を使用する
ことが一般的であるが、同一の装置内において、添加さ
れる不純物とその濃度を変化させて連続して半導体層を
形成することにより、汚染の可能性を低減し、処理等の
工程を省くことができる。このようにして、オン電圧が
低く高耐圧なサイリスタを実現することができる品質の
良い半導体基板を安価に提供することができる。
【００４８】表１に、従来の第１および第２の方法によ
り製造された半導体基板を使用した場合と、本発明の第
１の実施の形態による方法を用いて製造された半導体基
板を使用した場合の、サイリスタの耐圧とオン電圧を比
較した結果を示す。
【００４９】
【表１】
【００５０】この表に示すように、本発明による半導体
装置の製造方法を用いたサイリスタは、２０００Ｖ以上
の耐圧を有し、２Ｖのオン電圧を達成することができ
る。このように、従来の製造方法では同時に達成するこ
とのできなかった耐圧の向上とオン電圧の低下を、本発
明の製造方法により同時に達成することができる。
【００５１】
【発明の効果】本発明による半導体装置の製造方法で
は、オン電圧が低く高耐圧なサイリスタを実現すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図。
【図２】本発明の第２の実施の形態による半導体装置の
製造方法を示す断面図。
【図３】本発明の第３の実施の形態による半導体装置の
製造方法を示す断面図。
【図４】従来のサイリスタの構造を示す断面図。
【図５】従来の半導体装置の製造方法を示す断面図。
【図６】素子耐圧とエピタキシャル成長層の厚さとの関
係を示す図。
【図７】従来の半導体装置の製造方法を示す断面図。
【図８】従来の製造方法により製造された半導体基板を
使用して形成された半導体装置のオン電圧を示す図。
【符号の説明】
１、２１、３１，３７…ｐ+ アノード層、２、１２、２
２、３２…ｎ+ バッファ層、３、１３…ｎ- ベース層、
４…ｐ型ベース層、５…ｎ+ カソード層、２３、３３…
ｎ型半導体基板、３６…ｎ- 層，３８…ｐ- 層。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ｎ型半導体基板と、このｎ型半導体基板
    の一方の表面に形成されたｐ型領域と、このｐ型領域内
    に形成されたカソード領域と、ｎ型半導体基板の他方の
    表面に形成された高不純物濃度のｎ型の第１のエピタキ
    シャル成長層と、この第１のエピタキシャル成長層上に
    形成されたアノード層を構成している第２のエピタキシ
    ャル成長層とを具備していることを特徴とする半導体装
    置。
  2. 【請求項２】 ｎ型半導体基板の一方の表面上にｎ型の
    第１のエピタキシャル成長層を形成する工程と、この第
    １のエピタキシャル成長層上にｐ型の第２のエピタキシ
    ャル成長層を形成する工程とを具備し、この第２のエピ
    タキシャル成長層をアノード層として用いることを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】 前記第２のエピタキシャル成長層を形成
    した後に、前記半導体基板の裏面を研磨する請求項２記
    載の半導体装置の製造方法。
  4. 【請求項４】 前記第１のエピタキシャル成長層を、厚
    さと濃度の積が１０14ｃｍ-2以上１０15ｃｍ-2以下のｎ
    型半導体層となるように形成する請求項２または３記載
    の半導体装置の製造方法。
  5. 【請求項５】 前記第２のエピタキシャル成長層を、濃
    度が１０18ｃｍ-3以上のｐ型不純物を含有し、厚さが３
    μｍ以上の半導体層となるように形成する請求項２乃至
    ４記載の半導体装置の製造方法。
  6. 【請求項６】 前記第２のエピタキシャル成長層を、濃
    度が１０15ｃｍ-3以下の不純物を含有し、厚さが３μｍ
    以上の半導体層となるように形成した後に、前記エピタ
    キシャル成長層の表面より拡散法を用いてｐ型不純物を
    前記第２のエピタキシャル成長層に添加し、前記エピタ
    キシャル成長層の表面におけるｐ型不純物の表面濃度を
    １０18ｃｍ-3以上とする請求項２乃至５記載の半導体装
    置の製造方法。
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