JPH07263669A

JPH07263669A - 半導体装置及びその製造方法

Info

Publication number: JPH07263669A
Application number: JP5615594A
Authority: JP
Inventors: Masashi Kuwabara; 正志桑原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-03-25
Filing date: 1994-03-25
Publication date: 1995-10-13

Abstract

(57)【要約】【目的】この発明は、オン電圧とターンオフ時間のば
らつきが改善され、量産性に優れたアノード短絡構造を
有する半導体装置及びその製造方法を提供することを目
的とする。【構成】この発明は、ドレイン領域となるＮ型の半導
体基板１の一方の主面側に、Ｐ型ベース領域２と、Ｎ型
ソース領域３と、ゲート電極７と、ソース電極９が形成
され、半導体基板１の他方の主面側に、Ｐ型アノード領
域４が形成され、このアノード領域４を完全に分離する
ように溝状に除去し、その溝を埋め込むようにＮ型のシ
ョート領域５が形成されアノード短絡構造を形成してな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アノード短絡構造を
有する電力用の半導体装置及びその製造方法に関し、特
にオン電圧とスイッチング時間の制御性を改善した半導
体装置及びその製造方法に関する。

【０００２】

【従来の技術】アノード短絡構造を有する電力用の半導
体装置としては、ＧＴＯ（ゲート・ターン・オフ）サイ
リスタ、ＭＣＴ（モス・コントロールド・サイリス
タ）、ＥＳＴ（エミッタ・スイッチド・サイリスタ）、
ＩＧＢＴ（インシュレイテッド・ゲート・バイポーラ・
トランジスタ）等が挙げられる。これらの半導体装置は
大電流化、高耐圧化が容易なため、最近特性の向上とと
もに実用化が活発になってきている。

【０００３】従来、このような半導体装置において、オ
ン電圧とターンオフ時間とのトレードオフの改善のため
にアノード短絡構造が採用されてきた。

【０００４】従来のアノード短絡型のＮチャネルＩＧＢ
Ｔの断面図を図１０に示す。

【０００５】同図において、アノード短絡型のＮチャネ
ルＩＧＢＴは、Ｎ型ドレイン領域となる半導体基板１０
１、Ｐ型ベース領域１０２、Ｎ型ソース領域１０３、Ｐ
型アノード領域１０４、Ｎ型短絡ドレイン領域１０５を
備え、Ｎ型短絡ドレイン領域１０５は基板１０１の第２
主面でアノード電極１０６によってＰ型アノード領域１
０４と短絡されている。基板１０１の第１主面側には、
Ｎ型ソース領域１０３とＮ型短絡ドレイン領域１０５に
跨るようにして絶縁膜を介したゲート電極１０７及びそ
の上部のゲート電極配線１０８と、Ｐ型ベース領域１０
２とＮ型ソース領域１０３を短絡するソース電極１０９
が形成されている。

【０００６】このようなアノード短絡構造のＩＧＢＴ
は、Ｎ型ドレイン領域１０１の内のキャリアライフタイ
ムを短くしなくても、ターンオフ時間の短い素子が得ら
れるという特徴を有している。このような構造におい
て、ターンオフ時間が短くなる理由は、ターンオフ時に
Ｎ型ドレイン領域１０１中に蓄積された残留キャリア
が、Ｎ型短絡領域１０５を通ってアノード電極１０６か
ら引き出されるため、Ｐ型アノード領域１０４からの再
注入キャリアが発生しないためである。

【０００７】また、このような構造では、Ｎ型ドレイン
領域１０１のキャリアライフタイムが長いため、注入さ
れたキャリアがＮ型ドレイン領域１０１上部まで効率よ
く伝導度変調に寄与するため、オン電圧も低くなるとい
う特徴を有している。

【０００８】したがって、アノード短絡型ＩＧＢＴで
は、上述したように低オン電圧と高速ターンオフ特性を
兼ね備えることが可能である。

【０００９】このようなアノード短絡構造として従来よ
り一般的に使用されている構造では、Ｎチャネル型を一
例として説明すると、Ｎ型半導体基板の片面に選択的に
Ｐ型アノード領域が不純物拡散によって形成され、Ｐ型
アノード領域の間隔と深さ及びＮ型半導体基板（ドレイ
ン領域）の比抵抗値によりシャント抵抗の抵抗値が設定
される。このため、シャント抵抗値は、耐圧系の違いに
よる半導体基板の比抵抗の違い、アノード不純物拡散の
ばらつき等の影響を受けてしまう。

【００１０】次に、このシャント抵抗値のばらつきが特
性に与える影響を説明する。

【００１１】通常のＩＧＢＴは、ＶＤＳが約０．６Ｖで
アノード・ドレイン間のＰ−Ｎ接合が順バイアスされ、
アノードからのホールの注入がはじまり急激にインピー
ダンスが低下し、電流が立ち上がる。

【００１２】これに対して、アノード短絡型では、短絡
部のドレイン領域に形成されたシャント抵抗を電流が流
れることによって生じる電圧降下によりアノード・ドレ
イン間のＰ−Ｎ接合が順バイアスされるため、短絡部の
シャント抵抗の値によって順バイアスされるまでの電圧
が変化し、これがオン電圧のばらつきを引き起こしてし
まうことになる。さらに、これと同時に、このシャント
抵抗のばらつきはキャリアの引き抜き速度にも影響する
ため、ターンオフ時間もばらついてしまうことになる。

【００１３】

【発明が解決しようとする課題】以上説明したように、
従来のアノード短絡構造のＩＧＢＴにおいては、アノー
ド領域が短絡される構造を採用しているため、アノード
・ドレイン間のＰ−Ｎ接合が順バイアスされるまでの電
圧は、半導体基板の比抵抗やアノード不純物拡散のばら
つき等に影響されるシヤント抵抗値に依存する。このた
め、オン電圧のばらつきを招いていた。さらに、シャン
ト抵抗値のばらつきによりターンオフ時間もばらついて
いた。

【００１４】したがって、これらのことから、歩留まり
が低下して量産効率も低下し、価格も上昇するといった
不具合を招いていた。

【００１５】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、オン電圧とタ
ーンオフ時間のばらつきが改善され、量産性に優れたア
ノード短絡構造を有する半導体装置及びその製造方法を
提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、第１導電型のドレイン領域
となる半導体基板の一方の主面側に、第２導電型のベー
ス領域が選択的に形成され、該ベース領域に第１導電型
のソース領域が選択的に形成され、異なるベース領域に
形成されたソース領域間のドレイン領域上にゲート電極
が形成され、同一のベース領域に形成されたソース領域
間のベース領域上にソース電極が形成され、半導体基板
の他方の主面側に、第２導電型のアノード領域が選択的
に形成され、アノード領域がアノード電極を介してドレ
イン領域と短絡される部分に第１導電型の半導体層が形
成され、該半導体層によってアノード領域が分離されて
アノード短絡構造が形成されてなる。

【００１７】請求項２記載の発明は、第１導電型のドレ
イン領域となる半導体基板の一方の主面側に、第２導電
型のベース領域が形成され、該ベース領域に第１導電型
のソース領域が選択的に形成され、ソース領域間のベー
ス領域上にゲート電極が形成され、ソース領域上にソー
ス電極が形成され、半導体基板の他方の主面側に、第２
導電型のアノード領域が選択的に形成され、アノード領
域がアノード電極を介してドレイン領域と短絡される部
分に第１導電型の半導体層が形成され、該半導体層によ
ってアノード領域が分離されてアノード短絡構造が形成
されてなる。

【００１８】請求項３記載の発明は、第１導電型のドレ
イン領域となる半導体基板の一方の主面側に、第２導電
型の第１のベース領域が選択的に形成され、該第１のベ
ース領域中に第２のベース領域が選択的に形成され、該
第２のベース領域に第１導電型のソース領域が選択的に
形成され、異なる第２のベース領域に形成されたソース
領域間のドレイン領域上又は第１のベース領域上にゲー
ト電極が形成され、同一の第２のベース領域に形成され
たソース領域間の第２のベース領域上にソース電極が形
成され、半導体基板の他方の主面側に、第２導電型のア
ノード領域が選択的に形成され、アノード領域がアノー
ド電極を介してドレイン領域と短絡される部分に第１導
電型の半導体層が形成され、該半導体層によってアノー
ド領域が分離されてアノード短絡構造が形成されてな
る。

【００１９】請求項４記載の発明は、第１導電型のドレ
イン領域となる半導体基板の一方の主面側に、第２導電
型のベース領域が形成され、該ベース領域に第１導電型
のソース領域が選択的に形成され、ソース領域間のベー
ス領域上にゲート電極又はソース電極が形成され、半導
体基板の他方の主面側に、第２導電型のアノード領域が
選択的に形成され、アノード領域がアノード電極を介し
てドレイン領域と短絡される部分に第１導電型の半導体
層が形成され、該半導体層によってアノード領域が分離
されてアノード短絡構造が形成されてなる。

【００２０】請求項５記載の発明は、第１導電型のドレ
イン領域となる半導体基板の一方の主面に、第２導電型
のアノード領域を形成し、アノード領域を選択的に溝状
に半導体基板に達するまで除去し、溝状に除去した領域
に第１導電型の半導体層を形成した後アノード領域と半
導体層の表面を平坦化して露出させ、半導体基板の他方
の主面に、ドレイン領域上にゲート絶縁膜を介してゲー
ト電極を形成し、ゲート電極をマスクにして不純物を注
入拡散して第２導電型のベース領域を選択的に形成し、
ゲート電極及び絶縁膜をマスクにしてベース領域に不純
物を注入拡散してソース領域を形成し、半導体基板の一
方の主面にソース電極を選択的に形成し、アノード領域
上にアノード電極を形成してなる。

【００２１】請求項６記載の発明は、第１導電型のドレ
イン領域となる半導体基板の一方の主面に、第２導電型
のアノード領域を形成し、半導体基板の他方の主面に、
ゲート絶縁膜を介してゲート電極を形成し、ゲート電極
をマスクにして不純物を注入拡散して第２導電型のベー
ス領域を選択的に形成し、ゲート電極及び絶縁膜をマス
クにしてベース領域に不純物を注入拡散してソース領域
を形成し、半導体基板の一方の主面に、アノード領域を
選択的に溝状に半導体基板に達するまで除去し、溝状に
除去した領域に第１導電型の半導体層を形成した後アノ
ード領域と半導体層の表面を平坦化して露出させ、半導
体基板の他方の主面にソース電極を選択的に形成し、ア
ノード領域上にアノード電極を形成してなる。

【００２２】

【作用】上記構成において、この発明は、アノード領域
がアノード電極を介してドレイン領域と短絡される部分
に形成された第１導電型の半導体層によってアノード領
域を分離してアノード短絡構造を形成するようにしてい
る。

【００２３】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。

【００２４】図１は請求項１記載の発明に係わるアノー
ド短絡構造を有する半導体装置の一実施例のＮチャネル
型ＩＧＢＴの断面構造を示す図である。

【００２５】図１において、ドレイン領域となるＮ型の
半導体基板１の一方の主面側には、図１０に示す従来の
構造と同様に、Ｐ型ベース領域２と、Ｎ型ソース領域３
と、半導体基板１上に絶縁膜を介したゲート電極７及び
その上部のゲート電極配線８と、Ｐ型ベース領域２とＮ
型ソース領域３を短絡するソース電極９が形成されてい
る。

【００２６】一方、半導体基板１の他方の主面側には、
この発明の特徴となる構造が形成されている。すなわ
ち、半導体基板１の他方の主面側には、数μｍ程度の厚
さのＰ型アノード領域４が形成され、このアノード領域
４を完全に分離するように溝状に除去し、その溝を埋め
込むようにＮ型のショート領域５が形成されてなるアノ
ード短絡構造が形成されている。

【００２７】次に、請求項５記載の発明の一実施例とな
る、上記実施例の構造を得るための製造方法を図２及び
図３を参照して説明する。

【００２８】まず、リン等の不純物をドーピングしたＮ
型の半導体基板１の一方の主面に（図２（ａ））、１０
¹⁸〜１０²⁰atoms/cm³程度のボロン等の不純物をドーピ
ングしたＰ型アノード領域４を気相成長法により数μｍ
程度の厚さに堆積形成する（図２（ｂ））。

【００２９】次に、アノード領域４をＲＩＥ等により選
択的に溝状に基板１に達するまで除去する（図２
（ｃ））。

【００３０】次に、溝状に除去した領域にリン等の不純
物をドーピングしたＮ型の半導体層からなるショート領
域５を気相成長法により形成する（図２（ｄ））。

【００３１】次に、アノード領域４とショート領域５が
露出するように研磨して、Ｎ型ドレイン領域１の厚さを
調整するために、Ｎ型ドレイン領域１側の主面より基板
１を鏡面研磨する（図３（ｅ））。

【００３２】次に、Ｎ型ドレイン領域１上の全面に酸化
膜を形成し、この酸化膜上にポリシリコン層を形成す
る。その後、これらのポリシリコン層、酸化膜をパター
ニングして、ゲート酸化膜、ゲート電極７を形成し、こ
のゲート電極７をマスクにして、ボロン等の不純物をイ
オン注入法により注入し、拡散することによってＰ型ベ
ース領域２を選択的に形成する。さらに、Ｐ型ベース領
域２内にゲート電極７及び選択的に形成した絶縁膜をマ
スクにして、砒素、リン等の不純物をイオン注入法によ
って注入して拡散し、Ｎ型ソース領域３を形成する（図
３（ｆ））。

【００３３】次に、全面に絶縁膜を形成した後、ベース
領域２、ソース領域３、ゲート電極７上の絶縁膜を選択
的に除去し、Ａｌ等の金属を全面に蒸着、スパッタ等に
より形成し、パターニングしてゲート配線電極８、ソー
ス電極９を形成する（図３（ｇ））。

【００３４】最後に、アノード領域４側の絶縁膜を除去
し、金等の金属を蒸着し、スパッタ等によりアノード電
極６を形成する。この後、所定の大きさに分離して、チ
ップが完成する（図３（ｈ））。

【００３５】次に、請求項６記載の発明の一実施例とな
る、上記実施例の構造を得るための他の製造方法を図４
及び図５を参照して説明する。

【００３６】まず、リン等の不純物をドーピングしたＮ
型の半導体基板１の一方の主面に（図４（ａ））、１０
¹⁸〜１０²⁰atoms/cm³のボロン等の不純物をドーピング
したＰ型のアノード領域４を気相成長法により数μｍ程
度の厚さに堆積する（図４（ｂ））。

【００３７】次に，Ｎ型のドレイン領域１の厚さを調整
するために、Ｎ型のドレイン領域１側の主面より鏡面研
磨する。その後、Ｎ型のドレイン領域１上全面に酸化膜
を形成し、この酸化膜上にポリシリコン層を形成する。
これらの酸化膜、ポリシリコン層をパターニングして、
ゲート酸化膜、ゲート電極７を形成し、このゲート電極
７をマスクにして、ボロン等の不純物をイオン注入法に
て注入して拡散し、Ｐ型のベース領域２を選択的に形成
する。さらに、Ｐ型のベース領域２内にゲート電極７及
び選択的に形成した絶縁膜をマスクにして、砒素、リン
等の不純物をイオン注入法によって注入して拡散し、Ｎ
型ソース領域を形成する（図４（ｃ））。

【００３８】次に、全面に絶縁膜を形成した後、Ｐ型の
アノード領域４の絶縁膜を選択的に除去し、ＲＩＥ等に
よってＰ型アノード領域４を溝状にＮ型のドレイン領域
１に達するまで除去する（図４（ｄ））。

【００３９】次に、砒素、リン等の不純物をドーピング
したポリシリコンをＣＶＤ等で埋め込みショート領域５
を形成する（図５（ｅ））。

【００４０】次に、ＣＤＥ等で平坦化し、アノード領域
４とショート領域５を露出させる（図５（ｅ））。

【００４１】次に、ベース領域２、ソース領域３、ゲー
ト電極７上の絶縁膜を選択的に除去し、Ａｌ等の金属を
全面に蒸着、スパッタ等により形成した後、パターニン
グしてゲート配線電極８、ソース配線電極９を形成する
（図５（ｆ））。

【００４２】最後に，アノード領域４側に、金等の金属
を蒸着、スパッタ等により形成し、アノード電極６を形
成する。この後、所定の大きさにセパレーションし、チ
ップが完成する（図５（ｇ））。

【００４３】なお、図２〜図５に示す実施例において、
Ｐ型アノード領域４はボロン等の不純物を基板１の一方
の主面から拡散法を用いて形成するようにしてもよい。
また、埋め込まれたドレイン領域１のアノード電極６に
接する部分に高濃度層を形成するようにしてもよい。

【００４４】上述した実施例においては、アノード領域
４を基板１の全面に形成した後、ＲＩＥ等によってほぼ
均等な幅で溝状に除去した箇所にショート領域５を気相
成長法又はＣＶＤ法によって形成するため、従来のよう
に選択的にアノード領域を拡散法によって形成する方法
に比べて、ショート領域５のシャント抵抗値のばらつき
を少なくすることができる。

【００４５】これによって、図６に示すようにオン電
圧、ターンオフ時間のばらつきが従来に比べて少ないア
ノード短絡型のＩＧＢＴを得ることができる。さらに、
ショート領域５をドレイン領域１とは別に形成するた
め、ドレイン領域１の比抵抗の影響を受けなくなり、耐
圧系に関係なくショート領域５の設計を一定にすること
ができる。この結果、製造歩留まりが向上して生産効率
が高められ、製造コストを低下させることができる。

【００４６】図７は請求項２記載の発明に係わるアノー
ド短絡構造を有する半導体装置の一実施例の断面構造を
示す図である。

【００４７】図７に示す実施例の特徴とするところは、
同図に示すように、図１に示す実施例に比べて、Ｐ型の
ベース領域２を基板１の一方の主面側に連続して形成
し、Ｎ型のソース領域３にそれぞれ対応してソース電極
９を形成するようにしたことにある。このよな実施例に
おいては、図１に示す実施例と同様な効果が得られるＧ
ＴＯサイリスタを構成することができる。

【００４８】図８は請求項３記載の発明に係わるアノー
ド短絡構造を有する半導体装置の一実施例の断面構造を
示す図である。

【００４９】図８に示す実施例の特徴とするところは、
同図に示すように、図１に示す実施例に比べて、Ｐ型の
ベース領域２を２重化して形成したことにある。このよ
な実施例においては、図１に示す実施例と同様な効果が
得られるＭＣＴを構成することができる。

【００５０】図９は請求項４記載の発明に係わるアノー
ド短絡構造を有する半導体装置の一実施例の断面構造を
示す図である。

【００５１】図９に示す実施例の特徴とするところは、
同図に示すように、図１に示す実施例に比べて、Ｐ型の
ベース領域２を基板１の一方の主面側に連続して形成し
たことにある。このよな実施例においては、図１に示す
実施例と同様な効果が得られるＥＳＴを構成することが
できる。

【００５２】なお、上記実施例ではＮチャネル型のアノ
ード短絡構造を有する半導体装置について説明したが、
導電型を逆にすることで、Ｐチャネル型にも勿論適用す
ることができる。

【００５３】

【発明の効果】以上説明したように、この発明によれ
ば、アノード領域がアノード電極を介してドレイン領域
と短絡される部分に第１導電型の半導体層を形成し、該
半導体層によってアノード領域が分離されてアノード短
絡構造を形成するようにしたので、アノード短絡部分で
のシャント抵抗のばらつきを少なくすることが可能とな
る。

【００５４】これにより、オン電圧とターンオフ時間の
ばらつきの少なく、歩留まりが高く生産性に優れた例え
ばＩＧＢＴ、ＧＴＯサイリスタ、ＭＣＴ又はＥＳＴのア
ノード短絡構造の半導体装置及びその製造方法を提供す
ることができる。

【図面の簡単な説明】

【図１】請求項１記載の発明の一実施例に係わる半導体
装置の断面構造を示す図である。

【図２】請求項５記載の発明の一実施例に係わる半導体
装置の製造方法の工程断面を示す図である。

【図３】請求項５記載の発明の一実施例に係わる半導体
装置の製造方法の工程断面を示す図である。

【図４】請求項６記載の発明の一実施例に係わる半導体
装置の製造方法の工程断面を示す図である。

【図５】請求項６記載の発明の一実施例に係わる半導体
装置の製造方法の工程断面を示す図である。

【図６】図１に示す実施例と従来例のオン電圧とターン
オフ時間の分布特性を示す図である。

【図７】請求項２記載の発明の一実施例に係わる半導体
装置の断面構造を示す図である。

【図８】請求項３記載の発明の一実施例に係わる半導体
装置の断面構造を示す図である。

【図９】請求項４記載の発明の一実施例に係わる半導体
装置の断面構造を示す図である。

【図１０】従来のアノード短絡型のＩＧＢＴの断面構造
を示す図である。

【符号の説明】

１，１０１Ｎ型の半導体基板（ドレイン領域）２，１０２Ｐ型のベース領域３，１０２Ｎ型のソース領域４，１０４Ｐ型のアノード領域５，１０５Ｎ型のショート領域６，１０６アノード電極７，１０７ゲート電極８，１０８ゲート配線電極９，１０９ソース（カソード）電極

Claims

【特許請求の範囲】

【請求項１】第１導電型のドレイン領域となる半導体
基板の一方の主面側に、第２導電型のベース領域が選択
的に形成され、該ベース領域に第１導電型のソース領域
が選択的に形成され、異なるベース領域に形成されたソ
ース領域間のドレイン領域上にゲート電極が形成され、
同一のベース領域に形成されたソース領域間のベース領
域上にソース電極が形成され、半導体基板の他方の主面
側に、第２導電型のアノード領域が選択的に形成され、
アノード領域がアノード電極を介してドレイン領域と短
絡される部分に第１導電型の半導体層が形成され、該半
導体層によってアノード領域が分離されてアノード短絡
構造が形成されてなることを特徴とする半導体装置。
【請求項２】第１導電型のドレイン領域となる半導体
基板の一方の主面側に、第２導電型のベース領域が形成
され、該ベース領域に第１導電型のソース領域が選択的
に形成され、ソース領域間のベース領域上にゲート電極
が形成され、ソース領域上にソース電極が形成され、半
導体基板の他方の主面側に、第２導電型のアノード領域
が選択的に形成され、アノード領域がアノード電極を介
してドレイン領域と短絡される部分に第１導電型の半導
体層が形成され、該半導体層によってアノード領域が分
離されてアノード短絡構造がを形成されてなることを特
徴とする半導体装置。
【請求項３】第１導電型のドレイン領域となる半導体
基板の一方の主面側に、第２導電型の第１のベース領域
が選択的に形成され、該第１のベース領域中に第２のベ
ース領域が選択的に形成され、該第２のベース領域に第
１導電型のソース領域が選択的に形成され、異なる第２
のベース領域に形成されたソース領域間のドレイン領域
上又は第１のベース領域上にゲート電極が形成され、同
一の第２のベース領域に形成されたソース領域間の第２
のベース領域上にソース電極が形成され、半導体基板の
他方の主面側に、第２導電型のアノード領域が選択的に
形成され、アノード領域がアノード電極を介してドレイ
ン領域と短絡される部分に第１導電型の半導体層が形成
され、該半導体層によってアノード領域が分離されてア
ノード短絡構造が形成されてなることを特徴とする半導
体装置。
【請求項４】第１導電型のドレイン領域となる半導体
基板の一方の主面側に、第２導電型のベース領域が形成
され、該ベース領域に第１導電型のソース領域が選択的
に形成され、ソース領域間のベース領域上にゲート電極
又はソース電極が形成され、半導体基板の他方の主面側
に、第２導電型のアノード領域が選択的に形成され、ア
ノード領域がアノード電極を介してドレイン領域と短絡
される部分に第１導電型の半導体層が形成され、該半導
体層によってアノード領域が分離されてアノード短絡構
造が形成されてなることを特徴とする半導体装置。
【請求項５】第１導電型のドレイン領域となる半導体
基板の一方の主面に、第２導電型のアノード領域を形成
し、アノード領域を選択的に溝状に半導体基板に達する
まで除去し、溝状に除去した領域に第１導電型の半導体
層を形成した後アノード領域と半導体層の表面を平坦化
して露出させ、半導体基板の他方の主面に、ドレイン領
域上にゲート絶縁膜を介してゲート電極を形成し、ゲー
ト電極をマスクにして不純物を注入拡散して第２導電型
のベース領域を選択的に形成し、ゲート電極及び絶縁膜
をマスクにしてベース領域に不純物を注入拡散してソー
ス領域を形成し、半導体基板の一方の主面にソース電極
を選択的に形成し、アノード領域上にアノード電極を形
成してなることを特徴とする半導体装置の製造方法。
【請求項６】第１導電型のドレイン領域となる半導体
基板の一方の主面に、第２導電型のアノード領域を形成
し、半導体基板の他方の主面に、ゲート絶縁膜を介して
ゲート電極を形成し、ゲート電極をマスクにして不純物
を注入拡散して第２導電型のベース領域を選択的に形成
し、ゲート電極及び絶縁膜をマスクにしてベース領域に
不純物を注入拡散してソース領域を形成し、半導体基板
の一方の主面に、アノード領域を選択的に溝状に半導体
基板に達するまで除去し、溝状に除去した領域に第１導
電型の半導体層を形成した後アノード領域と半導体層の
表面を平坦化して露出させ、半導体基板の他方の主面に
ソース電極を選択的に形成し、アノード領域上にアノー
ド電極を形成してなることを特徴とする半導体装置の製
造方法。