JP2001308327A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】
【課題】 トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並
みの低い状態のままで、スイッチング損失も低くし、ト
ータルの発生損失を低減した絶縁ゲート型半導体装置を
提供する。 【解決手段】 シリコン基板１と、その上の低不純物濃
度のＮ型ドリフト層２と、その上のＮ型ドリフト層２よ
りも高い不純物濃度のＰ型ベース領域３と、その表面の
ｎ+ソース領域４と、その表面からＰ型ベース領域３を
貫通しＮ型ドリフト層２に達する溝と、溝の内側に配設
されたゲート酸化膜５と、ゲート酸化膜５を介して溝内
に配設されたゲート電極６と、Ｐ型ベース領域３とｎ+
ソース領域４の表面に配設されたエミッタ電極８と、シ
リコン基盤１の他面に配設されたコレクタ電極９とを備
え、Ｐ型ベース領域３およびｎ+ソース領域４がエミッ
タ電極８に接する部分のＰ型ベース領域のトレンチ溝に
はさまれた部分の長さがそれ以外のＰ型ベース領域の長
さに対する比が、１：２〜１：７である。
みの低い状態のままで、スイッチング損失も低くし、ト
ータルの発生損失を低減した絶縁ゲート型半導体装置を
提供する。 【解決手段】 シリコン基板１と、その上の低不純物濃
度のＮ型ドリフト層２と、その上のＮ型ドリフト層２よ
りも高い不純物濃度のＰ型ベース領域３と、その表面の
ｎ+ソース領域４と、その表面からＰ型ベース領域３を
貫通しＮ型ドリフト層２に達する溝と、溝の内側に配設
されたゲート酸化膜５と、ゲート酸化膜５を介して溝内
に配設されたゲート電極６と、Ｐ型ベース領域３とｎ+
ソース領域４の表面に配設されたエミッタ電極８と、シ
リコン基盤１の他面に配設されたコレクタ電極９とを備
え、Ｐ型ベース領域３およびｎ+ソース領域４がエミッ
タ電極８に接する部分のＰ型ベース領域のトレンチ溝に
はさまれた部分の長さがそれ以外のＰ型ベース領域の長
さに対する比が、１：２〜１：７である。
Description
【０００１】
【発明の属する技術分野】この発明は、ＩＧＢＴなどの
絶縁ゲート型半導体装置に関するものである。
絶縁ゲート型半導体装置に関するものである。
【０００２】
【従来の技術】電力変換装置の低消費電力化が進む中
で、その装置の中で中心的な役割を果たすパワーデバイ
スへの低消費電力化に対する期待は大きく、その中でも
伝導度変調効果により、低オン電圧が達成でき、ゲート
駆動が可能な絶縁ゲート型バイポーラトランジスタ（以
下ＩＧＢＴという）の使用は定着してきている。ウエハ
ー表面にゲート電極を設けるいわゆるプレーナ型ＩＧＢ
Ｔに比べ、表面から溝構造を形成しその中にゲート電極
を埋設するトレンチ型ＩＧＢＴはその両脇にチャネルを
形成するので、チャネル密度を大きくする事ができるの
でオン電圧をさらに低くする事ができるため近年普及し
つつある。
で、その装置の中で中心的な役割を果たすパワーデバイ
スへの低消費電力化に対する期待は大きく、その中でも
伝導度変調効果により、低オン電圧が達成でき、ゲート
駆動が可能な絶縁ゲート型バイポーラトランジスタ（以
下ＩＧＢＴという）の使用は定着してきている。ウエハ
ー表面にゲート電極を設けるいわゆるプレーナ型ＩＧＢ
Ｔに比べ、表面から溝構造を形成しその中にゲート電極
を埋設するトレンチ型ＩＧＢＴはその両脇にチャネルを
形成するので、チャネル密度を大きくする事ができるの
でオン電圧をさらに低くする事ができるため近年普及し
つつある。
【０００３】このトレンチ型ＩＧＢＴの構造を図９を例
にして説明する。図９は、ストライプ状のトレンチゲー
トを有するｎチャネル型ＩＧＢＴを、トレンチゲートを
横切る方向に切断した断面図である。この図において、
Ｐ型で高濃度のシリコン基盤１とＮ型で低濃度のドリフ
ト層２からなるシリコンウエハーの表面にＰ型ベース領
域３が形成され、その表面層に選択的にｎ+ソース領域
４が形成されている。また、ｎ+ソース領域４の表面か
らＰ型ベース領域３を貫通してＮ型ドリフト層２に達す
るトレンチが形成され、そのトレンチの内部には、ゲー
ト酸化膜５を挟んで多結晶シリコンからなる制御用電極
としてゲート電極６が充填されている。このゲート電極
６の上部にはこれを覆うように層間絶縁膜７が形成され
ており、さらにその上部にはエミッタ電極８がｎ+ソー
ス領域４とＰ型ベース領域３に共通に接触するように設
けられている。さらにこの上部にパシベーション膜とし
てチッ化膜やアモルファルシリコンが形成されることが
あるが、図では省略してある。また、Ｐ型のシリコン基
盤１の反対側表面にはコレクタ電極９が設けられてい
る。
にして説明する。図９は、ストライプ状のトレンチゲー
トを有するｎチャネル型ＩＧＢＴを、トレンチゲートを
横切る方向に切断した断面図である。この図において、
Ｐ型で高濃度のシリコン基盤１とＮ型で低濃度のドリフ
ト層２からなるシリコンウエハーの表面にＰ型ベース領
域３が形成され、その表面層に選択的にｎ+ソース領域
４が形成されている。また、ｎ+ソース領域４の表面か
らＰ型ベース領域３を貫通してＮ型ドリフト層２に達す
るトレンチが形成され、そのトレンチの内部には、ゲー
ト酸化膜５を挟んで多結晶シリコンからなる制御用電極
としてゲート電極６が充填されている。このゲート電極
６の上部にはこれを覆うように層間絶縁膜７が形成され
ており、さらにその上部にはエミッタ電極８がｎ+ソー
ス領域４とＰ型ベース領域３に共通に接触するように設
けられている。さらにこの上部にパシベーション膜とし
てチッ化膜やアモルファルシリコンが形成されることが
あるが、図では省略してある。また、Ｐ型のシリコン基
盤１の反対側表面にはコレクタ電極９が設けられてい
る。
【０００４】まずこのトレンチ型ＩＧＢＴをオン状態に
する動作を説明する。エミッタ電極８は通常アースに接
地し、これよりも高い電圧をコレクタ電極９に印加した
状態で、ゲート電極６の電圧が閾値よりも低い電圧では
素子はオフ状態であるので、これに閾値より高い電圧を
印加すると、ゲート駆動回路１０よりゲート抵抗１１を
介してゲート電極６には電荷が蓄積され始める。同時に
Ｐ型ベース領域３でゲート酸化膜５を介してゲート電極
６に接している部分はＮ型に反転してチャネル部を形成
する。これにより電子電流がエミッタ電極８から、ｎ+
ソース領域４、Ｐ型ベース領域３のチャネル領域を通
り、Ｎ型ドリフト層２に注入される。この注入された電
子によりＰ型のシリコン基盤１とＮ型ドリフト層２との
間が順バイアスされて、コレクタ電極９から正孔が注入
される。この時のＩＧＢＴのエミッタ電極８−コレクタ
電極９間の電圧降下がオン電圧である。
する動作を説明する。エミッタ電極８は通常アースに接
地し、これよりも高い電圧をコレクタ電極９に印加した
状態で、ゲート電極６の電圧が閾値よりも低い電圧では
素子はオフ状態であるので、これに閾値より高い電圧を
印加すると、ゲート駆動回路１０よりゲート抵抗１１を
介してゲート電極６には電荷が蓄積され始める。同時に
Ｐ型ベース領域３でゲート酸化膜５を介してゲート電極
６に接している部分はＮ型に反転してチャネル部を形成
する。これにより電子電流がエミッタ電極８から、ｎ+
ソース領域４、Ｐ型ベース領域３のチャネル領域を通
り、Ｎ型ドリフト層２に注入される。この注入された電
子によりＰ型のシリコン基盤１とＮ型ドリフト層２との
間が順バイアスされて、コレクタ電極９から正孔が注入
される。この時のＩＧＢＴのエミッタ電極８−コレクタ
電極９間の電圧降下がオン電圧である。
【０００５】次にＩＧＢＴをオン状態からオフ状態にす
るには、エミッタ電極８とゲート電極６間の電圧を閾値
以下にすることによって、ゲート電極６に蓄積されてい
た電荷はゲート抵抗１１を介してゲート駆動回路１０へ
放電される。その際、Ｎ型に反転していたチャネル領域
がＰ型に戻り、チャネル領域が無くなることにより電子
の供給がなされなくなる。これにより正孔の注入も無く
なるので、Ｎ型ドリフト層２内に蓄積されていた電子と
正孔がそれぞれコレクタ電極９とエミッタ電極８にはき
だされるか、互いに再結合することにより電流は消滅
し、オフ状態になる。
るには、エミッタ電極８とゲート電極６間の電圧を閾値
以下にすることによって、ゲート電極６に蓄積されてい
た電荷はゲート抵抗１１を介してゲート駆動回路１０へ
放電される。その際、Ｎ型に反転していたチャネル領域
がＰ型に戻り、チャネル領域が無くなることにより電子
の供給がなされなくなる。これにより正孔の注入も無く
なるので、Ｎ型ドリフト層２内に蓄積されていた電子と
正孔がそれぞれコレクタ電極９とエミッタ電極８にはき
だされるか、互いに再結合することにより電流は消滅
し、オフ状態になる。
【０００６】このトレンチ型ＩＧＢＴのオン電圧をさら
に低減するためにさまざまな改善方法が提案されている
が、特開平５−２４３５６１号公報の図１０１で開示さ
れているＩＥＧＴ（INJECTION ENHANCED GATE BIPOL
OR TRANSISTOR）はダイオードのオン電圧に近い限界の
特性が出せるものである。これはセルのｎ+ソース領域
およびＰ型ベース領域の一部を絶縁層により被覆してこ
れらの領域とエミッタ電極がコンタクトしないようにし
たものである。この動作は基本的にトレンチ型ＩＧＢＴ
と同じであるが、ｎ+ソース領域とＰ型ベース領域とが
エミッタ電極とコンタクトしていない部分のＰ型ベース
層の下の正孔は、エミッタ電極に吐き出されにくいため
にここに蓄積し、Ｎ型ドリフト層のキャリア濃度分布は
ダイオードのそれに近くまでになり、通常のトレンチ型
ＩＧＢＴのオン電圧よりも低くなるものである。しかし
パワーデバイスには低オン電圧以外にも高速スイッチン
グ特性も要求されており、これの改善も重要な課題とな
っている。
に低減するためにさまざまな改善方法が提案されている
が、特開平５−２４３５６１号公報の図１０１で開示さ
れているＩＥＧＴ（INJECTION ENHANCED GATE BIPOL
OR TRANSISTOR）はダイオードのオン電圧に近い限界の
特性が出せるものである。これはセルのｎ+ソース領域
およびＰ型ベース領域の一部を絶縁層により被覆してこ
れらの領域とエミッタ電極がコンタクトしないようにし
たものである。この動作は基本的にトレンチ型ＩＧＢＴ
と同じであるが、ｎ+ソース領域とＰ型ベース領域とが
エミッタ電極とコンタクトしていない部分のＰ型ベース
層の下の正孔は、エミッタ電極に吐き出されにくいため
にここに蓄積し、Ｎ型ドリフト層のキャリア濃度分布は
ダイオードのそれに近くまでになり、通常のトレンチ型
ＩＧＢＴのオン電圧よりも低くなるものである。しかし
パワーデバイスには低オン電圧以外にも高速スイッチン
グ特性も要求されており、これの改善も重要な課題とな
っている。
【０００７】
【発明が解決しようとする課題】上述したトレンチ型Ｉ
ＧＢＴおよびＩＥＧＴはトレンチ構造を高密度で形成し
てあるために、ゲート電極とエミッタ電極間の容量も大
きなものとなる。 ＩＧＢＴの動作で説明した様に、オ
ンおよびオフ動作に移行するときにはこの容量に充放電
する必要があるが、容量が大きい場合には充放電時間の
増加と共にそこでの発生損失の増加をもたらす。パワー
デバイスの発生損失はオン電圧で決まる定常損失と、オ
ンおよびオフ動作時のスイッチング損失の和として発生
するので、このスイッチング損失つまりゲート電極とエ
ミッタ電極間の容量を低減することが重要である。
ＧＢＴおよびＩＥＧＴはトレンチ構造を高密度で形成し
てあるために、ゲート電極とエミッタ電極間の容量も大
きなものとなる。 ＩＧＢＴの動作で説明した様に、オ
ンおよびオフ動作に移行するときにはこの容量に充放電
する必要があるが、容量が大きい場合には充放電時間の
増加と共にそこでの発生損失の増加をもたらす。パワー
デバイスの発生損失はオン電圧で決まる定常損失と、オ
ンおよびオフ動作時のスイッチング損失の和として発生
するので、このスイッチング損失つまりゲート電極とエ
ミッタ電極間の容量を低減することが重要である。
【０００８】この発明は上記の問題を解決するためのに
なされたもので、トレンチ型ＩＧＢＴのオン電圧をＩＥ
ＧＴ並みの低い状態のままで、スイッチング損失も低く
し、トータルの発生損失を低減した絶縁ゲート型半導体
装置を提供することを目的とする。
なされたもので、トレンチ型ＩＧＢＴのオン電圧をＩＥ
ＧＴ並みの低い状態のままで、スイッチング損失も低く
し、トータルの発生損失を低減した絶縁ゲート型半導体
装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明の絶縁ゲート型
半導体装置は、第１主面および第２主面を有する第１導
電型の第１半導体層と、前記第１半導体層の第１主面上
に配設された低不純物濃度である第２導電型の第２半導
体層と、前記第２半導体層の表面上に配設された前記第
２半導体層よりも高い不純物濃度である第１導電型の第
３半導体層と、前記第３半導体層の表面に選択的に形成
された第２導電型の第４半導体層と、前記第４半導体層
表面から前記第３半導体層を貫通し前記第２半導体層に
達するように形成された溝と、前記溝の内側に配設され
た絶縁膜と、前記絶縁膜を介して前記第３半導体層と対
抗して前記溝内に配設された制御電極と、前記第３およ
び第４半導体層の表面に配設された第１主電極と、前記
第１半導体層の第２主面上に配設された第２主電極とを
備え、前記第３半導体層および第４半導体層が前記第１
主電極に接する部分の第３半導体層の前記溝の間隔と、
前記第３半導体層が前記第１主電極に接しない部分の第
３半導体層の前記溝の間隔の比が、前者：後者として
１：２〜１：７であるように設定したものである（以
下、第１の態様という）。この構成によれば、トレンチ
型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のまま
で、スイッチング損失も低くし、トータルの発生損失を
低減することができる。
半導体装置は、第１主面および第２主面を有する第１導
電型の第１半導体層と、前記第１半導体層の第１主面上
に配設された低不純物濃度である第２導電型の第２半導
体層と、前記第２半導体層の表面上に配設された前記第
２半導体層よりも高い不純物濃度である第１導電型の第
３半導体層と、前記第３半導体層の表面に選択的に形成
された第２導電型の第４半導体層と、前記第４半導体層
表面から前記第３半導体層を貫通し前記第２半導体層に
達するように形成された溝と、前記溝の内側に配設され
た絶縁膜と、前記絶縁膜を介して前記第３半導体層と対
抗して前記溝内に配設された制御電極と、前記第３およ
び第４半導体層の表面に配設された第１主電極と、前記
第１半導体層の第２主面上に配設された第２主電極とを
備え、前記第３半導体層および第４半導体層が前記第１
主電極に接する部分の第３半導体層の前記溝の間隔と、
前記第３半導体層が前記第１主電極に接しない部分の第
３半導体層の前記溝の間隔の比が、前者：後者として
１：２〜１：７であるように設定したものである（以
下、第１の態様という）。この構成によれば、トレンチ
型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のまま
で、スイッチング損失も低くし、トータルの発生損失を
低減することができる。
【００１０】またこの発明の絶縁ゲート型半導体装置
は、第１主面および第２の主面を有する第１導電型の第
１半導体層と、前記第１半導体層の第１主面上に配設さ
れた低不純物濃度である第２導電型の第２半導体層と、
前記第２半導体層の表面上に配設された前記第２半導体
層よりも高い不純物濃度である第１導電型の第３半導体
層と、前記第３半導体層の表面に選択的に形成された第
２導電型の第４半導体層と、前記第４半導体層表面から
第３半導体層を貫通する様に形成された溝と、前記溝の
内側に配設された絶縁膜と、前記絶縁膜を介して前記第
３半導体層と対抗して前記溝内に配設された電極と、前
記第３および第４半導体層の表面に配設された第１主電
極と、前記第１半導体層の第２主面上に配設された第２
主電極とを備え、前記電極が、前記第１主電極に短絡す
る電極と、前記第１主電極に短絡しない制御電極とから
なるようにしたものである（以下、第２の態様とい
う）。この構成によれば、トレンチ型ＩＧＢＴのオン電
圧をＩＥＧＴ並みの低い状態のままで、スイッチング損
失も低くし、トータルの発生損失を低減することができ
る。
は、第１主面および第２の主面を有する第１導電型の第
１半導体層と、前記第１半導体層の第１主面上に配設さ
れた低不純物濃度である第２導電型の第２半導体層と、
前記第２半導体層の表面上に配設された前記第２半導体
層よりも高い不純物濃度である第１導電型の第３半導体
層と、前記第３半導体層の表面に選択的に形成された第
２導電型の第４半導体層と、前記第４半導体層表面から
第３半導体層を貫通する様に形成された溝と、前記溝の
内側に配設された絶縁膜と、前記絶縁膜を介して前記第
３半導体層と対抗して前記溝内に配設された電極と、前
記第３および第４半導体層の表面に配設された第１主電
極と、前記第１半導体層の第２主面上に配設された第２
主電極とを備え、前記電極が、前記第１主電極に短絡す
る電極と、前記第１主電極に短絡しない制御電極とから
なるようにしたものである（以下、第２の態様とい
う）。この構成によれば、トレンチ型ＩＧＢＴのオン電
圧をＩＥＧＴ並みの低い状態のままで、スイッチング損
失も低くし、トータルの発生損失を低減することができ
る。
【００１１】またこの発明の絶縁ゲート型半導体装置
は、前記第１の態様において、前記第３半導体層が前記
第１主電極と直接接しない部分と、前記第１主電極との
間が高抵抗の状態となるように接続されているようにし
たものである（以下、第３の態様という）。この構成に
よれば、逆耐圧の低下を抑制することができる。
は、前記第１の態様において、前記第３半導体層が前記
第１主電極と直接接しない部分と、前記第１主電極との
間が高抵抗の状態となるように接続されているようにし
たものである（以下、第３の態様という）。この構成に
よれば、逆耐圧の低下を抑制することができる。
【００１２】この発明の第１の態様に係る絶縁ゲート型
半導体素子の製造方法の例としては、高濃度でＰ型のシ
リコンウエハーを基板として、その上にＮ型ドリフト層
となる低濃度のエピタキシャル層を積層したウエハーを
作成する工程と、このウエハーの表面からベース層とな
る低濃度でＰ型の拡散層を全面にイオン注入し、熱拡散
すると同時にシリコン表面を酸化する工程と、この酸化
膜をレジストでパターニングすることにより選択的にエ
ッチングする工程と、この酸化膜を窓としてシリコン部
分に表面からＰ型ベース層を貫通しＮ型ドリフト層に達
するトレンチとなる溝を形成する工程と、熱酸化により
この溝の表面にゲート酸化膜を形成する工程と、この溝
にポリシリコンを充填してエッチバックにより溝内部以
外の表面のポリシリコンを除去する工程と、Ｐ型ベース
層より薄いが高濃度のｎ+層をレジストマスクにより選
択的に形成する工程と、層間絶縁膜となるＰＳＧなどの
酸化膜をＣＶＤで形成し、それをレジストによるパター
ニングで選択的にエッチングする工程と、さらにその上
にエミッタ電極となるアルミを蒸着などで堆積させて、
必要な電気配線となるようにレジストでパターニングし
てエッチングする工程と、必要に応じてパシベーション
膜となるチッ化膜かアモルファス膜をＣＶＤなどで形成
し、レジストでパターニングしてエッチングする工程
と、Ｐ型シリコン基板の反対側表面にコレクタ電極とな
る金または銀を蒸着などで形成する工程からなる。
半導体素子の製造方法の例としては、高濃度でＰ型のシ
リコンウエハーを基板として、その上にＮ型ドリフト層
となる低濃度のエピタキシャル層を積層したウエハーを
作成する工程と、このウエハーの表面からベース層とな
る低濃度でＰ型の拡散層を全面にイオン注入し、熱拡散
すると同時にシリコン表面を酸化する工程と、この酸化
膜をレジストでパターニングすることにより選択的にエ
ッチングする工程と、この酸化膜を窓としてシリコン部
分に表面からＰ型ベース層を貫通しＮ型ドリフト層に達
するトレンチとなる溝を形成する工程と、熱酸化により
この溝の表面にゲート酸化膜を形成する工程と、この溝
にポリシリコンを充填してエッチバックにより溝内部以
外の表面のポリシリコンを除去する工程と、Ｐ型ベース
層より薄いが高濃度のｎ+層をレジストマスクにより選
択的に形成する工程と、層間絶縁膜となるＰＳＧなどの
酸化膜をＣＶＤで形成し、それをレジストによるパター
ニングで選択的にエッチングする工程と、さらにその上
にエミッタ電極となるアルミを蒸着などで堆積させて、
必要な電気配線となるようにレジストでパターニングし
てエッチングする工程と、必要に応じてパシベーション
膜となるチッ化膜かアモルファス膜をＣＶＤなどで形成
し、レジストでパターニングしてエッチングする工程
と、Ｐ型シリコン基板の反対側表面にコレクタ電極とな
る金または銀を蒸着などで形成する工程からなる。
【００１３】またこの発明の第２の態様に係る絶縁ゲー
ト型半導体素子の製造方法の例としては、基本的には前
記の第１の態様と同じ方法で製造可能である。すなわ
ち、層間絶縁膜のパターニング形状を変更し、前記電極
として、前記第１主電極に短絡する電極と、前記第１主
電極に短絡しない制御電極とからなるようにすることで
製造可能となる。
ト型半導体素子の製造方法の例としては、基本的には前
記の第１の態様と同じ方法で製造可能である。すなわ
ち、層間絶縁膜のパターニング形状を変更し、前記電極
として、前記第１主電極に短絡する電極と、前記第１主
電極に短絡しない制御電極とからなるようにすることで
製造可能となる。
【００１４】またこの発明の第３の態様に係る絶縁ゲー
ト型半導体素子の製造方法の例としては、基本的には前
記の第１の態様と同じ方法で製造可能であるが、前記第
３半導体層が前記第１主電極と直接接しない部分と、前
記第１主電極との間を高抵抗の状態となるように接続す
る。
ト型半導体素子の製造方法の例としては、基本的には前
記の第１の態様と同じ方法で製造可能であるが、前記第
３半導体層が前記第１主電極と直接接しない部分と、前
記第１主電極との間を高抵抗の状態となるように接続す
る。
【００１５】
【発明の実施の形態】実施の形態１．図１は、第１の態
様における装置をトレンチゲートを横切る方向に切断し
た断面図である。図１において、１は第１主面および第
２主面を有する第１導電型の第１半導体層であるＰ型の
シリコン基盤；２は第１主面上に配設された低不純物濃
度の第２導電型の第２半導体層であるＮ型ドリフト層；
３はＮ型ドリフト層２の表面上に配設された、Ｎ型ドリ
フト層２よりも高い不純物濃度の第１導電型の第３半導
体層であるＰ型ベース領域；４はＰ型ベース領域３の表
面に選択的に形成された第２導電型の第４半導体層であ
るｎ+ソース領域；５はｎ+ソース領域４表面からＰ型ベ
ース領域３を貫通しＮ型ドリフト層２に達するように形
成された溝の内側に配設された絶縁膜であるゲート酸化
膜；６はゲート酸化膜５を介してＰ型ベース領域３と対
抗して前記溝内に配設された制御電極であるゲート電
極；７は層間絶縁膜、８はＰ型ベース領域３およびｎ+
ソース領域４の表面に配設された第１主電極であるエミ
ッタ電極；９はシリコン基盤１の第２主面上に配設され
た第２主電極であるコレクタ電極である。なお、以下の
実施の形態においても同じ符号は同じ構成を意味してい
る。
様における装置をトレンチゲートを横切る方向に切断し
た断面図である。図１において、１は第１主面および第
２主面を有する第１導電型の第１半導体層であるＰ型の
シリコン基盤；２は第１主面上に配設された低不純物濃
度の第２導電型の第２半導体層であるＮ型ドリフト層；
３はＮ型ドリフト層２の表面上に配設された、Ｎ型ドリ
フト層２よりも高い不純物濃度の第１導電型の第３半導
体層であるＰ型ベース領域；４はＰ型ベース領域３の表
面に選択的に形成された第２導電型の第４半導体層であ
るｎ+ソース領域；５はｎ+ソース領域４表面からＰ型ベ
ース領域３を貫通しＮ型ドリフト層２に達するように形
成された溝の内側に配設された絶縁膜であるゲート酸化
膜；６はゲート酸化膜５を介してＰ型ベース領域３と対
抗して前記溝内に配設された制御電極であるゲート電
極；７は層間絶縁膜、８はＰ型ベース領域３およびｎ+
ソース領域４の表面に配設された第１主電極であるエミ
ッタ電極；９はシリコン基盤１の第２主面上に配設され
た第２主電極であるコレクタ電極である。なお、以下の
実施の形態においても同じ符号は同じ構成を意味してい
る。
【００１６】図２は、ＩＥＧＴ構造の一例を示す断面図
であり、ｎ+ソース領域４およびＰ型ベース領域３とエ
ミッタ電極８とが直接コンタクトするセルと、層間絶縁
膜７の被覆により直接コンタクトしないセルの比率が、
１：２である場合を示している。なお制御電極として働
かないポリシリコンは１２として区別した。
であり、ｎ+ソース領域４およびＰ型ベース領域３とエ
ミッタ電極８とが直接コンタクトするセルと、層間絶縁
膜７の被覆により直接コンタクトしないセルの比率が、
１：２である場合を示している。なお制御電極として働
かないポリシリコンは１２として区別した。
【００１７】図３は、Ｐ型ベース領域３およびｎ+ソー
ス領域４がエミッタ電極８に接する長さと接しない長さ
の比と（図では横軸に長さ比と記載した）、オン電圧と
の関係を示す図である。すなわち、層間絶縁膜７により
被覆されたセルの比率を変化させた場合のオン電圧の傾
向を示す図である（黒丸）。この結果より層間絶縁膜７
で被覆する比率が０から大きくするとオン電圧は低下
し、ＩＥＧＴの効果で正孔が層間絶縁膜７で被覆された
下にたまる効果が現れていることが分かる。しかしそれ
以上層間絶縁膜７で被覆する割合を増加させると、オン
電圧が増加し始める。この原因は、ＩＥＧＴの効果でオ
ン電圧が低下するよりも、チャネルの密度が低下するた
めにその部分の抵抗増加の効果が大きく、トータルとし
てオン電圧が増加するためである。よってその比率には
最適値が存在する。
ス領域４がエミッタ電極８に接する長さと接しない長さ
の比と（図では横軸に長さ比と記載した）、オン電圧と
の関係を示す図である。すなわち、層間絶縁膜７により
被覆されたセルの比率を変化させた場合のオン電圧の傾
向を示す図である（黒丸）。この結果より層間絶縁膜７
で被覆する比率が０から大きくするとオン電圧は低下
し、ＩＥＧＴの効果で正孔が層間絶縁膜７で被覆された
下にたまる効果が現れていることが分かる。しかしそれ
以上層間絶縁膜７で被覆する割合を増加させると、オン
電圧が増加し始める。この原因は、ＩＥＧＴの効果でオ
ン電圧が低下するよりも、チャネルの密度が低下するた
めにその部分の抵抗増加の効果が大きく、トータルとし
てオン電圧が増加するためである。よってその比率には
最適値が存在する。
【００１８】また図４は、Ｐ型ベース領域３およびｎ+
ソース領域４がエミッタ電極８に接する長さと接しない
長さの比と（図では横軸に長さ比と記載した）、ターン
オン損失との関係を示す図である。すなわち、ＩＥＧＴ
におけるターンオン時の損失と層間絶縁膜７で被覆する
割合に対する依存性を示す図である（黒丸）。図より層
間絶縁膜７で被覆する割合を増加させるとターンオン時
の損失も増加することが分かる。この原因は被覆する割
合を増加させても制御電極が同じだけあるので、これら
とエミッタ電極間の容量を充電する必要があることと、
ＩＥＧＴの効果を出す為にＮ型ドリフト層に溜める正孔
の量が増加している為に、その注入に時間が必要な為で
ある。
ソース領域４がエミッタ電極８に接する長さと接しない
長さの比と（図では横軸に長さ比と記載した）、ターン
オン損失との関係を示す図である。すなわち、ＩＥＧＴ
におけるターンオン時の損失と層間絶縁膜７で被覆する
割合に対する依存性を示す図である（黒丸）。図より層
間絶縁膜７で被覆する割合を増加させるとターンオン時
の損失も増加することが分かる。この原因は被覆する割
合を増加させても制御電極が同じだけあるので、これら
とエミッタ電極間の容量を充電する必要があることと、
ＩＥＧＴの効果を出す為にＮ型ドリフト層に溜める正孔
の量が増加している為に、その注入に時間が必要な為で
ある。
【００１９】また図５はＰ型ベース領域３およびｎ+ソ
ース領域４がエミッタ電極８に接する長さと接しない長
さの比と（図では横軸に長さ比と記載した）、ターンオ
フ損失との関係を示す図である。図５の結果は、傾向は
ターンオン時と同一である。よってオン電圧、ターンオ
ン損失およびターンオフ損失を考慮してそのトータルが
最低となるようにするには層間絶縁膜７で被覆する割合
を決めることが必要となる。
ース領域４がエミッタ電極８に接する長さと接しない長
さの比と（図では横軸に長さ比と記載した）、ターンオ
フ損失との関係を示す図である。図５の結果は、傾向は
ターンオン時と同一である。よってオン電圧、ターンオ
ン損失およびターンオフ損失を考慮してそのトータルが
最低となるようにするには層間絶縁膜７で被覆する割合
を決めることが必要となる。
【００２０】これに対しこの発明の第１の態様は、制御
電極として働かないポリシリコン１２は形成しないもの
であるので、制御電極として作用しないポリシリコンと
エミッタ電極間の容量はなくなり、充放電の時間は短縮
できる。この効果は図４、５の白丸で示した様に、損失
は従来のＩＥＧＴ構造の場合に比べて低く押さえる事が
でき、特に層間絶縁膜７で被覆する比率を増加させたも
のほど効果は顕著である。またオン電圧は図３の白丸で
示したようにＩＥＧＴと同様の傾向を示しており、ＩＥ
ＧＴの効果は維持されている。またこれらの図よりＰ型
ベース領域３およびｎ+ソース領域４がエミッタ電極８
に接する部分のＰ型ベース領域のトレンチ溝にはさまれ
た部分の長さがそれ以外のＰ型ベース領域の長さに対す
る比は１：２から１：７が適当であることが分かる。
電極として働かないポリシリコン１２は形成しないもの
であるので、制御電極として作用しないポリシリコンと
エミッタ電極間の容量はなくなり、充放電の時間は短縮
できる。この効果は図４、５の白丸で示した様に、損失
は従来のＩＥＧＴ構造の場合に比べて低く押さえる事が
でき、特に層間絶縁膜７で被覆する比率を増加させたも
のほど効果は顕著である。またオン電圧は図３の白丸で
示したようにＩＥＧＴと同様の傾向を示しており、ＩＥ
ＧＴの効果は維持されている。またこれらの図よりＰ型
ベース領域３およびｎ+ソース領域４がエミッタ電極８
に接する部分のＰ型ベース領域のトレンチ溝にはさまれ
た部分の長さがそれ以外のＰ型ベース領域の長さに対す
る比は１：２から１：７が適当であることが分かる。
【００２１】実施の形態２．図６は第２の態様における
装置をトレンチゲートを横切る方向に切断した断面図で
ある。この例では制御電極として働かないポリシリコン
１２はその上の層間絶縁膜に窓を開けてエミッタ電極８
と短絡している。このことによりポリシリコン１２とエ
ミッタ電極８間には容量成分は発生しないので、ターン
オフ時やターンオン時などのスイッチング時の時間が短
縮できる。
装置をトレンチゲートを横切る方向に切断した断面図で
ある。この例では制御電極として働かないポリシリコン
１２はその上の層間絶縁膜に窓を開けてエミッタ電極８
と短絡している。このことによりポリシリコン１２とエ
ミッタ電極８間には容量成分は発生しないので、ターン
オフ時やターンオン時などのスイッチング時の時間が短
縮できる。
【００２２】実施の形態３．図７は第３の態様における
装置をトレンチゲートを横切る方向に切断した断面図で
ある（第１例）。ＩＧＢＴのゲート電極６には閾値以下
の電圧状態で、コレクタ電極９にはエミッタ電極８に対
し正の大きな電圧を印加していわゆる逆耐圧特性を出す
場合、図９のような一般的なトレンチ型ＩＧＢＴではＮ
型ドリフト層２への空乏層端１３はトレンチの溝の先端
とＰ型ベース領域３から伸びるが、図９のようにトレン
チセルが狭い間隔でレイアウトしてある場合、図の破線
の様に空乏層端１３はほぼトレンチの先端より伸びる。
これに対し図１に示した第１の態様では、Ｐ型ベース領
域３がエミッタ電極８と短絡していない部分はエミッタ
電極８に対して浮いており、さらに間隔も広いので空乏
層は延びにくく、空乏層端１３は図１の破線の様に湾曲
した部分ができて、結果として逆耐圧は低下してしま
う。この問題を解決するため、第３の態様ではＰ型ベー
ス領域３がエミッタ電極８に対し浮いている部分の層間
絶縁膜７に穴を開けて、エミッタ電極８に対して短絡し
ている。この穴が大きい場合にはその下に溜まった正孔
がここから吐き出されてしまい、ＩＥＧＴ効果がそこな
われてしまうので、良好なコンタクトが得られない程度
まで小さくすることが重要である。そのサイズとしては
４μｍ 2以下程度でよく、また電位を安定化させるだけ
の目的であるのでＰ型ベース領域３が分離されている場
合、それぞれに対し何処か一ヶ所に窓があいてあれば十
分である。この結果これまで浮いていたＰ型ベース領域
３はエミッタ電極８と同電位となり、ここから空乏層が
伸びるために、逆耐圧は低下しない。
装置をトレンチゲートを横切る方向に切断した断面図で
ある（第１例）。ＩＧＢＴのゲート電極６には閾値以下
の電圧状態で、コレクタ電極９にはエミッタ電極８に対
し正の大きな電圧を印加していわゆる逆耐圧特性を出す
場合、図９のような一般的なトレンチ型ＩＧＢＴではＮ
型ドリフト層２への空乏層端１３はトレンチの溝の先端
とＰ型ベース領域３から伸びるが、図９のようにトレン
チセルが狭い間隔でレイアウトしてある場合、図の破線
の様に空乏層端１３はほぼトレンチの先端より伸びる。
これに対し図１に示した第１の態様では、Ｐ型ベース領
域３がエミッタ電極８と短絡していない部分はエミッタ
電極８に対して浮いており、さらに間隔も広いので空乏
層は延びにくく、空乏層端１３は図１の破線の様に湾曲
した部分ができて、結果として逆耐圧は低下してしま
う。この問題を解決するため、第３の態様ではＰ型ベー
ス領域３がエミッタ電極８に対し浮いている部分の層間
絶縁膜７に穴を開けて、エミッタ電極８に対して短絡し
ている。この穴が大きい場合にはその下に溜まった正孔
がここから吐き出されてしまい、ＩＥＧＴ効果がそこな
われてしまうので、良好なコンタクトが得られない程度
まで小さくすることが重要である。そのサイズとしては
４μｍ 2以下程度でよく、また電位を安定化させるだけ
の目的であるのでＰ型ベース領域３が分離されている場
合、それぞれに対し何処か一ヶ所に窓があいてあれば十
分である。この結果これまで浮いていたＰ型ベース領域
３はエミッタ電極８と同電位となり、ここから空乏層が
伸びるために、逆耐圧は低下しない。
【００２３】図８は第３の態様における装置をトレンチ
ゲートを横切る方向に切断した断面図である（第２
例）。この例では符号１４として示したチッ化膜やアモ
ルファスなどの高抵抗の膜を利用してＰ型ベース領域３
とエミッタ電極８間を短絡して上述した第１例と同様の
効果を得るものである。
ゲートを横切る方向に切断した断面図である（第２
例）。この例では符号１４として示したチッ化膜やアモ
ルファスなどの高抵抗の膜を利用してＰ型ベース領域３
とエミッタ電極８間を短絡して上述した第１例と同様の
効果を得るものである。
【００２４】
【発明の効果】この発明によれば、トレンチ型ＩＧＢＴ
のオン電圧をＩＥＧＴ並みの低い状態のままで、スイッ
チング損失も低くし、トータルの発生損失を低減した絶
縁ゲート型半導体装置を提供することができる。
のオン電圧をＩＥＧＴ並みの低い状態のままで、スイッ
チング損失も低くし、トータルの発生損失を低減した絶
縁ゲート型半導体装置を提供することができる。
【図１】この発明の第１の態様における装置をトレンチ
ゲートを横切る方向に切断した断面図である。
ゲートを横切る方向に切断した断面図である。
【図２】ＩＥＧＴ構造の一例を示す断面図である。
【図３】Ｐ型ベース領域およびｎ+ソース領域がエミッ
タ電極に接する長さと接しない長さの比と、オン電圧と
の関係を示す図である。
タ電極に接する長さと接しない長さの比と、オン電圧と
の関係を示す図である。
【図４】Ｐ型ベース領域およびｎ+ソース領域がエミッ
タ電極に接する長さと接しない長さの比と、ターンオフ
損失との関係を示す図である。
タ電極に接する長さと接しない長さの比と、ターンオフ
損失との関係を示す図である。
【図５】Ｐ型ベース領域３およびｎ+ソース領域４がエ
ミッタ電極８に接する長さと接しない長さの比と、ター
ンオン損失との関係を示す図である。
ミッタ電極８に接する長さと接しない長さの比と、ター
ンオン損失との関係を示す図である。
【図６】この発明の第２の態様における装置をトレンチ
ゲートを横切る方向に切断した断面図である。
ゲートを横切る方向に切断した断面図である。
【図７】この発明の第３の態様における装置をトレンチ
ゲートを横切る方向に切断した断面図である。
ゲートを横切る方向に切断した断面図である。
【図８】この発明の第３の態様における装置をトレンチ
ゲートを横切る方向に切断した断面図である。
ゲートを横切る方向に切断した断面図である。
【図９】ストライプ状のトレンチゲートを有する一般的
なｎチャネル型ＩＧＢＴを、トレンチゲートを横切る方
向に切断した断面図である。
なｎチャネル型ＩＧＢＴを、トレンチゲートを横切る方
向に切断した断面図である。
１ シリコン基板、 ２ Ｎ型ドリフト層、 ３ Ｐ型
ベース領域、４ ｎ+ソース領域、 ５ ゲート酸化
膜、 ６ ゲート電極、７ 層間絶縁膜、 ８ エミッ
タ電極、 ９ コレクタ電極、１０ ゲート駆動回路、
１１ ゲート抵抗、 １２ 制御電極として働かない
ポリシリコン、 １３ 空乏層端、 １４ 高抵抗の膜
ベース領域、４ ｎ+ソース領域、 ５ ゲート酸化
膜、 ６ ゲート電極、７ 層間絶縁膜、 ８ エミッ
タ電極、 ９ コレクタ電極、１０ ゲート駆動回路、
１１ ゲート抵抗、 １２ 制御電極として働かない
ポリシリコン、 １３ 空乏層端、 １４ 高抵抗の膜
フロントページの続き (72)発明者 大月 正人 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 脇本 博樹 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (3)
- 【請求項１】 第１主面および第２主面を有する第１導
電型の第１半導体層と、前記第１半導体層の第１主面上
に配設された低不純物濃度である第２導電型の第２半導
体層と、前記第２半導体層の表面上に配設された前記第
２半導体層よりも高い不純物濃度である第１導電型の第
３半導体層と、前記第３半導体層の表面に選択的に形成
された第２導電型の第４半導体層と、前記第４半導体層
表面から前記第３半導体層を貫通し前記第２半導体層に
達するように形成された溝と、前記溝の内側に配設され
た絶縁膜と、前記絶縁膜を介して前記第３半導体層と対
抗して前記溝内に配設された制御電極と、前記第３およ
び第４半導体層の表面に配設された第１主電極と、前記
第１半導体層の第２主面上に配設された第２主電極とを
備え、前記第３半導体層および第４半導体層が前記第１
主電極に接する部分の第３半導体層の前記溝の間隔と、
前記第３半導体層が前記第１主電極に接しない部分の第
３半導体層の前記溝の間隔の比が、前者：後者として
１：２〜１：７であることを特徴とする絶縁ゲート型半
導体装置。 - 【請求項２】 第１主面および第２の主面を有する第１
導電型の第１半導体層と、前記第１半導体層の第１主面
上に配設された低不純物濃度である第２導電型の第２半
導体層と、前記第２半導体層の表面上に配設された前記
第２半導体層よりも高い不純物濃度である第１導電型の
第３半導体層と、前記第３半導体層の表面に選択的に形
成された第２導電型の第４半導体層と、前記第４半導体
層表面から第３半導体層を貫通する様に形成された溝
と、前記溝の内側に配設された絶縁膜と、前記絶縁膜を
介して前記第３半導体層と対抗して前記溝内に配設され
た電極と、前記第３および第４半導体層の表面に配設さ
れた第１主電極と、前記第１半導体層の第２主面上に配
設された第２主電極とを備え、前記電極が、前記第１主
電極に短絡する電極と、前記第１主電極に短絡しない制
御電極とからなることを特徴とする絶縁ゲート型半導体
装置。 - 【請求項３】 前記第３半導体層が前記第１主電極と直
接接しない部分と、前記第１主電極との間が高抵抗の状
態となるように接続されていることを特徴とする請求項
１に記載の絶縁ゲート型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126016A JP4581179B2 (ja) | 2000-04-26 | 2000-04-26 | 絶縁ゲート型半導体装置 |
| US09/843,251 US6737705B2 (en) | 2000-04-26 | 2001-04-26 | Insulated gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000126016A JP4581179B2 (ja) | 2000-04-26 | 2000-04-26 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001308327A true JP2001308327A (ja) | 2001-11-02 |
| JP4581179B2 JP4581179B2 (ja) | 2010-11-17 |
Family
ID=18635871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000126016A Expired - Lifetime JP4581179B2 (ja) | 2000-04-26 | 2000-04-26 | 絶縁ゲート型半導体装置 |
Country Status (2)
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