JP2016152266A - 半導体装置 - Google Patents

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Abstract

【課題】比誘電率が３．９より低い半導体装置を提供する。【解決手段】複数のトレンチを有する半導体装置であって、エミッタ電極と、隣接するトレンチ間に設けられた第１導電型のフローティング層と、フローティング層と半導体装置のエミッタ電極との間に設けられた低誘電率膜とを備え、低誘電率膜の比誘電率が３．９より低い半導体装置を提供する。また、トレンチ内に形成されたゲート電極をさらに備え、半導体装置のゲート電極とフローティング層との間の容量は、エミッタ電極とフローティング層との間の容量の６倍よりも大きい半導体装置を提供する。【選択図】図１

Description

本発明は、半導体装置に関する。
従来、複数のトレンチゲートを有する半導体装置において、フローティングｐ領域を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）が知られている。従来の半導体装置は、フローティングｐ領域とエミッタ電極との間の層間絶縁膜にＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ：ボロン・リン・シリケートガラス）膜等を用いていた（例えば、特許文献１参照）。
特許文献１ 特開２００６−２４５４７７号公報
特許文献２ 特開２００９−８１３８５号公報
特許文献３ 特開２００５−５７２３８号公報
特許文献４ 特開平５−２４３５６１号公報
特許文献５ 特開２００１−３０８３２７号公報
非特許文献１ エム・ヤマグチ（Ｍ．Ｙａｍａｇｕｃｈｉ）、外７名、ＩＥＧＴ デザイン クライテリオン フォア リデューシング ＥＭＩ ノイズ（ＩＥＧＴ Ｄｅｓｉｇｎ Ｃｒｉｔｅｒｉｏｎ ｆｏｒ Ｒｅｄｕｃｉｎｇ ＥＭＩ Ｎｏｉｓｅ）、プロシーディングス オブ ２００４ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ２００４ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ）、２００４年５月、ｐ．１１５−１１８
非特許文献２ ワイ・オノザワ（Ｙ．Ｏｎｏｚａｗａ）、外５名、デベロップメント オブ ザ ネクスト ジェネレーション １２００Ｖ トレンチ−ゲート ＦＳ−ＩＧＢＴ フィーチャリング ロウワー ＥＭＩ ノイズ アンド ロウワー スイッチング ロス（Ｄｅｖｅｌｏｐｍｅｎｔ ｏｆ ｔｈｅ ｎｅｘｔ ｇｅｎｅｒａｔｉｏｎ １２００Ｖ ｔｒｅｎｃｈ−ｇａｔｅ ＦＳ−ＩＧＢＴ ｆｅａｔｕｒｉｎｇ ｌｏｗｅｒ ＥＭＩ ｎｏｉｓｅ ａｎｄ ｌｏｗｅｒ ｓｗｉｔｃｈｉｎｇ ｌｏｓｓ）、プロシーディングス オブ ザ １９ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣｓ（Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ １９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣｓ）、（済州島）、２００７年５月２７日−３０日、ｐ．１３−１６
しかしながら、従来のＢＰＳＧを層間絶縁膜に用いたＩＧＢＴでは、フローティングｐ領域の電位がエミッタ電極の電位に近くなる。即ち、従来の半導体装置には、フローティングｐ領域とゲート電極との間に電位差が生じるので、ターンオンの際にフローティングｐ領域からゲート電極に変位電流が流れる問題があった。
本発明の第１の態様においては、複数のトレンチを有する半導体装置であって、エミッタ電極と、隣接するトレンチ間に設けられた第１導電型のフローティング層と、フローティング層と半導体装置のエミッタ電極との間に設けられた低誘電率膜とを備え、低誘電率膜の比誘電率が３．９より低い半導体装置を提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
実施例１に係る半導体装置１００の構成の一例を示す。 比較例に係る半導体装置５００の構成の一例を示す。 実施例２に係る半導体装置１００の構成の一例を示す。 逆回復ｄｖ／ｄｔのゲート抵抗依存性を示す。 逆回復ｄｖ／ｄｔのＢＰＳＧ厚さ依存性を示す。 逆回復ｄｖ／ｄｔの容量比率依存性を示す。 半導体装置１００の上面図の一例を示す。 図７のＡ−Ａ'断面の一例を示す。 図７のＡ−Ａ'断面の他の例を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
（実施例１）
図１は、実施例１に係る半導体装置１００の構成の一例を示す。半導体装置１００は、複数のトレンチ６を備えるｎチャネル型ＩＧＢＴの一例である。ｎ−ドリフト層１を構成するシリコン基板の裏面側にｐ＋コレクタ領域２、ｎ＋バッファ層３が設けられ、表面側にｐ層４が設けられる。
ｐ層４の内部には、ｎ＋エミッタ領域５が選択的に設けられる。ｎ＋エミッタ領域５に隣接した領域には、ｐ層４を深さ方向に貫通してｎ−ドリフト層１に達するトレンチ６が設けられる。トレンチ６の内部には、ゲート電極８とその周囲を囲むゲート絶縁膜７とが設けられる。例えば、ゲート絶縁膜７は熱酸化膜である。ゲート電極８は、ゲート電極８の上部を覆う低誘電率膜１５によってエミッタ電極１０と電気的に絶縁される。エミッタ電極１０は、低誘電率膜１５に設けられたコンタクトホールを介してｐ−ベース領域１２、ｐ＋ベース領域１１及びｎ＋エミッタ領域５に電気的に接続される。エミッタ電極１０は接地されてよく、負の電圧が印加されてもよい。半導体装置１００の裏面側には、コレクタ電極１４が設けられる。コレクタ電極１４には正の電圧が印加される。
ｐ層４は、複数のトレンチ６によって、ｐ−ベース領域１２とフローティングｐ領域１３とに分割される。ｐ−ベース領域１２には、ｐ−ベース領域１２よりも高濃度のｐ＋ベース領域１１及びｎ＋エミッタ領域５が設けられる。即ち、半導体装置１００がオン状態の場合、ｐ−ベース領域１２にチャネルが形成される。
フローティングｐ領域１３には、ｎ＋エミッタ領域５及びｐ＋ベース領域１１が形成されない。フローティングｐ領域１３は、電気的に浮遊状態にある。具体的には、フローティングｐ領域１３は、ｐ層４の表面を覆うゲート絶縁膜７及び低誘電率膜１５によってエミッタ電極１０と電気的に絶縁される。また、フローティングｐ領域１３は、ｎ−ドリフト層１との間のｐｎ接合によってｎ−ドリフト層１と電気的に絶縁され、且つ、ゲート絶縁膜７によってゲート電極８と絶縁される。ｐ層４にフローティングｐ領域１３を形成する場合、オン状態でコレクタ電極１４側からｎ−ドリフト層１に注入された正孔が、フローティングｐ領域１３に蓄積する。つまり、コレクタ電極１４側からｎ−ドリフト層１に注入された正孔が、エミッタ電極１０に吐き出されにくくなる。これにより、ｎ−ドリフト層１のキャリア濃度分布が高くなる。よって、フローティングｐ領域１３を形成することにより、半導体装置１００のオン抵抗を低減できる。
低誘電率膜１５は、フローティングｐ領域１３とエミッタ電極１０との間に設けられる比誘電率の低い絶縁膜である。低誘電率膜１５の比誘電率は、ゲート絶縁膜７の比誘電率よりも低くてよい。低誘電率膜１５の比誘電率は３．９以下である。例えば、低誘電率膜１５の比誘電率は、３．０以下であってよく、２．５以下であってよく、２．０以下であってよい。また、低誘電率膜１５は、ゲート絶縁膜７上に積層されてよい。半導体装置１００にＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）を形成する場合、ＬＯＣＯＳ上に低誘電率膜１５を形成してよい。フローティングｐ領域１３とエミッタ電極１０との間に低誘電率膜１５を用いる場合、比誘電率の高い絶縁膜を用いる場合と比較して、エミッタ電極１０とフローティングｐ領域１３との間の容量が低減される。よって、本例の半導体装置１００は、フローティングｐ領域１３からゲート電極８への変位電流の流入を抑制できる。例えば、ゲート電極８とフローティングｐ領域１３との間の容量が、エミッタ電極１０とフローティングｐ領域１３との間の容量の６倍よりも大きくなるように低誘電率膜１５の材料及び膜厚を設定してよい。
低誘電率膜１５の材料は、Ｆ添加ＳｉＯ２膜（ＳｉＯＦ膜）及びＳｉ−Ｈ含有ＳｉＯ２等の無機材料であってよい。また、低誘電率膜１５の材料は、カーボン含有ＳｉＯ２膜（ＳｉＯＣ膜）及びメチル基含有ＳｉＯ２膜等の有機・無機系ハイブリッド系材料であってよい。さらに、低誘電率膜１５の材料は、パレリン系樹脂及びポリアリルエーテル系樹脂等の有機材料であってよい。低誘電率化するため膜中に空孔を形成したポーラス材料を低誘電率膜１５に用いてもよい。
低誘電率膜１５の膜厚は、要求される逆回復ｄｖ／ｄｔの大きさに応じて選択される。例えば、低誘電率膜１５の膜厚は、１μｍ以下である。また、低誘電率膜１５の膜厚は、０．７μｍ以下であってよく、０．６μｍ以下であってよい。さらに、低誘電率膜１５の膜厚は、ｐ型のドーパントがイオン注入される場合に、ｐ型のドーパントが突き抜ける程度の膜厚であってよい。但し、低誘電率膜１５の膜厚は、ゲート絶縁膜７の膜厚（例えば、１００ｎｍ）よりも厚いことが好ましい。
なお、半導体装置１００には、ダミーゲートが形成される場合がある。ダミーゲートとは、ｎ＋エミッタ領域５及びｐ＋ベース領域１１に隣接しないトレンチ６である。例えば、ダミーゲートには、エミッタ電極１０と同じ電位が与えられる。この場合、フローティングｐ領域１３にダミーゲートが形成されると、ダミーゲートとフローティングｐ領域１３との間に低誘電率膜１５が形成されなくなるので、フローティングｐ領域１３とエミッタ電極１０との間に低誘電率膜１５を設けた効果が弱くなる。そのため、フローティングｐ領域１３には、ダミーゲートが形成されないことが好ましい。
図２は、比較例に係る半導体装置５００の構成の一例を示す。本例の半導体装置５００は、低誘電率膜１５の代わりに高い比誘電率の層間絶縁膜９を備える点で半導体装置１００と相違する。図１に係る半導体装置１００と同一の構成を同一の符号で示す。
層間絶縁膜９は、低誘電率膜１５よりも比誘電率の高い絶縁膜で形成される。例えば、層間絶縁膜９は、ＳｉＯ２膜、ＢＰＳＧ膜、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜等の一般的に半導体プロセスで用いられる絶縁膜である。ＢＰＳＧの比誘電率は、３．９〜４．３程度である。フローティングｐ領域１３とエミッタ電極１０との間に層間絶縁膜９を用いる場合、低誘電率膜１５を用いる場合と比較して、エミッタ電極１０とフローティングｐ領域１３との間の容量が増加する。また、フローティングｐ領域１３の電位は、容量結合により、エミッタ電極１０の電位に固定される。これにより、フローティングｐ領域１３からゲート電極８に変位電流が流れ、ゲート抵抗Ｒｇを介さない電流によりゲート電極８が充電される。したがって、半導体装置５００は、フローティングｐ領域１３からゲート電極８への変位電流の流入を抑制できない。なお、変位電流は、ゲート絶縁膜７の容量をＣ、コレクタ電圧の時間変化率をｄｖ／ｄｔとした場合に、Ｃ・ｄＶ／ｄｔで表される。
（実施例２）
図３は、実施例２に係る半導体装置１００の構成の一例を示す。本例の半導体装置１００は、低誘電率膜１５に積層された層間絶縁膜９を備える。
積層絶縁膜１６は、フローティングｐ領域１３と低誘電率膜１５との間に形成される。積層絶縁膜１６は、低誘電率膜１５よりも強度が高く、比誘電率が高い絶縁膜である。ここで、絶縁膜の強度とは、絶縁性を確保できる程度に、絶縁膜の物理的な耐久性が高いことを指す。物理的な耐久性とは、ワイヤボンディング時に絶縁膜が押しつぶされにくいことを指す。絶縁膜の強度の高さは、比誘電率の大きさに応じて変化する場合が多い。即ち、比誘電率が大きいほど絶縁膜の強度が高い。フローティングｐ領域１３上に低誘電率膜１５よりも強度の高い積層絶縁膜１６を積層することにより、ボンディング時の信頼性が向上する。例えば、低誘電率膜１５及び積層絶縁膜１６を形成することにより、低誘電率膜１５の絶縁性がなくなった場合であっても、積層絶縁膜１６によって絶縁性が保たれる。積層絶縁膜１６の膜厚は、低誘電率膜１５の膜厚よりも厚いことが好ましい。
本例の積層絶縁膜１６は、ｐ層４上に低誘電率膜１５及び積層絶縁膜１６が積層された後にエッチングによって形成される。但し、低誘電率膜１５とエミッタ電極１０との間に積層絶縁膜１６を形成できるプロセスであれば、これに限られない。また、積層絶縁膜１６は、低誘電率膜１５とゲート絶縁膜７との間、若しくは低誘電率膜１５とエミッタ電極１０との間に設けられてもよい。
以上の通り、実施例２に係る半導体装置１００は、低誘電率膜１５と積層絶縁膜１６との積層構造を有するので、ボンディング時に押しつぶされにくくなる。よって、本例の半導体装置１００は、ボンディングしても素子の信頼性が高い。
図４は、逆回復ｄｖ／ｄｔのゲート抵抗依存性を示す。縦軸は逆回復ｄｖ／ｄｔ（ｖ／μｓ）を示し、横軸はゲート抵抗Ｒｇ（Ω）を示す。本例の半導体装置は、フローティングｐ領域１３とエミッタ電極１０との間に形成されたＢＰＳＧ膜を有する。また、ＢＰＳＧ膜の厚さは、０．６μｍ、０．８μｍ、１．０μｍ、１．２μｍ、１．８μｍ、２．０μｍ、４．０μｍ、６．０μｍ、８．０μｍ、１０μｍに変化する。
逆回復ｄｖ／ｄｔは、半導体装置のターンオン時の特性を決める指標である。逆回復ｄｖ／ｄｔは、ターンオフ時のコレクタ電圧の時間変化率を示す。逆回復ｄｖ／ｄｔは、ゲート電圧の充電速度に依存し、ゲート電圧の充電速度はゲート抵抗Ｒｇに依存する。即ち、ゲート抵抗Ｒｇにより逆回復ｄｖ／ｄｔを調整できる。例えば、ゲート抵抗Ｒｇが３０Ωよりも小さい領域では、ＢＰＳＧ膜厚によらず、逆回復ｄｖ／ｄｔがゲート抵抗Ｒｇに依存する。一方、ゲート抵抗Ｒｇが３０Ωより大きい領域では、ＢＰＳＧ膜が薄い程、逆回復ｄｖ／ｄｔが変わりにくくなり、ＢＰＳＧ膜が厚い程、逆回復ｄｖ/ｄｔが変化しやすくなる。
ＢＰＳＧ膜の膜厚は、ＢＰＳＧ膜の容量に比例する。ＢＰＳＧ膜の膜厚が厚い程、フローティングｐ領域１３とエミッタ電極１０との間の容量が低下する。よって、フローティングｐ領域１３とエミッタ電極１０との間の容量が低下する程、逆回復ｄｖ／ｄｔが変化しやすい。即ち、フローティングｐ領域１３とエミッタ電極１０との間の容量が低下する程、ゲート抵抗Ｒｇを変化させることによる逆回復ｄｖ/ｄｔの変化が大きい。よって、フローティングｐ領域１３とエミッタ電極１０の間の層間絶縁膜として低い比誘電率の膜を用いることにより、逆回復ｄｖ/ｄｔの制御性が向上する。
図５は、逆回復ｄｖ／ｄｔのＢＰＳＧ厚さ依存性を示す。縦軸は逆回復ｄｖ／ｄｔ（ｖ／μｓ）を示し、横軸はＢＰＳＧの膜厚（μｍ）を示す。本例の半導体装置は、図４で示した場合と同様にフローティングｐ領域１３とエミッタ電極１０との間に形成されたＢＰＳＧ膜を有する。本例のゲート抵抗Ｒｇは５０Ωである。
ＢＰＳＧ膜の膜厚が厚いほど逆回復ｄｖ／ｄｔが小さくなる。つまり、フローティングｐ領域１３とエミッタ電極１０との間の容量が低下する程、逆回復ｄｖ／ｄｔが小さくなる。また、逆回復ｄｖ／ｄｔは、４μｍ程度のＢＰＳＧ膜厚で飽和する。
図６は、逆回復ｄｖ／ｄｔの容量比率依存性を示す。縦軸は逆回復ｄｖ／ｄｔ（ｖ／μｓ）を示し、横軸は容量比率（倍）を示す。本例の半導体装置は、図４及び図５で示した場合と同様にフローティングｐ領域１３とエミッタ電極１０との間に形成されたＢＰＳＧ膜を有する。また、容量比率とは、ＢＰＳＧ膜の厚さが０．６μｍの時の容量に対するＢＰＳＧ膜の容量の比率を示す。即ち、ＢＰＳＧ膜の膜厚が０．６μｍのときの容量が容量比率１である。図６は、図５のＢＰＳＧ厚さを容量比率で書き換えたものに相当する。それぞれのプロットから容量比率と逆回復ｄｖ／ｄｔとは、比例関係にあることがわかる。
図７は、半導体装置１００の上面図の一例を示す。図８は、図７のＡ−Ａ'断面の一例を示す。
半導体装置１００の上面には、ゲートパッド１７及びエミッタパッド１８が形成される。ゲートパッド１７及びエミッタパッド１８は、それぞれゲート電極８とエミッタ電極１０とに電気的に接続される。
エミッタパッド１８は、ワイヤボンディング領域２０及び低誘電率領域２１を含む。ワイヤボンディング領域２０は、ワイヤ１９がボンディングされる領域を指す。一方、低誘電率領域２１は、ワイヤ１９がボンディングされない領域を指す。
ワイヤボンディング領域２０では、層間絶縁膜９が形成され、低誘電率膜１５が形成されない。ワイヤボンディング領域２０にワイヤ１９がボンディングされると、ワイヤボンディング領域２０に形成された絶縁膜が押しつぶされる場合がある。また、絶縁膜は、比誘電率が低い程、絶縁膜の密度が粗くなるので押しつぶされやすい。即ち、ワイヤボンディング領域２０において、層間絶縁膜９を形成するが、低誘電率膜１５を形成しないことによって、低誘電率膜１５が押しつぶされることがない。
低誘電率領域２１では、低誘電率膜１５に加えて、層間絶縁膜９が形成される。これにより、低誘電率領域２１において、フローティングｐ領域１３とエミッタ電極１０との間の容量を低下できる。また、低誘電率領域２１では、少なくとも一部の領域において、低誘電率膜１５が形成されればよく、必ずしも低誘電率領域２１の全面に低誘電率膜１５を形成する必要がない。
以上の通り、本例の半導体装置１００は、ワイヤボンディング領域２０と低誘電率領域２１とで異なる構造を有する。これにより、半導体装置１００は、フローティングｐ領域１３とエミッタ電極１０との間の容量を低減し、且つ、ワイヤ１９のボンディング時において、フローティングｐ領域１３とエミッタ電極１０との絶縁性を確保できる。
図９は、図７のＡ−Ａ'断面の他の例を示す。本例の半導体装置１００では、低誘電率膜１５と層間絶縁膜９とが選択的に形成される。即ち、低誘電率領域２１では、低誘電率膜１５が形成され、層間絶縁膜９が形成されない。
ワイヤボンディング領域２０では、層間絶縁膜９が形成され、低誘電率膜１５が形成されない。但し、フローティングｐ領域１３とエミッタ電極１０との間の容量を低減するために、ワイヤボンディング領域２０においても低誘電率膜１５と層間絶縁膜９との積層膜を用いてもよい。この場合、ワイヤ１９のボンディングによって低誘電率膜１５が押しつぶされたとしても、層間絶縁膜９によってフローティングｐ領域１３とエミッタ電極１０との間の絶縁性を確保できる。ワイヤボンディング領域２０と低誘電率領域２１の各領域において、層間絶縁膜９、低誘電率膜１５及び層間絶縁膜９と低誘電率膜１５との積層膜のいずれの膜を用いるかは、要求されるボンディング時の信頼性と、逆回復ｄｖ／ｄｔの制御性とに応じて調整すればよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、及び図面中において示した装置、システム、プログラム、及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１・・・ｎ−ドリフト層、２・・・ｐ＋コレクタ領域、３・・・ｎ＋バッファ層、４・・・ｐ層、５・・・ｎ＋エミッタ領域、６・・・トレンチ、７・・・ゲート絶縁膜、８・・・ゲート電極、９・・・層間絶縁膜、１０・・・エミッタ電極、１１・・・ｐ＋ベース領域、１２・・・ｐ−ベース領域、１３・・・フローティングｐ領域、１４・・・コレクタ電極、１５・・・低誘電率膜、１６・・・積層絶縁膜、１７・・・ゲートパッド、１８・・・エミッタパッド、１９・・・ワイヤ、２０・・・ワイヤボンディング領域、２１・・・低誘電率領域

Claims (12)

  1. 複数のトレンチを有する半導体装置であって、
    エミッタ電極と、
    隣接する前記トレンチ間に設けられた第１導電型のフローティング層と、
    前記フローティング層と前記エミッタ電極との間に設けられた低誘電率膜と
    を備え、
    前記低誘電率膜の比誘電率が３．９より低い
    半導体装置。
  2. 前記トレンチ内に形成されたゲート電極をさらに備え、
    前記ゲート電極と前記フローティング層との間の容量は、前記エミッタ電極と前記フローティング層との間の容量の６倍よりも大きい
    請求項１に記載の半導体装置。
  3. 前記低誘電率膜の膜厚が１μｍ以下である
    請求項１又は２に記載の半導体装置。
  4. 前記低誘電率膜の材料は、ＳｉＯＦ、ＳｉＯＣ、Ｓｉ−Ｈ含有ＳｉＯ２、メチル基含有ＳｉＯ２、パレリン系樹脂、ポリアリルエーテル系樹脂及びポーラス材料のいずれか１つを含む
    請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記低誘電率膜と前記フローティング層との間に、前記低誘電率膜よりも比誘電率の高い第１層間絶縁膜をさらに備える
    請求項１から４のいずれか一項の記載の半導体装置。
  6. 前記第１層間絶縁膜の膜厚は、前記低誘電率膜の膜厚よりも薄い
    請求項５に記載の半導体装置。
  7. 前記第１層間絶縁膜はゲート熱酸化膜である
    請求項５又は６に記載の半導体装置。
  8. 前記第１層間絶縁膜は、ＬＯＣＯＳ膜である
    請求項５又は６に記載の半導体装置。
  9. 前記低誘電率膜と前記第１層間絶縁膜との間に、前記低誘電率膜よりも比誘電率の高い第２層間絶縁膜をさらに備える
    請求項５から８のいずれか一項に記載の半導体装置。
  10. 前記第２層間絶縁膜の膜厚は、前記第１層間絶縁膜の膜厚よりも厚い
    請求項９に記載の半導体装置。
  11. 平面視で、前記エミッタ電極が形成された領域は、
    前記低誘電率膜及び前記第２層間絶縁膜が形成された第１領域と、
    前記第２層間絶縁膜が形成され、前記低誘電率膜が形成されない第２領域と
    を含む
    請求項９又は１０に記載の半導体装置。
  12. 前記エミッタ電極は、前記第２領域において、ワイヤボンディング用のワイヤと接続される
    請求項１１に記載の半導体装置。
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