KR100304716B1 - 모스컨트롤다이오드및그제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 83
- 238000004519 manufacturing process Methods 0.000 title abstract description 15
- 229910044991 metal oxide Inorganic materials 0.000 title abstract description 3
- 150000004706 metal oxides Chemical class 0.000 title abstract description 3
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 238000000034 method Methods 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 11
- 239000004020 conductor Substances 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 229920005591 polysilicon Polymers 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 13
- 238000005468 ion implantation Methods 0.000 claims description 13
- 239000002131 composite material Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 230000005669 field effect Effects 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 12
- 238000011084 recovery Methods 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 241001354791 Baliga Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- QVMHUALAQYRRBM-UHFFFAOYSA-N [P].[P] Chemical compound [P].[P] QVMHUALAQYRRBM-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000007306 functionalization reaction Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
Abstract
다수 캐리어 소자인 MOSFET의 게이트 전극을 드레인과 접지시켜 두 개의 단자를 갖도록 구성함으로써 별도의 역방향 회복 시간(Reverse Recovery Time)을 개선하기 위한 공정을 진행하지 않고도 스위칭 속도와 역방향 누설전류 특성이 개선된 모스 콘트롤 다이오드에 대하여 개시한다. 이러한 모스 컨트롤 다이오드는 반도체 기판의 표면에 형성된 게이트 산화막에 불연속 영역을 구성하여 도전물질인 게이트 전극이 반도체 기판에 연결되도록 구성함으로써 달성이 가능하다. 또한, 반도체 기판에 트랜치를 형성하여 게이트 산화막을 트래치의 양측벽에 형성하고 게이트 전극은 트랜치 바닥을 통하여 반도체 기판과 연결되도록 구성할 수도 있다. 반도체 기판의 표면, 또는 트랜치 형태로 구성된 게이트 전극은 복수개로 형성하여 순방향 도통전압을 낮추는 것이 적합하다.
Description
본 발명은 반도체 디바이스(Device) 중에서 파워 디바이스(power device)에 관한 것으로, 보다 상세하게는 두 개의 단자를 갖는 모스(MOS) 컨트롤(control) 다이오드 및 그 제조방법에 관한 것이다.
반도체 디바이스는 정보나 신호의 처리뿐만 아니라, 전기 회로나 전자 회로 등의 전류나 전력의 제어에도 이용된다. 이중에서, 전력을 제어할 목적으로 사용되는 디바이스는 신호처리용 디바이스와 비교해서 큰 전류나 전압을 취급하지 않으면 안된다. 따라서, 이러한 전류나 전력을 제어하는 목적으로 이용되는 디바이스를 다른 신호처리용 디바이스와 구별하여 일반적으로 파워 디바이스라 부른다. 이러한 파워 디바이스는 대전력을 제어하기 위해 전류가 흐르는 면적이 넓고, 내전압을 증폭하기 용이한 종형구조를 갖는데, 이것은 신호처리용 디바이스와는 전혀 다른 구조라 할 수 있다.
최근 전자기기의 고기능화 및 고효율화가 진전되어, 소형화가 가능한 스위칭전원이 점차 확대되고 있다. 이러한 스위칭 전원은 스위칭 손실이 적은 다이오드의 사용이 일반적으로 요구되고 있다. 이러한 요구에 부응하기 위해 초기에는 PN접합 다이오드에서 전류의 역방향 회복시간(Trr: Reverse Recovery Time) 특성을 개선하기 위하여, PN 접합에 금(Au)이나 백금(Pt)등의 첨가물을 도핑하거나, 전자 및 양자 등을 입자조사(Particle irradiation)하여, PN 접합에서 실리콘 원자의 재결합의 중심을 만들어 주는 방법으로 고속 스위칭을 구현하였다. 그러나, 이러한 방법은 제조공정이 어렵고 비용이 많이 드는 한편 역방향 누설전류가 증가하는 단점이 있다.
또한, 종래의 쇼트키 장벽(schottky barrier)을 이용한 쇼트키 다이오드는 다수 캐리어 소자로서 소수 캐리어의 축적효과가 없으므로 별도의 역방향 회복시간(Trr)을 증대하기 위한 추가적인 공정이 필요 없이 고속 스위칭의 구현이 가능하다. 그러나, 이러한 쇼트키 다이오드는 역전압이 낮고 역전류가 큰 단점을 또한 갖고 있다.
따라서, 최근에는 다수 캐리어 소자인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 이용하여 고속 스위칭을 달성하려는 시도가 있다. 이에 대한 선행 연구가 B. JAYANT BALIGA에 의해 저술된 'Power Semiconductor Device'(1996 by PWS publishing Company, a division of Thomson Publishing Inc.)의 페이지 336∼343에 기술되어 있다.
그러나, MOSFET와 같은 3개의 소오스, 드레인 및 게이트 전극을 사용하여 스위칭 소자를 구성할 경우, 고속의 스위칭 속도를 달성할 수 있으나 집적화의 달성이 어렵고, 이러한 파워 디바이스(power device)를 응용하는 전력회로가 복잡해지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 다수 캐리어 소자인 MOSFET의 게이트 전극을 드레인과 접지시켜 두 개의 단자로 구성하여, 별도의 역방향 회복시간(Trr) 특성을 개선하기 위한 추가적인 공정이 없이도 스위칭 동작이 매우 빠르고, 역방향 누설전류가 큰 문제점을 개선할 수 있는 모스 컨트롤 다이오드를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 모스 컨트롤 다이오드의 제조방법을 제공하는데 있다.
도 1내지 도 3은 본 발명의 제1 실시예에 의한 모스 컨트롤 다이오드의 구조 및 동작원리를 설명하기 위하여 도시한 단면도들이다.
도 4내지 도 7은 본 발명의 제1 실시예에 의한 모스 컨트롤 다이오드의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 8 및 도 9는 본 발명의 제2 실시예에 따른 트랜치형 모스 컨트롤 다이오드의 구조 및 동작원리를 설명하기 위하여 도시한 단면도들이다.
도 10내지 도 14는 본 발명의 제2 실시예에 의한 트랜치형 모스 컨트롤 다이오드의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 15는 종래의 PN 접합 다이오드 및 본 발명에 따른 모스 컨트롤 다이오드의 전류 역방향 회복시간을 설명하기 위해 도시한 특성도이다.
* 도면의 주요부분에 대한 부호의 간단한 설명 *
100, 200: 제1 도전형 반도체 기판, 102, 202: 게이트 산화막,
104, 204: 폴리실리콘층, 106, 206: 베이스웰 영역,
108, 208: 도전층, 110, 210: 소오스 웰 영역,
112, 212: 절연막, 114, 214: 소오스 전극,
116, 216: 드레인 전극, 118: 공핍층,
220: 트랜치 122, 222: 전자의 흐름,
300: 순방향/역방향시 전압 파형, 302: 순방향/역방향시 전류파형,
304: 지연 현상이 없는 Trr 파형.
상기의 기술적 과제를 달성하기 위하여, 본 발명의 제1실시예에 의한 모스컨트롤 다이오드는, 드레인 영역으로서의 제1도전형의 반도체 기판과, 상기 반도체 기판의 표면에 형서되고 막 (layer)의 중간에 불연속 영역이 있어서 서로 연결이 되지 않은 형상으로 구성된 게이트 산화막과, 상기 게이트 산화막의 불연속 영역을 통하여 반도체 기판과 연결되는 게이트 전극과, 상기 서로 연결되지 않은 형상의 게이트 산화막의 하부 반도체 기판 양측에 형성된 제2도전형의 베이스웰 영역과, 상기 베이스웰 영역내에 형성된 제1도전형의 소오스 웰 영역을 포함하여 구성되는 것을 기본 구조로 한다.
상기 본 발명의 제1 실시예에 의한 모스 컨트롤 다이오드는, 상기 게이트 전극 위에서 게이트 전극 상부를 모두 덮도록 구성된 절연막과, 상기 소오스 웰 영역 위에 소오스 영역과 연결되고 반도체 기판의 전체를 덮으면서 도전물질로 구성된 소오스 전극과, 상기 반도체 기판과 연결된 하부에 도전물질로 구성된 드레인 전극을 추가로 구비하는 것이 적합하다. 바람직하게는, 상기 게이트 전극은 폴리실리콘층과 금속층의 복합층이며, 상기 제1 도전형 및 제2 도전형은 N 및 P형 불순물인 것이 적합하다.
상기의 기술적 과제를 달성하기 위하여 본 발명의 제2 실시예에 의한 트랜치형 모스 컨트롤 다이오드는, 드레인 영역으로서의 제1 도전형 반도체 기판과, 상기 반도체 기판에 1차 이온주입을 수행하여 형성한 제2 도전형 베이스웰 영역과, 상기 제2 도전형 베이스웰 영역 내에 형성한 제1 도전형의 소오스 웰 영역과, 상기 반도체 기판을 트랜치 식각하여 형성한 폴리실리콘층을 포함하는 게이트 전극과, 상기 게이트 전극의 상부를 모두 덮으며 상기 소오스 웰의 일부를 노출시키도록 반도체 기판 위에 형성된 절연막과, 상기 노출된 소오스 웰과 상기 절연막 위에 반도체 기판을 모두 덮도록 형성된 소오스 전극을 포함하여 구성된 것을 기본 구조로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 트랜치형 모스 컨트롤 다이오드는 게이트 전극의 양측벽에 구성된 게이트 산화막과, 반도체 기판과 연결된 하부에 도전물질로 구성된 드레인 전극을 추가로 구비하는 것이 적합하다.
상기 베이스웰 영역보다 깊게 제1 도전형 반도체 기판의 일부를 포함하도록 식각하여 구성한 트랜치 및 상기 트랜치에 형성되는 게이트 전극은, 복수개로 구성하는 것이 적합하다. 또한, 상기 게이트 전극은 트랜치의 양측벽과 바닥에 일정두께로 형성된 폴리실리콘층과, 상기 트랜치를 완전히 매립하는 금속층의 복합층으로 형성된 것이 적합하다.
상기의 다른 기술적 과제를 달성하기 위하여, 본 발명의 제1 실시예에 의한 모스 컨트롤 다이오드의 제조방법은, 먼저 제1 도전형 반도체 기판에 막(layer)의 중간에 불연속 영역이 있어서 서로 연결되지 않은 형상으로 구성된 게이트 산화막을 형성한다. 상기 불연속 영역을 통하여 반도체 기판과 접속되는 게이트 전극을 상기 게이트 산화막 위에 패터닝한다. 상기 게이트 전극을 마스크로 1차 이온주입을 진행하여 반도체 기판에 제2 도전형의 베이스웰 영역을 형성한다. 상기 1차 이온주입이 완료된 결과물에 2차 이온주입을 실시하여 상기 베이스웰 영역 내에 제1 도전형의 소오스 웰 영역을 형성한다. 이어서, 상기 게이트 전극을 제외한 다른 영역에 있는 게이트 산화막을 제거하고 게이트 전극을 전부 감싸는 절연막을 형성한다. 상기 결과물에 상기 소오스 웰 영역과 연결되고 반도체 기판 상부를 덮으면서 도전물질로 구성된 소오스 전극을 형성한다. 최종적으로, 상기 반도체 기판과 연결된 하부에 도전물질로 구성된 드레인 전극을 형성함으로써 본 발명의 제1 실시예에 의한 모스 컨트롤 다이오드의 제조를 완료한다.
상기의 다른 기술적 과제를 달성하기 위하여 본 발명의 제2 실시예에 의한 트랜치형 모스 컨트롤 다이오드의 제조방법은, 먼저 제1 도전형의 반도체 기판에 1차 이온주입을 진행하여 제2 도전형의 베이스웰 영역을 형성한다. 상기 결과물에 2차 이온주입을 실시하여 상기 베이스웰 영역 내에 제1 도전형의 소오스 웰 영역을 형성한다. 이어서, 상기 반도체 기판에서 베이스웰 영역보다 깊게 제1 도전형 반도체 기판의 일부가 식각되도록 트랜치를 형성한다. 계속해서, 상기 트랜치의 양측벽에 게이트 산화막을 형성하고, 상기 트랜치를 매립하는 게이트 전극을 형성한다. 최종적으로 상기 게이트 전극이 형성된 반도체 기판 위에 소오스 웰의 일부를 노출시키면서 게이트 전극의 상부를 모두 덮는 절연막을 형성함으로써 본 발명의 제2 실시예에 의한 트랜치형 모스 컨트롤 다이오드의 제조를 완료한다.
본 발명의 바람직한 실시예에 의하면, 상기 트랜치와, 게이트 산화막을 포함하는 게이트 전극은 복수개로 형성하는 것이 바람직하다.
상기 게이트 전극을 형성하는 방법은 상기 트랜치의 양측벽 및 바닥에 일정 두께로 폴리실리콘층을 형성하고, 상기 트랜치를 완전히 매립하는 도전물질을 적층하고, 상기 도전물질을 반도체 기판이 노출되도록 에치백하여 형성한다. 또한, 상기 절연막을 형성한 다음, 상기 노출된 소오스 웰과 절연막 위에 도전물질로 구성된 소오스 전극을 형성하고, 상기 반도체 기판과 연결된 하부에 도전물질로 구성된 드레인 전극을 추가로 진행하는 것이 바람직하다.
본 발명에 따르면, 다수 캐리어 소자인 MOSFET를 변형시켜 두 개의 단자를 갖는 스위칭 다이오드로 활용함으로써, 별도의 역방향 회복시간(Trr) 특성을 개선시키는 공정을 진행하지 않고도 스위칭 동작이 매우 빠른 모스 컨트롤 다이오드를 실현할 수 있다. 동시에 역전류가 매우 적어 쇼트키 다이오드의 단점인 누설 전류가 큰 문제점을 보완할 수 있는 모스 컨트롤 다이오드를 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
제1 실시예
도 1내지 도 7은 본 발명의 제1 실시예에 의한 모스 컨트롤 다이오드의 특징 및 제조방법을 설명하기 위하여 도시한 단면도들이다.
먼저, 도 1내지 도 3을 참조하여 본 발명의 제1 실시예에 의한 모스 컨트롤 다이오드의 구조 및 동작원리를 상세히 설명하기로 한다.
도 1은 본 발명에 따른 모스 컨트롤 다이오드에 소오스 전극(114)에 마이너스(-), 드레인 전극(116)에 플러스(+)를 각각 인가하여 순방향 바이어스(forward bias)로 구성했을 때의 단면도이다. 본 발명에 제1 실시예에 의한 모스 컨트롤 다이오드의 구성은, (a) 드레인 영역으로 활용되는 N형 반도체 기판(100)과, (b) 상기 반도체 기판(100)의 표면에 형성되고 막(layer)의 중간에 불연속 영역이 있어서 서로 연결되지 않은 형상으로 구성된 게이트 산화막과, (c) 게이트 산화막의 불연속 영역을 통하여 반도체 기판(100)에 직접 연결되도록 구성된 폴리실리콘층(106)과 알루미늄과 같은 도전층(108)의 복합층으로 구성된 게이트 전극과, (d)게이트 산화막(102) 아래의 반도체 기판(100) 양측에 형성된 P형의 베이스웰(base well) 영역(106)과, (e) P형의 베이스웰 영역 내에 형성된 N형의 소오스 웰 영역(110)을 기본 구성으로 한다.
또한, 추가적으로 (f)게이트 전극(106, 108)을 감싸도록 형성된 BPSG(Boron Phosphorus Silicate Glass) 또는 PSG(Phosphorus Silicate Glass)를 재질로 하는 절연막(112)과, (g) 상기 소오스 웰 영역(110)과 연결되면서 반도체 기판(100)을 덮도록 형성된 도전물질, 예컨대 알루미늄(Al)으로 구성된 소오스 전극(114)과,(h) 반도체 기판(100)과 연결된 하부에 도전물질, 예컨대 알루미늄(Al)으로 구성된 드레인 전극(116)이 구성되어 있다.
여기서, 상기 게이트 산화막(102)과 폴리실리콘층(104)과 도전층(108)의 복합층으로 형성된 게이트 전극은 본 발명에 따른 독특한 특징적인 구조이다. 이러한 특징적인 구조에 의한 동작원리를 설명하면, 상기 게이트 산화막(102)의 중간에 불연속 영역이 형성되어 있어 게이트 산화막(102) 위에 있는 게이트 전극(104)은 불연속 영역을 통해 반도체 기판(100)인 드레인 영역과 연결되도록 된다. 이러한 구조는 세 개의 단자로 구성된 MOSFET를 두 개의 단자인 다이오드로 활용케 하는 중요한 요소라 할 수 있다. 그러나, 소오스 영역(110), 베이스웰 영역(106) 및 하부 반도체 기판(100)은 NPN 구조를 갖게 된다. 따라서, 소오스 전극에 마이너스(-) 전원을 인가하고, 드레인 전극(116)에 플러스(+)의 전원을 인가할 경우에, 드레인 전극에 인가한 플러스 전원은 그대로 반도체 기판(100)을 통해 게이트 전극으로 전달되어 게이트 산화막(102) 하부에 채널(channel)이 생기면서 소오스 전극(114)과 드레인 전극(116) 간의 전위차에 의해 전자의 흐름(122)이 발생함으로써 스위칭 동작을 한다. 여기서 참조부호 118은 순방향 바이어스가 가해질 때, 베이스 웰 영역(106)의 경계면에서 형성되는 공핍층을 나타낸다.
도 2를 참조하면, 상기 도 1에서 소오스 전극(114)과 드레인 전극(116)에 인가하는 순방향 바이어스 전압을 더 높일 경우에 공핍층(118)이 서로 맞닿은 핀치오프(Pinch off) 상태를 나타낸 단면도이다. 이러한 핀치오프(Pinch off) 상태에 도달하면 전류는 더 이상 증가하지 않고 포화되게 된다.
도 3을 참조하면, 상기 도 1에서 소오스 전극에 플러스(+) 전원을, 드레인 전극에 마이너스(-) 전원을 연결하여 역방향 바이어스(Reverse bias)를 인가하였을 때의 단면도이다. 이때에는 소오스 웰 영역(110)과 P형의 베이스웰 영역(106)의 경계면에서 공핍층(118)이 형성되게 된다. 따라서, 전류가 흐르는 방향인 채널을 형성하지 않음으로써 역방향 누설전류(leakage current)를 줄일 수 있는 적절한 구조라고 할 수 있다.
이어서, 도 4내지 도 7을 참조하여 본 발명의 제1 실시예에 의한 모스 컨트롤 다이오드의 제조방법을 설명한다.
도 4를 참조하면, 드레인 영역으로 사용되는 제1 도전형, 예컨대 N형 반도체 기판(100)에 게이트 산화막(102)을 1000∼2000Å의 범위로 형성한다. 상기 게이트 산화막(102)에 사진 및 식각공정에 의한 패터닝을 진행하여 막(layer)의 중간에 불연속 영역이 있어서, 서로 연결되지 않은 형상으로 구성된 게이트 산화막(102)을 형성한다. 이어서, 상기 게이트 산화막(102)이 형성된 반도체 기판(100) 위에, 게이트 전극으로 사용될 불순물이 도핑된 폴리실리콘층(doped polysilicon, 104)을 적층하고 패터닝을 진행하여, 상기 불연속 영역을 통하여 반도체 기판과 접속되는 폴리실리콘층(104)으로 구성된 게이트 전극을 형성한다.
도 5를 참조하면, 상기 폴리실리콘층(104)으로 구성된 게이트 전극이 형성된 결과물 상에, 제2 도전형의 P형 불순물인 붕소(Boron)와 같은 불순물을 1차 이온주입하여 반도체 기판 내에 P형의 베이스웰 영역(106)을 형성한다. 이때, 이온주입 마스크로 게이트 전극을 사용하는 것이 적합하다. 이어서 상기 이온 주입이 끝난결과물에 도전층(108), 예컨대 알루미늄층을 스퍼터링 방법으로 적층한 후, 폴리실리콘층(106) 위에만 남도록 패터닝하여 폴리실리콘층(104)과 도전층(108)의 복합층으로 구성된 게이트 전극을 형성한다.
도 6을 참조하면, 상기 게이트 전극이 형성된 결과물에 N+형 불순물, 예컨대 농도가 높은 인(Phosphorus)을 2차 이온주입하여 상기 베이스웰 영역(106) 내에 소오스 웰 영역(110)을 형성한다. 따라서, 소오스 웰 영역(110)과 베이스웰 영역(106)과 반도체 기판(100)은 NPN 구조를 갖게 된다.
도 7을 참조하면, 상기 소오스 웰 영역(110)을 형성한 결과물에 사진 및 식각공정을 진행하여 게이트 전극을 제외한 다른 영역에 있는 게이트 산화막(102)을 전부 제거하고, 절연막(112), 예컨대 BPSG 또는 PSG막을 통상의 화학 기상 증착(CVD) 방법으로 적층한다. 이어서, 상기 절연막(112)에 패터닝을 진행하여 절연막(112)이 폴리실리콘층(104)과 알루미늄층(108)의 복합층으로 구성된 게이트 전극을 모두 감싸도록 형성한다. 이어서, 상기 절연막(110)이 형성된 반도체 기판 위에 도전물질, 예컨대 알루미늄층을 적층하여 소오스 전극(114)을 형성한다. 이때, 소오스 전극(114)은 상기 절연막(112)에 의해 감싸진 게이트 전극을 제외한 소오스 웰 영역(110)과 연결된다. 최종적으로 드레인 영역인 반도체 기판(100)의 이면(backside)에 도전물질인 알루미늄층을 증착하여 드레인 전극(116)을 형성함으로서 본 발명의 제1 실시예에 의한 모스 컨트롤 다이오드 형성공정을 완료한다.
제2 실시예
도 8내지 도 14는 본 발명의 제2 실시예에 의한 트랜치형 모스 컨트롤 다이오드 및 그 제조방법을 설명하기 위하여 도시한 단면도들이다.
먼저, 도 8 및 도 9를 참조하여 본 발명에 의한 트랜치형 모스 컨트롤 다이오드의 구조 및 동작원리를 설명한다. 참고로 제2 실시예에 기술되는 모든 참조부호는 제1 실시예와 대응이 되도록 구성함으로써 설명 및 이해를 용이하게 하였다.
도 8은 본 발명의 제2 실시예에 의한 트랜치형 모스 컨트롤 다이오드의 구조를 도시한 단면도이다. 상술한 제1 실시예에 의한 모스 컨트롤 다이오드는, 스위칭 동작이 매우 빠르고, 역방향 누설 전류를 적게 할 수 있는 장점이 있다. 하지만, 전자의 흐름이 발생하는 채널이 게이트 산화막을 돌아서 형성되기 때문에 도통전압(forward voltage)이 다소 높아지는 문제점이 있다. 이러한 문제를 보완할 수 있는 구조가 아래에서 설명되는 트랜치형 모스 컨트롤 다이오드이다.
본 발명의 제2 실시예에 의한 트랜치형 모스 컨트롤 다이오드의 구조는, (A) 드레인 영역으로서의 N형 반도체 기판(200)과, (B) 상기 반도체 기판(200)에 P형 불순물을 1차 이온주입하여 형성한 베이스웰 영역(206)과, (C) N+형 불순물을 2차 이온주입하여 상기 베이스웰 영영(206) 내에 형성한 소오스 웰 영역(210)과, (D) 상기 반도체 기판(200)을 트랜치 식각하여 매립하도록 형성한 폴리실리콘층(204)과 도전층(208)인 알루미늄층의 복합층으로 구성된 게이트 전극(204, 208)과, (E)상기 게이트 전극의 상부를 덮으면서 상기 소오스 웰 영역(210)의 일부를 노출하고 산화막(SiO2)으로 구성된 절연막(212)과, (F) 상기 노출된 소오스 웰 영역(210) 및 상기 절연막(212)을 덮으면서 도전물질로 구성된 소오스 전극(214)을 기본 구성으로 한다. 또한, 상기 트랜치의 양측벽, 즉 게이트 전극의 외측벽에 구성된 게이트 산화막(202)과, 상기 반도체 기판(100)의 이면에 도전물질인 알루미늄으로 구성된 드레인 전극(216)이 추가되어 있다. 여기서 참조부호 201은 반도체 기판(100)에서 N형 불순물의 농도가 높은 N+영역을 가리킨다.
상기 트랜치형 모스 컨트롤 다이오드의 특징 및 동작원리는 게이트 전극이 종래와 같이 게이트 산화막에 의해 반도체 기판(100)인 드레인 영역과 절연되지 않고, 트랜치의 바닥을 통해 직접 연결되어 있다. 그러므로 소오스 전극(114)에 마이너스(-), 드레인 전극(116)에 플러스(+)의 순방향 바이어스(forward bias)를 인가하면, 드레인 전극에 인가되는 전원이 직접 게이트 전극(204, 208)에 전달되면서 채널을 통한 전자 흐름(222)을 발생시켜 스위칭 동작을 하게 된다. 반대로 역방향 바이어스(Reverse bias)를 인가하면 전자의 흐름이 발생할 수 있는 채널이 형성되지 않아서 누설전류를 효과적으로 차단할 있다. 따라서, 이러한 트랜치형 모스 컨트롤 다이오드는 다수 캐리어 소자인 MOSFET를 변형시켜 두 개의 단자를 갖는 스위칭 다이오드로 활용함으로써, 스위칭 동작이 매우 빠르고, 역전류가 매우 적어 누설 전류를 줄일 수 있다. 더욱이, 이러한 트랜치형의 게이트 전극(204, 208) 구조는 채널이 게이트 산화막(202)을 돌아서 형성되지 않고 직선적으로 형성되고, 집적도를 높일 수 있기 때문에 순방향의 도통전압(forward voltage)을 낮출 수 있는 장점이 부가적으로 발생한다.
도 9는 상기 도 8에 기술된 트랜치에 형성된 게이트 산화막과, 게이트 전극을 복수개로 구성하였을 때의 단면도이다. 여기서 참조부호 224는 트랜치에 형성된 게이트 산화막, 폴리실리콘층, 알루미늄층을 가리킨다. 이러한 복수개로 형성된 게이트 전극(224)은 전자가 이동할 수 있는 통로(current path)가 직진성을 띠게 함과 동시에 복수개가 되도록 하여 도통전압(forward voltage)을 낮출 수 있는 수단이 된다. 따라서, 고속 스위칭을 실현하고 역방향 누설전류를 줄이기 위해, 다소 높아질 수 있는 순방향 도통전압을 낮출 수 있다. 나머지 참조부호들은 도 8에 설명된 것과 동일하기 때문에 생략한다.
이어서, 도 10내지 도 14를 참조하여 본 발명의 제2 실시예에 의한 트랜치형 모스 컨트롤 다이오드의 제조방법을 설명한다.
도 10을 참조하면, N형의 반도체 기판(200)에 P형 불순물인 붕소(Boron)를 1차 이온주입하여 베이스웰 영역(206)을 형성한다. 이어서, 인(Phosphorus)과 같은 N형 불순물을 반도체 기판(200)에 높은 도즈(Dose)로 2차 이온주입하여 상기 베이스웰 영역(206) 내에 N+의 소오스 웰 영역(210)을 형성한다. 여기서 참조부호 201은 드레인 영역으로 이용되는 반도체 기판(200)에서 N형 불순물의 농도가 높은 N+영역을 가리킨다.
도 11을 참조하면, 상기 2차 이온주입이 끝난 반도체 기판(200)에 게이트 전극을 형성하기 위해, 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 반도체 기판(200)에 트랜치(220)를 형성한다. 이때, 트랜치(220)를 형성하는 깊이는 상기 베이스웰 영역(206)보다 더 깊게 반도체 기판(200)의 일부까지 식각되도록 하는 것이 적당하다. 이어서, 상기 트랜치(220)가 형성된 반도체 기판(200)에 게이트 산화막으로 사용될 산화막을 도포하고 반응성 이온 식각(RIE: Reactive Ion Etching)을 진행하여 트랜치(220)의 바닥 및 반도체 기판(200)의 표면에 있는 산화막을 제거한다. 따라서, 게이트 산화막(202)은 트랜치(220)의 양측벽에만 형성되게 된다.
도 12를 참조하면, 게이트 산화막(202)이 형성된 반도체 기판(200)에 게이트 전극으로서의 폴리실리콘층(204)을 적층하고, 그 상부에 도전층(208), 예컨대 알루미늄층을 두꺼운 두께로 적층하여 트랜치를 완전히 매립하도록 한다. 이어서, 상기 폴리실리콘층(204) 및 도전층(208)을 반도체 기판의 표면이 노출될 때까지 에치백(etchback)하여 트랜치를 매립하는 게이트 전극을 형성한다.
도 13을 참조하면, 상기 폴리실리콘층(204)과 도전층(208)의 복합층으로 이루어진 게이트 전극이 형성된 반도체 기판에, 산화막을 재질로 하는 절연막(212)을 일정 두께로 형성한다. 이어서, 상기 절연막(212)을 패터닝하여 패턴닝된 절연막이 게이트 전극의 상부를 전부 덮고, 소오스 웰 영역(210)의 일부를 노출시키도록 한다.
도 14를 참조하면, 상기 절연막(212)이 형성된 반도체 기판의 상부(top side)에 알루미늄과 같은 도전물질을 적층하여 소오스 전극(214)을 형성한다. 이어서, 드레인 영역으로 사용되는 반도체 기판(200)의 이면(backside)에 도전물질을 적층하여 드레인 전극(216)을 형성함으로써 본 발명의 제2 실시예에 따른 트랜치형 모스 컨트롤 다이오드의 형성공정을 완료한다.
도 15는 종래의 PN 접합 다이오드 및 본 발명에 따른 모스 컨트롤 다이오드의 전류 역방향 회복시간을 설명하기 위해 도시한 특성도이다. 도면에서 Y축은 전압 및 전류의 레벨(level)을 나타내고, X축은 시간을 각각 나타낸다. 도면에서 참조부호 300은 순방향/역방향시에 전압의 파형을 가리키고, 302는 순방향/역방향시의 전류의 파형을 각각 가리킨다. 종래의 PN 접합 다이오드의 경우에는, 순 방향 바이어스를 인가하면 순방향 전압강하(Vf) 동안 순방향 전류(If: Forward current))가 흐르고, 역방향 바이어스(Vr)가 인가되면 역방향 전류(Reverse Current)가 흐르는 Trr 구간(도면의 점선 부분)이 발생한다. 그러나, 본 발명에 따른 모스 컨트롤 다이오드는 소자의 동작 원리상 다수캐리어 소자에 의해 작동되므로 소수 캐리어 축적효과에 의한 Trr 지연 현상이 없는 장점(304)을 가진다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 다수 캐리어 소자인 MOSFET를 두 개의 단차를 갖는 다이오드로 변형하여, 별도의 역방향 회복시간(Trr) 특성을 개선하기 위한 별도의 공정을 추가하지 않고, 고속의 스위칭 동작이 가능하고, 역방향 누설전류를 줄일 수 있는 모스 컨트롤 다이오드 및 그 제조방법을 실현할 수 있다.
Claims (14)
- 드레인 영역으로서의 제1 도전형 반도체 기판;상기 반도체 기판에 1차 이온주입을 수행하여 형성한 제2 도전형 베이스웰영역;상기 제2 도전형 베이스웰 영역 내에 형성한 제1 도전형의 소오스 웰 영역;상기 반도체 기판을 트랜치 식각하여 형성한폴리실리콘층과 금속층의 복합층으로 된 게이트 전극;상기 게이트 전극의 상부를 모두 덮으며 상기 소오스 웰의 일부를 노출시키도록 상기 반도체 기판 위에 형성된 절연막; 및상기 노출된 소오스 웰과 상기 절연막 위에 반도체 기판을 모두 덮도록 형성된 소오스 전극을 포함하여 구성되는 것을 특징으로 하는 모스 컨트롤 트랜치형 다이오드.
- 제1항에 있어서, 상기 트랜치를 형성하는 깊이는 상기 소오스 웰 영역과 베이스웰 영역보다 깊게 제1 도전형 반도체 기판의 일부를 포함하게 구성된 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드.
- 제1항에 있어서, 상기 게이트 전극의 양측벽에 게이트 산화막이 추가로 구성되어 있는 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드.
- 제1항에 있어서, 상기 절연막은 산화막(SiO2)을 사용하여 구성한 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드.
- 제1항에 있어서, 상기 트랜치 또는 게이트 전극은 반도체 기판에 복수개로 구성된 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드.
- 제1항에 있어서, 상기 제1 도전형 반도체 기판과 연결된 하부에 도전물질로 구성된 드레인 전극이 추가로 구성된 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드.
- 제1항에 있어서, 상기 제1 도전형은 N형 불순물인 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드.
- 제1항에 있어서, 상기 제2 도전형은 P형 불순물인 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드.
- 제1 도전형 반도체 기판에 1차 이온주입을 실시하여 제2 도전형의 베이스웰 영역을 형성하는 단계;상기 결과물에 2차 이온주입을 실시하여 상기 베이스웰 영역 내에 제1 도전형의 소오스 웰 영역을 형성하는 단계;상기 소오스 웰 영역이 형성된 반도체 기판의 소정영역을 식각하여 트랜치를 형성하는 단계;상기 트랜치의 양측벽에 게이트 산화막을 형성하는 단계;상기 트랜치를 매립하는 게이트 전극을 형성하는 단계; 및상기 게이트 전극이 형성된 반도체 기판 위에 소오스 웰의 일부를 노출시키면서 게이트 전극의 상부를 모두 덮는 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드 제조방법.
- 제9항에 있어서, 상기 트랜치 또는 게이트 산화막을 포함하는 게이트 전극을 형성하는 방법은 복수개로 형성하는 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드 제조방법.
- 제9항에 있어서, 상기 트랜치를 형성하는 깊이는 상기 베이스웰 영역보다 깊게 제1 도전형 반도체 기판의 일부가 식각되도록 식각하는 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드 제조방법.
- 제9항에 있어서, 상기 게이트 전극을 형성하는 단계는,상기 트랜치의 양측벽 및 바닥에 일정깊이로 폴리실리콘층을 형성하는 단계;상기 트랜치를 완전히 매립하는 도전물질을 적층하는 단계; 및상기 도전물질을 에치백하여 반도체 기판의 표면이 드러나도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드 제조방법.
- 제9항에 있어서, 상기 절연막을 형성한 후, 상기 노출된 소오스 웰과 절연막위에 도전물질로 된 소오스 전극을 형성하는 단계를 진행하는 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드 제조방법.
- 제13항에 있어서, 상기 소오스 전극을 형성한 후, 상기 반도체 기판과 연결된 하부에 도전물질로 구성된 드레인 전극을 형성하는 단계를 진행하는 것을 특징으로 하는 트랜치형 모스 컨트롤 다이오드 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046540A KR100304716B1 (ko) | 1997-09-10 | 1997-09-10 | 모스컨트롤다이오드및그제조방법 |
| JP15415998A JP4294117B2 (ja) | 1997-09-10 | 1998-06-03 | Ｍｏｓコントロールダイオード及びその製造方法 |
| US10/059,937 US6674123B2 (en) | 1997-09-10 | 2002-01-28 | MOS control diode and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046540A KR100304716B1 (ko) | 1997-09-10 | 1997-09-10 | 모스컨트롤다이오드및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990025080A KR19990025080A (ko) | 1999-04-06 |
| KR100304716B1 true KR100304716B1 (ko) | 2001-11-02 |
Family
ID=19521101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970046540A KR100304716B1 (ko) | 1997-09-10 | 1997-09-10 | 모스컨트롤다이오드및그제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6674123B2 (ko) |
| JP (1) | JP4294117B2 (ko) |
| KR (1) | KR100304716B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10060428B4 (de) * | 2000-12-05 | 2006-07-06 | Infineon Technologies Ag | Mittels Feldeffekt steuerbares in beide Richtungen sperrendes Halbleiterbauelement und Verfahren zu dessen Herstellung |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH1197716A (ja) | 1999-04-09 |
| JP4294117B2 (ja) | 2009-07-08 |
| KR19990025080A (ko) | 1999-04-06 |
| US6674123B2 (en) | 2004-01-06 |
| US20020088989A1 (en) | 2002-07-11 |
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