JPH05335582A - 縦型ｍｏｓｆｅｔ装置およびその製造方法 - Google Patents
縦型ｍｏｓｆｅｔ装置およびその製造方法Info
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- JPH05335582A JPH05335582A JP4134965A JP13496592A JPH05335582A JP H05335582 A JPH05335582 A JP H05335582A JP 4134965 A JP4134965 A JP 4134965A JP 13496592 A JP13496592 A JP 13496592A JP H05335582 A JPH05335582 A JP H05335582A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 6
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000009792 diffusion process Methods 0.000 claims description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 210000000746 body region Anatomy 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 スイッチング動作のしきい値電圧を大きくす
ることなく入力容量を小さくして、ドライブ駆動損失お
よびスイッチング損失を大幅に改善した縦型ＭＯＳＦＥ
Ｔ装置およびその製造方法を提供する。 【構成】 ゲート酸化膜は溝部（８）の側壁部ではチャ
ネルを構成するが、その底部ではチャネルを構成しない
ことに着目して、溝部（８）の底部のゲート酸化膜（１
５）の膜厚を溝部（８）の側壁部のゲート酸化膜（１
６）の膜厚より厚くする。このゲート酸化膜（１５、１
６）は、まず減圧ＣＶＤにより溝部（８）が平坦化する
まで酸化膜を堆積し、この酸化膜をエッチバックするこ
とにより溝部の底部に厚いゲート酸化膜（１５）を形成
し、その後、熱酸化により溝部（８）の側壁部に薄いゲ
ート酸化膜（１６）を形成する。
ることなく入力容量を小さくして、ドライブ駆動損失お
よびスイッチング損失を大幅に改善した縦型ＭＯＳＦＥ
Ｔ装置およびその製造方法を提供する。 【構成】 ゲート酸化膜は溝部（８）の側壁部ではチャ
ネルを構成するが、その底部ではチャネルを構成しない
ことに着目して、溝部（８）の底部のゲート酸化膜（１
５）の膜厚を溝部（８）の側壁部のゲート酸化膜（１
６）の膜厚より厚くする。このゲート酸化膜（１５、１
６）は、まず減圧ＣＶＤにより溝部（８）が平坦化する
まで酸化膜を堆積し、この酸化膜をエッチバックするこ
とにより溝部の底部に厚いゲート酸化膜（１５）を形成
し、その後、熱酸化により溝部（８）の側壁部に薄いゲ
ート酸化膜（１６）を形成する。
Description
【０００１】
【産業上の利用分野】この発明は、縦型ＭＯＳＦＥＴ装
置およびその製造方法に関し、特にその入力容量を小さ
くすることによりドライブ駆動損失およびスイッチング
損失を改善した縦型ＭＯＳＦＥＴ装置およびその製造方
法に関する。
置およびその製造方法に関し、特にその入力容量を小さ
くすることによりドライブ駆動損失およびスイッチング
損失を改善した縦型ＭＯＳＦＥＴ装置およびその製造方
法に関する。
【０００２】
【従来の技術】最近、微細化により低オン抵抗が得やす
いことから、縦型ＭＯＳＦＥＴ構造のいわゆるトレンチ
型ＵＭＯＳＦＥＴが注目されている。
いことから、縦型ＭＯＳＦＥＴ構造のいわゆるトレンチ
型ＵＭＯＳＦＥＴが注目されている。
【０００３】このトレンチ型ＵＭＯＳＦＥＴは、例え
ば、IEEE Electron Device LettersVol12,No.3 March,1
99に紹介されており、このトレンチ型ＵＭＯＳＦＥＴは
図４に示すようにトレンチ部を有するもので、接合ＦＥ
Ｔ効果（ＪＦＥＴ効果）による微細化の制限がないため
に低オン抵抗化できるという特徴を有する。
ば、IEEE Electron Device LettersVol12,No.3 March,1
99に紹介されており、このトレンチ型ＵＭＯＳＦＥＴは
図４に示すようにトレンチ部を有するもので、接合ＦＥ
Ｔ効果（ＪＦＥＴ効果）による微細化の制限がないため
に低オン抵抗化できるという特徴を有する。
【０００４】このトレンチ型ＵＭＯＳＦＥＴの製造方法
を図４を参照して説明すると、まず、ｎ+ 基板１上に成
長させたエピタキシャルｎ- 膜２に、ドーパントを順次
イオン注入等で拡散して、ボディ領域３およびソース領
域１１を形成する。その後、フォトリソグラフィにより
位置決めし、リアクティブイオンエッチング（ＲＩＥ）
等により垂直にエッチングして溝部８を形成する。そし
てゲート酸化膜９を熱酸化により形成した後、ポリシリ
コンを溝部８に堆積してこれをエッチバックにより平坦
化してゲート電極１０を形成する。更にこのゲート電極
１０の上に減圧ＣＶＤ（ＬＰＣＶＤ）等により層間絶縁
膜１２をソース領域１１まで堆積し、最後にこの上にＡ
ｌ電極１４をスパッタリング等により堆積する。
を図４を参照して説明すると、まず、ｎ+ 基板１上に成
長させたエピタキシャルｎ- 膜２に、ドーパントを順次
イオン注入等で拡散して、ボディ領域３およびソース領
域１１を形成する。その後、フォトリソグラフィにより
位置決めし、リアクティブイオンエッチング（ＲＩＥ）
等により垂直にエッチングして溝部８を形成する。そし
てゲート酸化膜９を熱酸化により形成した後、ポリシリ
コンを溝部８に堆積してこれをエッチバックにより平坦
化してゲート電極１０を形成する。更にこのゲート電極
１０の上に減圧ＣＶＤ（ＬＰＣＶＤ）等により層間絶縁
膜１２をソース領域１１まで堆積し、最後にこの上にＡ
ｌ電極１４をスパッタリング等により堆積する。
【０００５】
【発明が解決しようとする課題】ところで、最近この種
のＭＯＳＦＥＴにおいては、スイッチング電源等の変換
周波数が高くなるに従い、ドライブ駆動損失とスイッチ
ング損失が大きくなり、全損失中におけるこのドライブ
駆動損失とスイッチング損失の割合は大きくなってい
る。このため、駆動時に充放電する容量成分である入力
容量の低減化が強く求められている。
のＭＯＳＦＥＴにおいては、スイッチング電源等の変換
周波数が高くなるに従い、ドライブ駆動損失とスイッチ
ング損失が大きくなり、全損失中におけるこのドライブ
駆動損失とスイッチング損失の割合は大きくなってい
る。このため、駆動時に充放電する容量成分である入力
容量の低減化が強く求められている。
【０００６】しかしながら、上述したトレンチ型ＵＭＯ
ＳＦＥＴにおいては、ゲート酸化膜９が溝部８と均一に
形成されており、このゲート酸化膜９を薄くする程入力
容量も大きくなり、ドライブ駆動損失およびスイッチン
グ損失が増大するという問題が生じる。
ＳＦＥＴにおいては、ゲート酸化膜９が溝部８と均一に
形成されており、このゲート酸化膜９を薄くする程入力
容量も大きくなり、ドライブ駆動損失およびスイッチン
グ損失が増大するという問題が生じる。
【０００７】この入力容量を小さくする１つの方法とし
てゲート酸化膜９を厚くする方法も考えられるが、ゲー
ト酸化膜９を厚くするとスイッチング動作のしきい値電
圧が必要以上に大きくなり、実用的ではない。
てゲート酸化膜９を厚くする方法も考えられるが、ゲー
ト酸化膜９を厚くするとスイッチング動作のしきい値電
圧が必要以上に大きくなり、実用的ではない。
【０００８】そこで、この発明は、スイッチング動作の
しきい値電圧を大きくすることなく入力容量を小さくし
て、ドライブ駆動損失およびスイッチング損失を大幅に
改善した縦型ＭＯＳＦＥＴ装置およびその製造方法を提
供することを目的とする。
しきい値電圧を大きくすることなく入力容量を小さくし
て、ドライブ駆動損失およびスイッチング損失を大幅に
改善した縦型ＭＯＳＦＥＴ装置およびその製造方法を提
供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、第１の導電型半導体基板または
第１の導電型エピタキシャル層の表面部に第２の導電型
の第１の拡散層および第１の導電型の第２の拡散層が２
重に形成され、更にその表面にゲート酸化膜およびゲー
ト電極が埋設される溝部を有し、かつチャネルが垂直方
向に配設される縦型ＭＯＳＦＥＴ装置において、前記ゲ
ート酸化膜の膜厚を前記溝部の側壁部より底部で厚くし
たことを特徴とする。
め、請求項１の発明は、第１の導電型半導体基板または
第１の導電型エピタキシャル層の表面部に第２の導電型
の第１の拡散層および第１の導電型の第２の拡散層が２
重に形成され、更にその表面にゲート酸化膜およびゲー
ト電極が埋設される溝部を有し、かつチャネルが垂直方
向に配設される縦型ＭＯＳＦＥＴ装置において、前記ゲ
ート酸化膜の膜厚を前記溝部の側壁部より底部で厚くし
たことを特徴とする。
【００１０】また、請求項２の発明は、第１の導電型半
導体基板または第１の導電型エピタキシャル層の表面部
に第２の導電型の第１の拡散層および第１の導電型の第
２の拡散層を２重に形成し、その表面にゲート酸化膜お
よびゲート電極を埋設した溝部を形成し、その上にソー
ス電極を形成することによりチャネルが垂直方向に配設
される縦型ＭＯＳＦＥＴ装置の製造方法において、前記
ゲート酸化膜は、減圧ＣＶＤにより前記溝部が平坦化す
るまで酸化膜を堆積し、この酸化膜をエッチバックする
ことにより前記溝部の底部に第１のゲート酸化膜を形成
するステップと、熱酸化により前記溝部の側壁部に前記
第１のゲート酸化膜より薄い第２のゲート酸化膜を形成
するステップとを含むことを特徴とする。
導体基板または第１の導電型エピタキシャル層の表面部
に第２の導電型の第１の拡散層および第１の導電型の第
２の拡散層を２重に形成し、その表面にゲート酸化膜お
よびゲート電極を埋設した溝部を形成し、その上にソー
ス電極を形成することによりチャネルが垂直方向に配設
される縦型ＭＯＳＦＥＴ装置の製造方法において、前記
ゲート酸化膜は、減圧ＣＶＤにより前記溝部が平坦化す
るまで酸化膜を堆積し、この酸化膜をエッチバックする
ことにより前記溝部の底部に第１のゲート酸化膜を形成
するステップと、熱酸化により前記溝部の側壁部に前記
第１のゲート酸化膜より薄い第２のゲート酸化膜を形成
するステップとを含むことを特徴とする。
【００１１】
【作用】この発明においては、ゲート酸化膜は溝部の側
壁部ではチャネルを構成するが、その底部ではチャネル
を構成しないことに着目して、ゲート酸化膜の膜厚を溝
部の側壁部より底部で厚く形成する。
壁部ではチャネルを構成するが、その底部ではチャネル
を構成しないことに着目して、ゲート酸化膜の膜厚を溝
部の側壁部より底部で厚く形成する。
【００１２】このゲート酸化膜は、まず減圧ＣＶＤによ
り溝部が平坦化するまで酸化膜を堆積し、この酸化膜を
エッチバックすることにより溝部の底部に厚いゲート酸
化膜を形成し、その後、熱酸化により溝部の側壁部に薄
いゲート酸化膜を形成する。
り溝部が平坦化するまで酸化膜を堆積し、この酸化膜を
エッチバックすることにより溝部の底部に厚いゲート酸
化膜を形成し、その後、熱酸化により溝部の側壁部に薄
いゲート酸化膜を形成する。
【００１３】
【実施例】以下、図面を参照してこの発明の縦型ＭＯＳ
ＦＥＴ装置およびその製造方法の一実施例を詳細に説明
する。
ＦＥＴ装置およびその製造方法の一実施例を詳細に説明
する。
【００１４】図１は、この発明の縦型ＭＯＳＦＥＴ装置
の一実施例を示したものである。この実施例の縦型ＭＯ
ＳＦＥＴ装置は、図４に示した従来のトレンチ型ＵＭＯ
ＳＦＥＴと基本的には同一の構成からなるが、この実施
例においては溝部８の底部に形成されるゲート酸化膜１
５の膜厚が溝部８の側壁に形成されるゲート酸化膜１６
の膜厚より厚くなっている点が図４に示したものと異な
る。他の部分は図４に示したものと同一である。なお、
説明の便宜上図１においては図４と同一の部分に関して
は図４で用いた符号と同一の符号を付してその詳細説明
を省略する。
の一実施例を示したものである。この実施例の縦型ＭＯ
ＳＦＥＴ装置は、図４に示した従来のトレンチ型ＵＭＯ
ＳＦＥＴと基本的には同一の構成からなるが、この実施
例においては溝部８の底部に形成されるゲート酸化膜１
５の膜厚が溝部８の側壁に形成されるゲート酸化膜１６
の膜厚より厚くなっている点が図４に示したものと異な
る。他の部分は図４に示したものと同一である。なお、
説明の便宜上図１においては図４と同一の部分に関して
は図４で用いた符号と同一の符号を付してその詳細説明
を省略する。
【００１５】図１に示した縦型ＭＯＳＦＥＴ装置の製造
方法は、溝部８を形成するまでは図４に示したものと同
一である。
方法は、溝部８を形成するまでは図４に示したものと同
一である。
【００１６】ただし、この実施例では、溝部８を図４に
示したものよりも少し深めに形成する。そして、例えば
ＴＥＯＳをソースとしたＬＰＣＶＤにより酸化膜を溝部
８が平坦化するまで堆積する。その後、ボディ領域３の
わずか下までエッチバックする。これにより、溝部８の
底部に厚いゲート酸化膜１５が形成される。この後、熱
酸化によって溝部８の側壁部のシリコンを酸化して薄い
ゲート酸化膜１６を形成する。この後の処理は図４で示
したものと同一である。
示したものよりも少し深めに形成する。そして、例えば
ＴＥＯＳをソースとしたＬＰＣＶＤにより酸化膜を溝部
８が平坦化するまで堆積する。その後、ボディ領域３の
わずか下までエッチバックする。これにより、溝部８の
底部に厚いゲート酸化膜１５が形成される。この後、熱
酸化によって溝部８の側壁部のシリコンを酸化して薄い
ゲート酸化膜１６を形成する。この後の処理は図４で示
したものと同一である。
【００１７】このような構成によると、ＭＯＳＦＥＴの
チャネルに関係する溝部８の側壁部のゲート酸化膜１６
は薄くでき、チャネルに関係しない溝部８の底部のゲー
ト酸化膜１５は厚くできるので、スイッチング動作のし
きい値電圧を大きくすることなく入力容量を小さくする
ことができ、ドライブ駆動損失およびスイッチング損失
を大幅に改善することが可能になる。
チャネルに関係する溝部８の側壁部のゲート酸化膜１６
は薄くでき、チャネルに関係しない溝部８の底部のゲー
ト酸化膜１５は厚くできるので、スイッチング動作のし
きい値電圧を大きくすることなく入力容量を小さくする
ことができ、ドライブ駆動損失およびスイッチング損失
を大幅に改善することが可能になる。
【００１８】図２は、この実施例の縦型ＭＯＳＦＥＴ装
置に形成される容量を説明するための図で、溝部８の底
部のゲート酸化膜１５はゲートドレイン間容量Ｃgdを形
成し、溝部８の側壁部のゲート酸化膜１６はドレインソ
ース間容量Ｃdsを形成し、層間絶縁膜１２はゲートソー
ス間容量Ｃgsを形成する。
置に形成される容量を説明するための図で、溝部８の底
部のゲート酸化膜１５はゲートドレイン間容量Ｃgdを形
成し、溝部８の側壁部のゲート酸化膜１６はドレインソ
ース間容量Ｃdsを形成し、層間絶縁膜１２はゲートソー
ス間容量Ｃgsを形成する。
【００１９】この縦型ＭＯＳＦＥＴ装置を等価回路で示
すと図３のようになる。図３から明らかなように、この
縦型ＭＯＳＦＥＴ装置の入力容量、すなわちＣiss は Ｃiss ＝Ｃgs＋Ｃgd となり、出力容量、すなわちＣoss は Ｃoss ＝Ｃgd＋Ｃds となり、帰還容量、すなわちＣrss は Ｃrss ＝Ｃgd となる。
すと図３のようになる。図３から明らかなように、この
縦型ＭＯＳＦＥＴ装置の入力容量、すなわちＣiss は Ｃiss ＝Ｃgs＋Ｃgd となり、出力容量、すなわちＣoss は Ｃoss ＝Ｃgd＋Ｃds となり、帰還容量、すなわちＣrss は Ｃrss ＝Ｃgd となる。
【００２０】ここで、溝部８の底部のゲート酸化膜１５
を厚くすることにより、この溝部８の底部のゲート酸化
膜１５の膜厚により決定されるゲートドレイン間容量Ｃ
gdを小さくすることができるので、入力容量Ｃiss およ
び帰還容量Ｃrss を小さくすることができ、これにより
ドライブ駆動損失およびスイッチング損失を低減できる
ので、スイッチ効率を大幅に改善できる。また入力容量
Ｃiss および帰還容量Ｃrss を小さくすることにより駆
動における充放電時間が短くなるので、その動作速度を
高速化することができる。また、電子の流れは下向きで
あるので、溝部８の底部のゲート酸化膜１５を厚くする
ことによるオン抵抗の上昇も少ない。
を厚くすることにより、この溝部８の底部のゲート酸化
膜１５の膜厚により決定されるゲートドレイン間容量Ｃ
gdを小さくすることができるので、入力容量Ｃiss およ
び帰還容量Ｃrss を小さくすることができ、これにより
ドライブ駆動損失およびスイッチング損失を低減できる
ので、スイッチ効率を大幅に改善できる。また入力容量
Ｃiss および帰還容量Ｃrss を小さくすることにより駆
動における充放電時間が短くなるので、その動作速度を
高速化することができる。また、電子の流れは下向きで
あるので、溝部８の底部のゲート酸化膜１５を厚くする
ことによるオン抵抗の上昇も少ない。
【００２１】
【発明の効果】以上説明したようにこの発明によれば、
ゲート酸化膜の膜厚を溝部の側壁部より底部で厚くなる
ように構成したので、入力容量および帰還容量を小さく
することができ、これによりドライブ駆動損失およびス
イッチング損失を低減し、スイッチ効率を大幅に改善す
ることができる。また入力容量および帰還容量を小さく
することにより駆動における充放電時間が短くなるの
で、その動作速度を高速化することができる。
ゲート酸化膜の膜厚を溝部の側壁部より底部で厚くなる
ように構成したので、入力容量および帰還容量を小さく
することができ、これによりドライブ駆動損失およびス
イッチング損失を低減し、スイッチ効率を大幅に改善す
ることができる。また入力容量および帰還容量を小さく
することにより駆動における充放電時間が短くなるの
で、その動作速度を高速化することができる。
【図１】この発明の縦型ＭＯＳＦＥＴ装置の一実施例を
示す構造図。
示す構造図。
【図２】図１に示した実施例の縦型ＭＯＳＦＥＴ装置に
形成される容量を説明するための図。
形成される容量を説明するための図。
【図３】図１に示した実施例の等価回路図。
【図４】従来のトレンチ型ＵＭＯＳＦＥＴの構造図。
１ ｎ+ 基板 ２ エピタキシャルｎ- 膜 ３ ボディ領域 ８ 溝部 ９ ゲート酸化膜 １０ ゲート電極 １１ ソース領域 １２ 層間絶縁膜 １４ Ａｌ電極 １５ 厚いゲート酸化膜 １６ 薄いゲート酸化膜
Claims (2)
- 【請求項１】 第１の導電型半導体基板または第１の導
電型エピタキシャル層の表面部に第２の導電型の第１の
拡散層および第１の導電型の第２の拡散層が２重に形成
され、更にその表面にゲート酸化膜およびゲート電極が
埋設される溝部を有し、かつチャネルが垂直方向に配設
される縦型ＭＯＳＦＥＴ装置において、 前記ゲート酸化膜の膜厚を前記溝部の側壁部より底部で
厚くしたことを特徴とする縦型ＭＯＳＦＥＴ装置。 - 【請求項２】 第１の導電型半導体基板または第１の導
電型エピタキシャル層の表面部に第２の導電型の第１の
拡散層および第１の導電型の第２の拡散層を２重に形成
し、その表面にゲート酸化膜およびゲート電極を埋設し
た溝部を形成し、その上にソース電極を形成することに
よりチャネルが垂直方向に配設される縦型ＭＯＳＦＥＴ
装置の製造方法において、 前記ゲート酸化膜は、 減圧ＣＶＤにより前記溝部が平坦化するまで酸化膜を堆
積し、この酸化膜をエッチバックすることにより前記溝
部の底部に第１のゲート酸化膜を形成するステップと、 熱酸化により前記溝部の側壁部に前記第１のゲート酸化
膜より薄い第２のゲート酸化膜を形成するステップとを
含むことを特徴とする縦型ＭＯＳＦＥＴ装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134965A JPH05335582A (ja) | 1992-05-27 | 1992-05-27 | 縦型ｍｏｓｆｅｔ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4134965A JPH05335582A (ja) | 1992-05-27 | 1992-05-27 | 縦型ｍｏｓｆｅｔ装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335582A true JPH05335582A (ja) | 1993-12-17 |
Family
ID=15140732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4134965A Withdrawn JPH05335582A (ja) | 1992-05-27 | 1992-05-27 | 縦型ｍｏｓｆｅｔ装置およびその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JPH05335582A (ja) |
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0676814A2 (en) * | 1994-04-06 | 1995-10-11 | Nippondenso Co., Ltd. | Trench semiconductor device and process of producing same |
| EP0801426A2 (en) * | 1996-04-10 | 1997-10-15 | Harris Corporation | Improved trench MOS gate device and method of producing the same |
| US5763914A (en) * | 1997-07-16 | 1998-06-09 | Megamos Corporation | Cell topology for power transistors with increased packing density |
| US5970344A (en) * | 1997-08-26 | 1999-10-19 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device having gate electrodes formed in trench structure before formation of source layers |
| US6060445A (en) * | 1997-03-31 | 2000-05-09 | Eval Company Of America | Polymer cleaning compositions and methods |
| WO2000065646A1 (en) | 1999-04-22 | 2000-11-02 | Williams Richard K | A super-self-aligned trench-gate dmos with reduced on-resistance |
| US6674124B2 (en) | 2001-11-15 | 2004-01-06 | General Semiconductor, Inc. | Trench MOSFET having low gate charge |
| US6674123B2 (en) * | 1997-09-10 | 2004-01-06 | Samsung Electronics Co., Ltd. | MOS control diode and method for manufacturing the same |
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| JP2004228172A (ja) * | 2003-01-20 | 2004-08-12 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2006013017A (ja) * | 2004-06-24 | 2006-01-12 | Toyota Motor Corp | 絶縁ゲート型半導体装置の製造方法 |
| JP2006093457A (ja) * | 2004-09-24 | 2006-04-06 | Toyota Motor Corp | 絶縁ゲート型半導体装置 |
| JP2006114853A (ja) * | 2004-10-18 | 2006-04-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008288462A (ja) * | 2007-05-18 | 2008-11-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7470953B2 (en) | 2003-10-08 | 2008-12-30 | Toyota Jidosha Kabushiki Kaisha | Insulated gate type semiconductor device and manufacturing method thereof |
| US7535059B2 (en) | 2005-11-28 | 2009-05-19 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| US7867857B2 (en) | 2006-11-09 | 2011-01-11 | Renesas Electronics Corporation | Transistor and method for manufacturing same |
| US7932559B2 (en) | 2007-09-28 | 2011-04-26 | Fuji Electric Systems Co., Ltd. | Semiconductor device |
| JP2013179344A (ja) * | 2003-01-21 | 2013-09-09 | Northwest Univ | 高速スイッチング絶縁ゲート型パワー半導体デバイス |
| JP2016219495A (ja) * | 2015-05-15 | 2016-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1992
- 1992-05-27 JP JP4134965A patent/JPH05335582A/ja not_active Withdrawn
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6710401B2 (en) | 1994-02-04 | 2004-03-23 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a trench with at least one of an edge of an opening and a bottom surface being round |
| US7067874B2 (en) | 1994-02-04 | 2006-06-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including trench with at least one of an edge of an opening and a bottom surface being round |
| EP0676814A3 (en) * | 1994-04-06 | 1997-10-01 | Nippon Denso Co | Semiconductor device with a groove and manufacturing method. |
| EP0676814A2 (en) * | 1994-04-06 | 1995-10-11 | Nippondenso Co., Ltd. | Trench semiconductor device and process of producing same |
| EP0801426A2 (en) * | 1996-04-10 | 1997-10-15 | Harris Corporation | Improved trench MOS gate device and method of producing the same |
| US5770878A (en) * | 1996-04-10 | 1998-06-23 | Harris Corporation | Trench MOS gate device |
| EP0801426A3 (en) * | 1996-04-10 | 1998-09-30 | Harris Corporation | Improved trench MOS gate device and method of producing the same |
| US6060445A (en) * | 1997-03-31 | 2000-05-09 | Eval Company Of America | Polymer cleaning compositions and methods |
| US5763914A (en) * | 1997-07-16 | 1998-06-09 | Megamos Corporation | Cell topology for power transistors with increased packing density |
| US5970344A (en) * | 1997-08-26 | 1999-10-19 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device having gate electrodes formed in trench structure before formation of source layers |
| US6674123B2 (en) * | 1997-09-10 | 2004-01-06 | Samsung Electronics Co., Ltd. | MOS control diode and method for manufacturing the same |
| WO2000065646A1 (en) | 1999-04-22 | 2000-11-02 | Williams Richard K | A super-self-aligned trench-gate dmos with reduced on-resistance |
| EP1186023A4 (en) * | 1999-04-22 | 2007-02-21 | Richard K Williams | SELF-ALIGNED DMOS SUPERSTRUCTURE WITH TRENCH GRID HAVING REDUCED STATE RESISTANCE |
| US6979621B2 (en) | 2001-11-15 | 2005-12-27 | General Semiconductor, Inc. | Trench MOSFET having low gate charge |
| US6674124B2 (en) | 2001-11-15 | 2004-01-06 | General Semiconductor, Inc. | Trench MOSFET having low gate charge |
| JP4529355B2 (ja) * | 2003-01-20 | 2010-08-25 | 富士電機システムズ株式会社 | 半導体装置 |
| JP2004228172A (ja) * | 2003-01-20 | 2004-08-12 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2013179344A (ja) * | 2003-01-21 | 2013-09-09 | Northwest Univ | 高速スイッチング絶縁ゲート型パワー半導体デバイス |
| US7470953B2 (en) | 2003-10-08 | 2008-12-30 | Toyota Jidosha Kabushiki Kaisha | Insulated gate type semiconductor device and manufacturing method thereof |
| JP2006013017A (ja) * | 2004-06-24 | 2006-01-12 | Toyota Motor Corp | 絶縁ゲート型半導体装置の製造方法 |
| JP2006093457A (ja) * | 2004-09-24 | 2006-04-06 | Toyota Motor Corp | 絶縁ゲート型半導体装置 |
| JP2006114853A (ja) * | 2004-10-18 | 2006-04-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7535059B2 (en) | 2005-11-28 | 2009-05-19 | Fuji Electric Holdings Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| US8138542B2 (en) | 2005-11-28 | 2012-03-20 | Fuji Electric Co., Ltd. | Semiconductor device and manufacturing method of the semiconductor device |
| US7867857B2 (en) | 2006-11-09 | 2011-01-11 | Renesas Electronics Corporation | Transistor and method for manufacturing same |
| JP4564514B2 (ja) * | 2007-05-18 | 2010-10-20 | 株式会社東芝 | 半導体装置 |
| JP2008288462A (ja) * | 2007-05-18 | 2008-11-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7932559B2 (en) | 2007-09-28 | 2011-04-26 | Fuji Electric Systems Co., Ltd. | Semiconductor device |
| US8299522B2 (en) | 2007-09-28 | 2012-10-30 | Fuji Electric Co., Ltd. | Semiconductor device |
| US8779504B2 (en) | 2007-09-28 | 2014-07-15 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2016219495A (ja) * | 2015-05-15 | 2016-12-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US10170556B2 (en) | 2015-05-15 | 2019-01-01 | Renesas Electronics Corporation | Semiconductor device and method for manufacturing the same |
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