JP2006013017A - 絶縁ゲート型半導体装置の製造方法 - Google Patents

絶縁ゲート型半導体装置の製造方法 Download PDF

Info

Publication number
JP2006013017A
JP2006013017A JP2004185773A JP2004185773A JP2006013017A JP 2006013017 A JP2006013017 A JP 2006013017A JP 2004185773 A JP2004185773 A JP 2004185773A JP 2004185773 A JP2004185773 A JP 2004185773A JP 2006013017 A JP2006013017 A JP 2006013017A
Authority
JP
Japan
Prior art keywords
trench
insulating layer
oxide film
semiconductor device
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004185773A
Other languages
English (en)
Other versions
JP4500598B2 (ja
Inventor
Kyosuke Miyagi
恭輔 宮城
Tomoharu Ikeda
知治 池田
Hideshi Takatani
秀史 高谷
Yasutsugu Okura
康嗣 大倉
Norihito Tokura
規仁 戸倉
Akira Kuroyanagi
晃 黒柳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp, Toyota Motor Corp filed Critical Denso Corp
Priority to JP2004185773A priority Critical patent/JP4500598B2/ja
Publication of JP2006013017A publication Critical patent/JP2006013017A/ja
Application granted granted Critical
Publication of JP4500598B2 publication Critical patent/JP4500598B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623Buried supplementary region, e.g. buried guard ring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】堆積絶縁層内のボイドを消滅させ,ボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法では,ゲートトレンチ21および終端トレンチ61を形成した後,各トレンチに対して不純物がドープされていない,いわゆるノンドープの絶縁膜の埋め込みを行う。その後,絶縁膜が形成された半導体基板に対し,酸化性雰囲気にてアニール処理を行う。これにより,ゲートトレンチ21の壁面沿いに熱酸化膜83が形成され,堆積絶縁層23中のボイドが消滅する。その後,堆積絶縁層23の一部をエッチバックし,エッチバックにて設けられたスペースにゲート材を充填する。
【選択図】 図1

Description

本発明は,トレンチ型電極構造を有する絶縁ゲート型半導体装置の製造方法に関する。さらに詳細には,半導体層にかかる電界を緩和することにより,高耐圧化と低オン抵抗化との両立を図った絶縁ゲート型半導体装置の製造方法に関するものである。
従来から,パワーデバイス用の絶縁ゲート型半導体装置として,トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では,一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
そこで,本出願人は,トレードオフの問題を解決したトレンチゲート型半導体装置として,図11に示すような絶縁ゲート型半導体装置900を提案している(特願2003−349806号)。この絶縁ゲート型半導体装置900では,P- ボディ領域41を貫通してなるゲートトレンチ21が設けられている。そして,ゲートトレンチ21の底部から不純物(ボロン等)を注入することによって形成されるP- フローティング領域51が設けられている。絶縁ゲート型半導体装置900では,このP- フローティング領域51により電界強度のピーク値を低減することができる。
この絶縁ゲート型半導体装置900では,ゲートトレンチ21のようにトレンチ内部の所定の深さまで絶縁物を埋め込んだトレンチを有している。このようなトレンチを形成するためには,一旦全てのトレンチに対して絶縁物を充填し,その後にゲートトレンチ21内に充填した絶縁物の一部を除去する工程(エッチバック)が必要となる。
この絶縁物のエッチバックの際,堆積絶縁層23の中央部分に図12に示すようなくさび状の溝81が形成されることがある。このくさび状の溝81が形成されてしまう主な理由は次のとおりである。すなわち,ゲートトレンチ21内の堆積絶縁層23は,CVD法にてゲートトレンチ21の壁面に絶縁物を堆積させることにより形成される。そのため,堆積絶縁層23の中央部分にはシームやボイドが生じる。そして,ボイドが生じている堆積絶縁膜23に対してエッチバックを行うと,中央部分にてエッチングが急速に進行する。これにより,堆積絶縁層23の中央部分にくさび状の溝81が形成されてしまうのである。このくさび状の溝81は,たとえドライエッチングにてエッチバックと行ったとしても,ボイドがたとえ微小でも存在すると形成されてしまう。
さらに,くさび状の溝81が形成された堆積絶縁層23上にゲート電極22を形成すると,そのくさび状の溝81内にゲート材が進入することとなる。そして,くさび状の溝81内にゲート材が進入すると,半導体層内の空乏層の伸び方が設計と異なってしまう。その結果,所望の電界分布が形成されず,ドレイン−ソース間の耐圧の低下を招いてしまう。
そこで,堆積絶縁層内に発生するボイドの影響を回避する技術が幾つか提案されている。例えば,一般的な方法として,リン添加ガラス(PSG),ボロン・リン添加ガラス(BPSG)等の不純物をドープした材料を堆積絶縁層の主原料として利用する方法(例えば,特許文献1)がある。この方法は,埋め込み後の熱処理(リフロー)により,埋め込まれた酸化膜が溶融する性質を利用している。
また,不純物をドープしない,いわゆるノンドープの酸化膜を形成する方法には,例えばO3 TEOS(テトラエチルオルソシリケート)等の自己流動性が高い材料を利用する方法がある。この方法では,成膜過程で生じるTEOS重合体の擬似液体的性質を利用している。その他,例えば特許文献2に開示されている技術として,O3 TEOSに代表されるTEOS系酸化膜を水蒸気雰囲気で形成する方法がある。これは,TEOS系酸化膜の膜質改善方法の1つであって,TEOS酸化膜中に残留する炭化水素系不純物の離脱や,酸化膜中に存在するシリコン原子の未結合手をSiO2 結合に置換することを目的としている。この他,例えば特許文献3に開示されている技術として,O3 TEOSによる酸化膜とシリコン層との界面の改善方法であって,酸素または水蒸気雰囲気中の酸化によりシリコン層と絶縁膜との界面に酸化層を形成する方法がある。
特開平8−227935号公報 特開2001−77105号公報 特開平11−274286号公報
しかしながら,前記した絶縁物の埋め込み方法には,次のような問題があった。すなわち,絶縁ゲート型半導体装置900では,その埋め込み酸化膜がチャネル領域に隣接することとなる。そのため,BPSG等の不純物をドープした酸化膜を絶縁ゲート型半導体装置900に適用する場合,リフロー時にボロン,リン等の不純物がチャネル領域となるシリコン層へ拡散し,素子特性に悪影響を与えることが懸念される。
また,O3 TEOS系酸化膜を適用する場合,ある程度の埋め込み性は得られるが,深さが2μm以上のトレンチあるいはアスペクト比が4以上のトレンチでは,ボイドの抑制効果が十分に発揮されない。この他,特許文献2に開示された技術は,あくまで膜質の改善を目的とする技術であり,絶縁ゲート型半導体装置900に必要とされる高アスペクト比のトレンチ内のボイドを消滅させるというものではない。そのため,ボイド発生の問題が解消するまでには至らない。また,TEOS系の材料に起因する炭化水素系不純物の離脱によって膜質を改善しており,埋め込み材料がTEOS系に限定される。また,特許文献3に開示された技術は,酸化膜とシリコン層との界面の改善を目的とする技術であり,トレンチ内に発生するボイドを消滅させるというものではない。そのため,特許文献2の技術と同様に,ボイド発生の問題が解消するまでには至らない。
本発明は,前記した従来の技術が有する問題点を解決するためになされたものである。すなわちその課題とするところは,堆積絶縁層内のボイドを消滅させ,ボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法を提供することにある。
この課題の解決を目的としてなされた絶縁ゲート型半導体装置の製造方法は,トレンチ型電極構造を有する絶縁ゲート型半導体装置の製造方法であって,半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と,トレンチ部形成工程にてトレンチ部を形成した後に,そのトレンチ部内にノンドープの絶縁物の堆積による堆積絶縁層を形成する絶縁物堆積工程と,絶縁物堆積工程にて堆積絶縁層を形成した後に,酸化性雰囲気にてアニール処理を行うアニール工程と,アニール工程にてアニール処理を行った後に,堆積絶縁層の一部を除去するエッチバック工程と,エッチバック工程にて堆積絶縁層の一部を除去した後に,トレンチ部の壁面に絶縁膜を形成する絶縁膜形成工程と,絶縁膜形成工程にて絶縁膜を形成した後に,堆積絶縁層の上面上に電極層を形成する電極層形成工程と含むことを特徴としている。
本発明の絶縁ゲート型半導体装置の製造方法では,トレンチ部形成工程にてトレンチ部を形成した後に,絶縁物堆積工程にてそのトレンチ部内にノンドープの絶縁物を堆積している。ここで,ノンドープの絶縁物とは,ボロンやリン等の不純物が添加されていない絶縁物,あるいは添加されているもののそのドープ量が極めて少ない絶縁物のことである。このノンドープの絶縁物による堆積絶縁層は,例えばシランガスやTEOSを主原料としてCVD法によって形成することが可能である。
さらに,堆積絶縁層を形成した後,酸化性雰囲気にてアニール処理を行う。例えば,H2 とO2 との混合気の雰囲気中で酸化アニール処理を行う。このアニール処理によって,シリコン層の表面に酸化膜が成長し,堆積絶縁層中のボイドが消滅する。そのため,その後のエッチバック工程にて,堆積絶縁層中にくさび状の溝は形成されない。よって,電極形成工程にて形成される電極層の形状は安定している。従って,素子特性にばらつきは生じない。また,絶縁物堆積工程にて形成された堆積絶縁層がノンドープの絶縁膜であるため,トレンチ部の壁面,特にチャネル領域への不純物の拡散が少ない。よって,素子特性は良好である。
具体的に絶縁物堆積工程では,例えばシランガスを主原料とし,CVD法によって堆積絶縁層を形成する。シランガスを主原料とする酸化膜(以下,「シラン系酸化膜」とする)は,酸化膜中のカーボンの含有量が少ない。そのため,酸化膜中のカーボンに起因する問題,例えばカーボンがチャネル領域中に拡散することによる素子特性の劣化が生じない。また,シラン系酸化膜は,酸化膜中の水分の含有量も少ない。そのため,絶縁耐圧の劣化等の問題が生じない。
この他,例えばTEOSを主原料とし,CVD法によって堆積絶縁層を形成するとしてもよい。TEOSを主原料とする酸化膜(以下,「TEOS系酸化膜」とする)は,トレンチ部の埋め込み性が良好である。そのため,トレンチ部内に生じるボイドのサイズが小さい。よって,くさび状の溝の発生をより確実に抑制することができる。
また,トレンチ部形成工程では,トレンチ部の開口部でそのトレンチ部の幅が最も狭くなるトレンチ部が設けられ,トレンチ部形成工程にてトレンチ部を形成した後に,そのトレンチ部の底部から不純物を注入する不純物注入工程を含むこととするとよりよい。すなわち,トレンチ部の底部から不純物を注入することにより,半導体基板の厚さ方向の所望の位置にフローティング領域を設けることができる。このフローティング領域によって,電界集中を緩和し,耐圧を向上させることができる。
また,トレンチ部について,その開口部で幅が最も狭くなる形状,例えば,トレンチ部をボーイング形状や逆テーパ形状とすることにより,トレンチ部の壁面へのイオン注入を回避することができる。また,通常,このような形状のトレンチ部に絶縁膜を形成すると,絶縁膜中にボイドが不可避的に発生する。しかしながら,絶縁膜形成後の,酸化性雰囲気でのアニール処理によってボイドを消滅させることができ,くさび状の溝の発生等の問題を解消することができている。よって,この製造方法は,トレンチ部の壁面にチャネル領域が形成される半導体装置の製造方法に特に有効である。
本発明によれば,ノンドープの堆積絶縁層を形成することにより,チャネル領域への不純物の拡散を抑制している。また,堆積絶縁層の形成後,酸化性雰囲気中でアニール処理を行うことにより,堆積絶縁層中のボイドを確実に消滅させている。従って,堆積絶縁層内のボイドを消滅させ,ボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法が実現されている。
以下,本発明を具体化した実施の形態について,添付図面を参照しつつ詳細に説明する。なお,本実施の形態は,絶縁ゲートへの電圧印加により,ドレイン−ソース間(DS間)の導通をコントロールするパワーMOSに本発明を適用したものである。
実施の形態に係る絶縁ゲート型半導体装置100(以下,「半導体装置100」とする)は,図1の断面図に示す構造を有している。なお,本明細書においては,N+ 基板11(N+ ドレイン領域11)と,N+ 基板11上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
半導体装置100では,半導体基板内における図1中の上面側に,N+ ソース領域31が設けられている。一方,下面側にはN+ ドレイン領域11が設けられている。それらの間には上面側から順に,P- ボディ領域41およびN- ドリフト領域12が設けられている。なお,P- ボディ領域41およびN- ドリフト領域12を合わせた領域(以下,「エピタキシャル層」とする)の厚さは,およそ5.5μm(そのうち,P- ボディ領域41の厚さは,およそ1.0μm)である。
また,半導体基板の上面側の一部を掘り込むことによりトレンチ部が形成されている。具体的には,セルエリアにゲートトレンチ21が,終端エリアに終端トレンチ61がそれぞれ設けられている。各トレンチの深さはおよそ2.3μmであり,P- ボディ領域41を貫通している。
また,ゲートトレンチ21の底部には,絶縁物の堆積による堆積絶縁層23が形成されている。具体的に本形態の堆積絶縁層23では,ゲートトレンチ21の底部からおよそ1.1μmの高さの位置まで酸化シリコンを堆積させている。また,終端トレンチ61には,絶縁物の堆積による堆積絶縁層63が形成されている。終端トレンチ61の内部は,堆積絶縁層63によって充填されている。この堆積絶縁層23および堆積絶縁層63は,シランガスあるいはTEOSを主原料としてCVD法による酸化シリコンの堆積によって形成されたものである。なお,詳細については後述する。
さらに,堆積絶縁層23上には,ポリシリコンの堆積によるゲート電極22が形成されている。また,ゲートトレンチ21の壁面の形状は,堆積絶縁層23とゲート電極22との界面の位置で段状となっている。そして,ゲートトレンチ21の壁面には,その段差より上方の位置にゲート酸化膜24が,下方の位置に熱酸化膜83がそれぞれ形成されている。また,ゲート電極22は,ゲート絶縁膜24を介して半導体基板のN+ ソース領域31およびP- ボディ領域41と対面している。すなわち,ゲート電極22は,ゲート絶縁膜24によりN+ ソース領域31およびP- ボディ領域41から絶縁されている。
このような構造を持つ半導体装置100では,ゲート電極22への電圧印加によりP- ボディ領域41にチャネル効果を生じさせ,もってN+ ソース領域31とN+ ドレイン領域11との間の導通をコントロールしている。
さらに,半導体装置100には,N- ドリフト領域12に囲まれたフローティング領域が形成されている。具体的には,セルエリアにPフローティング領域51が,終端エリアにPフローティング領域53がそれぞれ設けられている。これらのPフローティング領域は,ゲートトレンチ21あるいは終端トレンチ61の底部からボロン等をイオン注入することにより形成された領域であり,各Pフローティング領域は,図1中の正面から見てゲートトレンチ21あるいは終端トレンチ61の底部を中心とした略円形形状となっている。また,隣り合うPフローティング領域間には,十分なスペースがある。よって,オン状態において,Pフローティング領域51の存在がドレイン電流に対する妨げとなることはない。また,堆積絶縁層23の上端は,Pフローティング領域51の上端よりも上方に位置する。よって,堆積絶縁層23上に堆積するゲート電極22とPフローティング領域51とは対面していない。
本形態の半導体装置100は,Nー ドリフト領域12内にPフローティング領域51が設けられていることにより,それを有しない絶縁ゲート型半導体装置と比較して,次のような特性を有する。すなわち,DS間への印加電圧によって,N- ドリフト領域12とP- ボディ領域41との間のPN接合箇所からドレイン電極に向けて空乏層が広がる。このとき,そのPN接合箇所の近傍が電界強度のピークとなる。そして,空乏層の先端がPフローティング領域51に到達すると,Pフローティング領域51がパンチスルー状態となってその電位が固定される。さらに,DS間の印加電圧が高い場合には,Pフローティング領域51の下端部からも空乏層が形成される。そして,N- ドリフト領域12とP- ボディ領域41との間のPN接合箇所とは別に,Pフローティング領域51の下端部の近傍も電界強度のピークとなる。すなわち,電界のピークを2箇所に形成でき,最大ピーク値を低減することで高耐圧化を図ることができる。また,高耐圧であることから,N- ドリフト領域12の不純物濃度を上げて低オン抵抗化を図ることができる。
また,半導体装置100では,トレンチ21内に所定の厚みを有する堆積絶縁層23を設けることが必要となる。すなわち,Pフローティング領域51は,後述するようにトレンチ21の底部からのイオン注入等により形成される。そのため,ゲートトレンチ21の底部には少なからず損傷が生じている。そこで,堆積絶縁層23を設けることにより,ゲートトレンチ21の底部の損傷による影響を回避し,素子特性の劣化や信頼性の低下を防止するのである。また,堆積絶縁層23にてゲート電極22とPフローティング領域51との対面による影響を緩和し,Pー ボディ領域41内のオン抵抗を低減している。
続いて,図1に示した半導体装置100の製造プロセスについて説明する。本製造プロセスでは,N+ ドレイン領域11となるN+ 基板上にN- 型シリコン層をエピタキシャル成長により形成し,その後のイオン注入や熱拡散処理等によりP- ボディ領域41およびN+ ソース領域31が形成された半導体基板を出発基板とする。なお,本明細書では,エピタキシャル成長によって形成されたシリコン層を「エピタキシャル層」とする。
まず,所望のパターンを転写したマスク材91を半導体基板上に形成し,図2に示すようにドライエッチングによりP- ボディ領域41を貫通してその底部がN- ドリフト領域12にまで到達するゲートトレンチ21および終端トレンチ61を形成する。次に,CDE(ケミカルドライエッチング)等の等方的なエッチング法を利用して各トレンチの壁面を平滑化し,その後に適当な厚さの犠牲酸化膜を形成する。
次に,各トレンチの底面から不純物のイオン注入を行う。これにより,図3に示すようにN- ドリフト領域12に囲まれたPフローティング領域51,53が形成される。犠牲酸化膜の形成後にイオン注入を行うのは,ゲートトレンチ21の側壁に不純物を注入しないようにするためである。イオン注入後は,犠牲酸化膜を除去する。
次に,図4に示すように各トレンチに対して不純物がドープしていない,いわゆるノンドープの絶縁膜の埋め込みを行う。これにより,半導体基板上に600nm程度の膜厚の絶縁膜が堆積するとともに堆積絶縁層23,63が形成される。具体的には,CVD法にて,シラン系酸化膜あるいはTEOS系酸化膜を形成する。シラン系酸化膜の成膜条件としては,例えば反応ガスをSiH4 とN2 Oとを含む混合ガスとし,成膜温度を750℃〜825℃とする。そして,減圧CVD法によって酸化膜を形成する。一方,TEOS系酸化膜の成膜条件としては,例えば反応ガスをTEOSとO2 とを含む混合ガスとし,成膜温度を600℃〜680℃とする。そして,減圧CVD法によって酸化膜を形成する,あるいは反応ガスをTEOSとO2 /O3 とを含む混合ガスとし,成膜温度を400℃〜500℃とする。そして,常圧CVD法によって酸化膜を形成する。なお,酸化膜を埋め込む前に,界面準位の影響を無くすために埋め込み前酸化処理を行ってもよい。
この堆積絶縁層23,63の形成の際,シラン系酸化膜,TEOS系酸化膜のいずれを選択したとしても,堆積絶縁層23,63の中央部分にはボイド82が生じる。なお,シラン系酸化膜を選択した場合,その埋め込み性の悪さからTEOS系酸化膜と比較してボイドのサイズが大きい。一方,埋め込み性が良いTEOS系酸化膜であっても,トレンチの垂直性を高める,その深さを深くする,アスペクト比を上げるなどとした場合,ボイドの発生を完全に回避することはできず,微小なサイズのボイドは生じる。
次に,堆積絶縁層23,63が形成された半導体基板に対し,酸化性雰囲気にてアニール処理を行う。具体的には,H2 とO2 との混合気の雰囲気中,900℃〜1000℃の範囲内の温度により,30分〜60分の範囲内の時間,酸化アニール処理を行う。このアニール処理によって各堆積絶縁層の緻密化が図られる。さらに,酸化性雰囲気にてアニール処理を行うと,図5に示すように堆積絶縁層23,63とエピタキシャル層との界面に熱酸化膜83が形成される。この熱酸化膜83の成長により,各トレンチ中の壁面の絶縁膜がそのトレンチの中央部分に向けて押し出される。これにより,各トレンチ中のボイド82が消滅する。なお,酸化アニール処理の方法としては,例えば水素燃焼酸化法やドライ酸化法がある。また,ボイドを消失させるための温度は,1000℃以上であってもかまわない。
このアニール処理では,ボイドを消滅させるために適切な酸素量の雰囲気とする。すなわち,シラン系酸化膜のように大きなサイズのボイドが生じていた場合には,膜厚が厚い熱酸化膜83が形成されるように酸素量を調節する。また,このアニール処理については,ドライ酸化法よりも酸化レートが速い水蒸気酸化法を選択することが好ましい。また,酸化力が高いラジカル酸化法,オゾン酸化法等を選択してもよい。
次に,半導体基板のうちの終端エリアにレジスト84を形成した後,図6に示すように堆積絶縁層23に対してドライエッチングを行う。これにより,堆積絶縁層23の一部が除去(エッチバック)され,ゲート電極22を形成するためのスペースが確保される。エッチングの手段としては,例えば高選択比エッチングが可能なRIE(反応性イオンエッチング)法が用いられる。ここで,RIE法によりエッチバックを行うと,絶縁膜の疎密性やシリコン−酸素の結合力の強弱に関わらず酸化膜(堆積絶縁層23および熱酸化膜83)が除去される。また,エッチバックに利用するエッチングガスは,エッチングされる材料により適宜選択される。例えば,本形態のようにシリコン酸化膜を除去するには,C48が使用される。また、エッチングガスにはO2 ,Ar等のその他のガスを添加してもよい。
なお,先のアニール処理によって堆積絶縁層23内のボイドは消滅している。そのため,堆積絶縁層23に対してエッチングを行ったとしても,堆積絶縁膜23にくさび状の溝(図12参照)は形成されない。
次に,不要なレジストを除去した後,エピタキシャル層の表面に洗浄処理を行う。この洗浄処理には,例えば硫酸系の薬液やアンモニア系の薬液を利用する。その後,熱酸化処理を行い,図7に示すようにエピタキシャル層の表面に膜厚が100nm程度の酸化膜24を形成する。この酸化膜24がゲート酸化膜24となる。具体的には,H2 とO2 との混合気の雰囲気中,900℃〜1100℃の範囲内の温度にて熱酸化処理を行う。なお,酸化性ガスとしては,例えばドライO2 であってもよい。
次に,エッチバックにて確保したスペースに対し,図8に示すようにゲート材22を堆積する。具体的にゲート材22の成膜条件としては,例えば反応ガスをSiH4 を含む混合ガスとし,成膜温度を580℃〜640℃とし,減圧CVD法によって800nm程度の膜厚のポリシリコン膜を形成する。このポリシリコン膜がゲート電極22となる。なお,ゲート電極22を形成する方法としては,導体を直接ゲートトレンチ21内に堆積する方法の他,一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。最後に,ゲート材22に対してエッチングを行い,その後にソース電極,ドレイン電極等を形成することにより,図1に示したような半導体装置100が作製される。
なお,ゲートトレンチ21内に埋め込まれる絶縁膜には主としてシラン系酸化膜とTEOS系酸化膜とがあるが,シラン系酸化膜はTEOS系酸化膜と比較して,次のような特性を有する。すなわち,TEOS系酸化膜ではカーボンが膜中に残留する。これは,原料のTEOS(分子式:Si(OC25)4 )が有機系化合物であることに起因する。図9および図10は,表面に100nmの酸化膜が形成されたシリコン基板のカーボン濃度の分布を示している。なお,図9がシラン系酸化膜を,図10がTEOS系酸化膜をそれぞれ形成した場合のカーボン濃度を示している。これらの図により,TEOS系酸化膜の方がカーボン濃度が高い,特にシリコン基板との界面でのカーボン濃度が高いことがわかる。そして,堆積絶縁層23とシリコン層との界面付近に存在するカーボンが素子特性を変動させる要因となる。この問題を解決するためには,堆積絶縁層23とシリコン層との界面にバッファ層となる熱酸化膜が必要となり,工程数の増加および熱履歴の増加を招く。また,シリコン中におけるカーボン拡散係数は比較的大きく,シリコン層中に拡散すると洗浄処理では除去できない。また,ゲート酸化膜24を形成する際,特に薄膜化した場合においては,TEOS酸化膜中からのカーボンの離脱により,ゲート酸化膜の膜厚が変動する等の特性変動が懸念される。
また,TEOS系酸化膜では,成膜直後に水分を多く含んでいる。特に吸湿性が高いO3 TEOS系酸化膜では,成膜後であっても水分を吸収する性質がある。このように水分を含む酸化膜では,絶縁耐圧が低下するおそれがある。また,TEOS系酸化膜の成膜温度は,シラン系酸化膜の成膜温度よりも低いため,高温熱処理における熱収縮率が大きい。そのため,トレンチの曲率を有する部位(コーナー部等)にストレス集中が生じ,結晶欠陥を誘発するおそれがある。一方,シラン系酸化膜では,カーボンや水分の含有量が少なく,また熱収縮率も小さいため,これらの問題は生じない。
以上詳細に説明したように,本形態の製造方法にて製造される半導体装置100は,従来の半導体装置の製造方法と比較して,次のような特性を有する。すなわち,堆積絶縁層23を形成した後に,ゲートトレンチ21の壁面沿いに熱酸化膜83を形成することによって堆積絶縁層23中のボイドを消滅させている。そのため,エッチバック後,堆積絶縁層23中にくさび状の溝は形成されない。この製造方法によると,不可避的にボイドが発生してしまう場合,例えばアスペクト比が高いトレンチ部内に絶縁物を充填するときや埋め込み性が悪い酸化膜でトレンチ部内を充填するときであっても確実にボイドを消滅させることができる。また,ノンドープの堆積絶縁層23を形成していることから,チャネル領域への不純物の拡散が抑制される。よって,ゲート電極22の形状は安定しており,素子特性にばらつきは生じない。よって,堆積絶縁層内のボイドを消滅させ,ボイドの影響による素子特性の劣化を抑制した絶縁ゲート型半導体装置の製造方法が実現されている。
また,本形態の製造方法では,堆積絶縁層23の原料として,埋め込み性が良好なTEOS系酸化膜に限定されない。すなわち,埋め込み性が悪いシラン系酸化膜であっても,ボイドを消滅させることで良質な堆積絶縁層23が得られる。そのため,各デバイスの要求に応じた材料を選択することが可能である。つまり,材料の選択自由度が高い。
また,トレンチ内の絶縁物の埋め込み性は,トレンチの傾斜角に大きく依存する。すなわち,トレンチの傾斜が緩やかであればあるほど埋め込み性は向上し,垂直に近いほど埋め込み性は低下する。特にトレンチがボーイング形状や逆テーパ形状となった場合,埋め込み性は著しく低下し,ボイドの抑制は極めて困難となる。このような形状のトレンチに対しては,TEOS系酸化膜であってもボイドなく埋め込むことは困難である。つまり,埋め込み性の観点からは,トレンチの傾斜が緩やかであることが望まれる。
一方,本形態の半導体装置100では,ゲートトレンチ21の底部から不純物のイオン注入を行うことでPフローティング領域51が形成される。そこで,ゲートトレンチ21の壁面へ不純物が注入されると,素子特性に悪影響を与えてしまう。従って,ゲートトレンチ21の壁面への不純物の注入を抑制するためには,トレンチ部の傾斜は垂直に近いことが望まれる。さらに,より確実に不純物の注入を抑制するためには,トレンチ部をボーイング形状あるいは逆テーパ形状にすることが望まれる。
すなわち,トレンチ部の埋め込み性から要求されるトレンチ部の傾斜と,トレンチ部の壁面への不純物注入の抑制から要求されるトレンチの傾斜とは相反する。つまり,両者はトレードオフの関係にある。これに対し,本形態の製造方法による半導体装置100では,ゲートトレンチ21の形状をボーイング形状あるいは逆テーパ形状とした上で,堆積絶縁層中のボイドを消滅させることができる。すなわち,トレンチの埋め込み性とトレンチの壁面への不純物注入の抑制とを両立させることができる。
この他,Pフローティング領域51,53を形成しない,すなわち各トレンチの底部から不純物のイオン注入を行わない半導体装置にあっては,次の点で有利である。すなわち,トレンチ形成時のドライエッチングにおいて,トレンチの壁面に生じる付着物やダメージ層の除去は,一般的にCDE(ケミカルドライエッチング)や,犠牲酸化膜の形成後のウェットエッチングや,これらの併用によって行われる。しかしながら,本形態の製造方法によると,堆積絶縁層23の埋め込み後,酸化性雰囲気でのアニール処理によってエピタキシャル層と堆積絶縁層23との界面に熱酸化膜83を成長させている。そして,この熱酸化膜83に付着物やダメージ層が取り込まれる。そのため,堆積絶縁層23および熱酸化膜83のエッチバック時に,付着物やダメージ層の除去を兼ねることが可能である。よって,製造工程が簡素化される。
なお,本実施の形態は単なる例示にすぎず,本発明を何ら限定するものではない。したがって本発明は当然に,その要旨を逸脱しない範囲内で種々の改良,変形が可能である。例えば,各半導体領域については,P型とN型とを入れ替えてもよい。また,ゲート絶縁膜24については,酸化膜に限らず,窒化膜等の他の種類の絶縁膜でもよいし,複合膜でもよい。また,半導体についても,シリコンに限らず,他の種類の半導体(SiC,GaN,GaAs等)であってもよい。また,実施の形態の絶縁ゲート型半導体装置は,P型基板を用いた伝導度変調型パワーMOSに対しても適用可能である。
また,本実施の形態では,トレンチ内に絶縁膜を充填しているが,これに限るものではない。すなわち,トレンチの間口が閉塞しないように絶縁膜を堆積し,その後の熱酸化処理によってトレンチ内を絶縁膜で充填するとしてもよい。この場合でもボイドがない堆積絶縁層を形成することができる。
また,本実施の形態では,イオン注入直後にPフローティング領域51,53を形成しているが,これに限るものではない。すなわち,Pフローティング領域51,53の形成を後の酸化アニール工程で兼用してもよい。
また,半導体基板の主表面の酸化を抑制する必要がある場合には,トレンチ形成時のエッチングマスク材として酸化膜あるいは窒化膜を積層しておくとよい。これにより,酸化性雰囲気でのアニール処理時に,半導体基板の主表面における酸化の進行を抑制することができる。
実施の形態に係る絶縁ゲート型半導体装置の構造を示す断面図である。 実施の形態の製造工程に係るトレンチ形成後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るイオン注入後の半導体基板の状態を示す図である。 実施の形態の製造工程に係る絶縁膜形成後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るアニール処理後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るエッチバック処理後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るゲート絶縁膜形成後の半導体基板の状態を示す図である。 実施の形態の製造工程に係るゲート材堆積後の半導体基板の状態を示す図である。 シラン系酸化膜のカーボン濃度を示す図である。 TEOS系酸化膜のカーボン濃度を示す図である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。 くさび状の溝が形成された堆積絶縁層を示す断面図である。
符号の説明
11 N+ ドレイン領域
12 N- ドリフト領域
21 トレンチ(トレンチ部)
22 ゲート電極(電極層)
23 堆積絶縁層(堆積絶縁層)
24 ゲート絶縁膜(絶縁膜)
31 N+ ソース領域
41 P- ボディ領域
51 Pフローティング領域
81 くさび状の溝
82 ボイド
83 熱酸化膜
100 絶縁ゲート型半導体装置

Claims (3)

  1. トレンチ型電極構造を有する絶縁ゲート型半導体装置の製造方法において,
    半導体基板の上面からトレンチ部を形成するトレンチ部形成工程と,
    前記トレンチ部形成工程にてトレンチ部を形成した後に,そのトレンチ部内にノンドープの絶縁物の堆積による堆積絶縁層を形成する絶縁物堆積工程と,
    前記絶縁物堆積工程にて堆積絶縁層を形成した後に,酸化性雰囲気にてアニール処理を行うアニール工程と,
    前記アニール工程にてアニール処理を行った後に,堆積絶縁層の一部を除去するエッチバック工程と,
    前記エッチバック工程にて堆積絶縁層の一部を除去した後に,トレンチ部の壁面に絶縁膜を形成する絶縁膜形成工程と,
    前記絶縁膜形成工程にて絶縁膜を形成した後に,堆積絶縁層の上面上に電極層を形成する電極層形成工程と含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  2. 請求項1に記載する絶縁ゲート型半導体装置の製造方法において,
    前記絶縁物堆積工程では,シランガスを主原料とし,CVD法によって堆積絶縁層を形成することを特徴とする絶縁ゲート型半導体装置の製造方法。
  3. 請求項1に記載する絶縁ゲート型半導体装置の製造方法において,
    前記絶縁物堆積工程では,TEOS(テトラエチルオルソシリケート)を主原料とし,CVD法によって堆積絶縁層を形成することを特徴とする絶縁ゲート型半導体装置の製造方法。
JP2004185773A 2004-06-24 2004-06-24 絶縁ゲート型半導体装置の製造方法 Expired - Fee Related JP4500598B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004185773A JP4500598B2 (ja) 2004-06-24 2004-06-24 絶縁ゲート型半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004185773A JP4500598B2 (ja) 2004-06-24 2004-06-24 絶縁ゲート型半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006013017A true JP2006013017A (ja) 2006-01-12
JP4500598B2 JP4500598B2 (ja) 2010-07-14

Family

ID=35779907

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004185773A Expired - Fee Related JP4500598B2 (ja) 2004-06-24 2004-06-24 絶縁ゲート型半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4500598B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091699A (ja) 2006-10-03 2008-04-17 Furukawa Electric Co Ltd:The 半導体トランジスタの製造方法
JP2008270365A (ja) * 2007-04-17 2008-11-06 Toyota Motor Corp 半導体装置とその製造方法
KR100914285B1 (ko) 2006-12-29 2009-08-27 주식회사 하이닉스반도체 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법
WO2010044430A1 (ja) * 2008-10-16 2010-04-22 住友電工デバイス・イノベーション株式会社 半導体装置
US7723191B2 (en) 2006-12-14 2010-05-25 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device having buried gate
JP2015126027A (ja) * 2013-12-25 2015-07-06 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2019186458A (ja) * 2018-04-13 2019-10-24 トヨタ自動車株式会社 スイッチング素子とその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335582A (ja) * 1992-05-27 1993-12-17 Omron Corp 縦型mosfet装置およびその製造方法
JP2003069010A (ja) * 2001-08-24 2003-03-07 Sharp Corp 半導体装置およびその製造方法
JP2005510087A (ja) * 2001-11-15 2005-04-14 ゼネラル セミコンダクター,インク. ゲート電荷が低いトレンチ金属酸化膜半導体電界効果トランジスタ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05335582A (ja) * 1992-05-27 1993-12-17 Omron Corp 縦型mosfet装置およびその製造方法
JP2003069010A (ja) * 2001-08-24 2003-03-07 Sharp Corp 半導体装置およびその製造方法
JP2005510087A (ja) * 2001-11-15 2005-04-14 ゼネラル セミコンダクター,インク. ゲート電荷が低いトレンチ金属酸化膜半導体電界効果トランジスタ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091699A (ja) 2006-10-03 2008-04-17 Furukawa Electric Co Ltd:The 半導体トランジスタの製造方法
US7723191B2 (en) 2006-12-14 2010-05-25 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device having buried gate
KR100914285B1 (ko) 2006-12-29 2009-08-27 주식회사 하이닉스반도체 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법
JP2008270365A (ja) * 2007-04-17 2008-11-06 Toyota Motor Corp 半導体装置とその製造方法
WO2010044430A1 (ja) * 2008-10-16 2010-04-22 住友電工デバイス・イノベーション株式会社 半導体装置
JP2010098141A (ja) * 2008-10-16 2010-04-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2015126027A (ja) * 2013-12-25 2015-07-06 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
JP2019186458A (ja) * 2018-04-13 2019-10-24 トヨタ自動車株式会社 スイッチング素子とその製造方法
JP7073872B2 (ja) 2018-04-13 2022-05-24 株式会社デンソー スイッチング素子とその製造方法

Also Published As

Publication number Publication date
JP4500598B2 (ja) 2010-07-14

Similar Documents

Publication Publication Date Title
US8253204B2 (en) Semiconductor device with strained channel and method of fabricating the same
TWI580052B (zh) 具有豎直電荷補償結構和次級表面連接層的半導體裝置以及方法
US7374986B2 (en) Method of fabricating field effect transistor (FET) having wire channels
US9818845B2 (en) MOS-driven semiconductor device and method for manufacturing MOS-driven semiconductor device
US8106436B2 (en) Semiconductor trench structure having a sealing plug
US7274051B2 (en) Field effect transistor (FET) having wire channels and method of fabricating the same
JP4068597B2 (ja) 半導体装置
CN1279509A (zh) 改进动态随机存取存储器工艺的氮化物衬里隔离轴环
JP4735414B2 (ja) 絶縁ゲート型半導体装置
JP4500558B2 (ja) 絶縁ゲート型半導体装置の製造方法
US7391077B2 (en) Vertical type semiconductor device
JP4500598B2 (ja) 絶縁ゲート型半導体装置の製造方法
JP4595345B2 (ja) 半導体装置の製造方法
KR100634260B1 (ko) 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법
JP4447377B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP4622905B2 (ja) 絶縁ゲート型半導体装置の製造方法
JP2005252204A (ja) 絶縁ゲート型半導体装置およびその製造方法
TWI460823B (zh) 製造溝槽式金屬氧化物半導體場效電晶體的方法
JP2005252203A (ja) 絶縁ゲート型半導体装置およびその製造方法
CN113270320B (zh) 一种半导体元件的制备方法及半导体元件
KR101592505B1 (ko) 반도체 메모리 소자 및 이의 제조 방법
JP2003209252A (ja) 高耐圧縦型mosトランジスタとその製造方法
KR100833594B1 (ko) 모스펫 소자 및 그 제조방법
CN113745313A (zh) 电流泄露减少的功率mosfet以及制造功率mosfet的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100413

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100419

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4500598

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130423

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140423

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees