KR100914285B1 - 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명의 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 벌브 타입의 트렌치를 형성하는 단계; 벌브 타입의 트렌치 내의 벌브 내측 표면상에 연장되는 게이트 절연막을 형성하는 단계; 게이트 절연막 위에 형성되면서 벌브 내로 연장되는 주상(columnar) 구조의 제1 반도체층을 형성하는 단계;상기 제1 반도체층 상에 포스핀(PH3) 가스를 공급하여 제1 반도체층 표면에 불순물을 주입하는 단계; 제1 반도체층 위에 제2 반도체층을 형성하여 벌브 타입의 트렌치를 매립하는 단계; 및 벌브 타입의 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함한다.
반도체층, 보이드, 주상 구조
Description
도 1은 종래 기술에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자를 나타내보인 도면이다.
도 2 내지 도 12는 본 발명의 실시예에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.
최근 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대하고 있다. 따라서 디자인 룰의 증가 없이 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 벌브 타입(bulb-type)의 리세스 채널을 갖는 반도체 소자가 제안되어 있 다.
도 1은 종래 기술에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자를 나타내보인 도면이다.
도 1을 참조하면, 종래의 벌브 타입의 리세스 채널을 갖는 반도체 소자는 반도체 기판(10) 내에 활성영역을 정의하는 소자분리막(12)이 배치되어 있다. 반도체 기판(10)의 활성영역 내에는 바닥면이 구(bulb) 형태로 이루어진 벌브 타입의 트렌치(14)가 형성되어 있다. 그리고 벌브 타입의 트렌치(14)와 중첩하여 게이트 스택(24)이 형성되어 있다. 게이트 스택(24)은 게이트 절연막(16), 도전막(18), 금속막(20) 및 하드마스크막(22)을 포함한다.
이와 같이 형성된 반도체 소자는 벌브 타입의 트렌치(14)를 따라 채널이 형성되어 평면 채널을 가지는 반도체 소자에 비하여 유효 채널 길이가 증가한다. 유효 채널 길이가 증가하면 그에 따라 셀 문턱전압(Vth; Threshold voltage)이 상승한다. 셀 문턱전압이 상승하게 되면, 전계의 양이 감소하면서 정션 누설전류와 GIDL(Gate Induced Drain Leakage)가 감소되어 소자의 리프레시 특성이 향상된다.
한편, 벌브 타입의 트렌치(14) 내에 도전막을 증착하는 과정에서 트렌치 내부가 완전히 매립되지 않고, 보이드(void, 26)가 발생할 수 있다. 이는 벌브 타입의 트렌치(14) 하단부가 구(sphere) 형태의 구조로 형성되기 때문이다.
도전막 패턴(18) 내에 형성된 보이드(26)는, 이후 반도체 소자를 제조하는 과정에서 진행될 열 공정(thermal process)을 통해 도전막이 결정화를 거치는 동안 트렌치(14) 하부로 이동하여 참조부호'A'에 도시된 바와 같이, 게이트 절연막(16) 과 접촉하게 된다. 이와 같이, 보이드(26)와 게이트 절연막(16)이 접촉된 부분은 셀 문턱전압(Vth)이 변화하는 현상이 발생하고, 이에 따라 기입 회복 시간(tWR; Write recovery time) 결함의 원인이 된다.
구체적으로, 보이드(26)가 이동하는 원인으로 도전막(18)의 표면장력이 최소화되려는 현상으로 이해될 수 있다. 보이드(16)는 도전막(18) 내부에 구멍이 나 있는 형태이기 때문에 후속 열공정이 원동력(driving force)이 되어 하나로 뭉쳐 안정된 형태로 형성하기 위한 움직임을 보이게 된다. 즉, 고온 공정을 진행하는 과정 중 도전막(18)은 그레인(grain) 성장을 하게 되면서 보다 안정한 형태를 갖기 위해 실리콘(Si)이 이동하는 것이다. 이 과정에서 보이드(26)는 도전막(18)의 중심부에서 트렌치(14) 하부로 이동하고, 이에 따라 게이트 절연막(16)과 접촉하게 된다. 이과 같이, 보이드(26)가 게이트 절연막(16)과 접촉하게 되면, 채널이 형성될 지역의 도전막(18)이 일부 없어지는 형태가 된다. 즉, 셀 채널이 반전(inversion)되도록 가해지는 게이트 포텐셜(gate potential)이 채널의 일부지역에서 없어지게 된다. 이에 따라 셀 문턱전압은 증가하고, 전류는 떨어지면서 기입 회복 시간(tWR; Write recovery time)과 같은 셀 소자의 특성이 열화되는 문제가 발생한다. 따라서 실리콘(Si)이 이동되는 현상을 최소화하면서 셀 트랜지스터의 전기적 특성을 개선할 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 실리콘이 이동되는 현상을 최소화하여 셀 트랜지스터의 전기적 특성을 향상시킬 수 있는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 벌브 타입의 트렌치를 형성하는 단계; 상기 벌브 타입의 트렌치 내의 벌브 내측 표면상에 연장되는 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 위에 형성되면서 상기 벌브 내로 연장되는 주상(columnar) 구조의 제1 반도체층을 형성하는 단계; 상기 제1 반도체층 상에 포스핀(PH3) 가스를 공급하여 상기 제1 반도체층 표면에 불순물을 주입하는 단계; 상기 제1 반도체층 위에 제2 반도체층을 형성하여 상기 벌브 타입의 트렌치를 매립하는 단계; 및 상기 벌브 타입의 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 벌브 타입의 트렌치를 형성하는 단계는, 상기 반도체 기판 위에 벌브 타입의 트렌치가 형성될 반도체 기판의 활성 영역을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 마스크로 노출된 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 측벽에 배리어막을 형성하는 단계; 및 상기 배리어막을 마스크로 상기 제1 트렌치 바닥면으로부터 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 트렌치를 형성하는 단계를 포함하는 것이 바람직하다.
상기 제1 반도체층은 언도프트 폴리실리콘막을 포함하여 형성할 수 있다.
상기 주상(columnar) 구조의 제1 반도체층을 형성하는 단계는, 670-710℃의 공정온도와 5-20Torr의 압력에서 형성하는 것이 바람직하다.
상기 주상(columnar) 구조의 제1 반도체층을 형성하는 단계는, 싱글 타입의 화학적 기상증착 장치에서 진행하는 것이 바람직하다.
상기 포스핀(PH3) 가스를 공급하는 단계는, 500-550℃의 온도에서 3분을 넘지 않도록 진행하는 것이 바람직하다.
상기 포스핀(PH3) 가스는 배치(batch) 타입의 화학적 기상증착 장비에서 공급하는 것이 바람직하다.
제2 반도체층은 언도프트 폴리실리콘막 및 도프트 폴리실리콘막이 적층된 구조를 포함하여 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2 내지 도 12는 본 발명의 실시예에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
도 2를 참조하면, 반도체 기판(100) 상에 활성영역을 정의하는 트렌치 소자 분리막(102)을 형성한다.
구체적으로, 패드산화막 및 패드질화막을 순차적으로 증착한 다음 선택적으로 제거하여 반도체 기판(100)의 소자분리영역을 노출시킨다. 계속해서 노출된 반도체 기판(100)의 소자분리영역을 식각하여 일정 깊이를 갖는 트렌치를 형성한다. 다음에 트렌치가 매립되도록 전면에 매립절연막을 형성하고, 평탄화 공정을 수행한 후 패드질화막 및 패드산화막을 제거하여 트렌치 소자분리막(102)을 형성한다. 여기서 트렌치 소자분리막(102)은 2000-3000Å의 깊이를 갖도록 형성할 수 있다.
도 3을 참조하면, 반도체 기판(100) 위에 산화막(104) 및 하드마스크막(106)을 증착한다.
이러한 하드마스크막(106)은 이후 벌브 타입의 트렌치를 형성하기 위한 식각과정에서 식각 마스크로 사용된다. 여기서 산화막(104)은 200-400Å의 두께로 형성할 수 있고, 하드마스크막(106)은 비정질 카본(amorphous carbon)막으로 1200-1500Å의 두께로 형성할 수 있다.
계속해서 하드마스크막(106) 위에 감광막을 도포 및 패터닝하여 하드마스크막(106)의 소정 영역, 예를 들어 이후 벌브 타입의 트렌치가 형성될 영역을 노출시키는 1차 감광막 패턴(108)을 형성한다. 이때, 1차 감광막 패턴(108)은 반사방지막(미도시함)을 포함하여 형성할 수 있다.
도 4를 참조하면, 1차 감광막 패턴(108)을 마스크로 노출된 하드마스크막(106)을 식각하여 산화막(104)을 선택적으로 노출시키는 하드마스크막 패턴(106＇)을 형성한다. 계속해서 하드마스크막 패턴(106＇)을 마스크로 산화막(104)을 패터 닝하여 반도체 기판(100)을 선택적으로 노출시키는 산화막 패턴(104＇)을 형성한다. 여기서 반도체 기판(100)의 노출된 영역은 이후 벌브 타입의 트렌치가 형성될 영역이다.
도 5를 참조하면, 1차 감광막 패턴(108), 하드마스크막 패턴(106＇), 산화막 패턴(104＇)을 마스크로 노출된 반도체 기판(100)의 활성 영역을 식각하여 제1 트렌치(114)를 형성한다. 여기서 제1 트렌치(114)는 벌브(bulb) 타입의 트렌치의 목(neck)부분에 해당한다. 제1 트렌치(114)는 이후 형성될 벌브의 크기를 고려하여 적당한 깊이, 예를 들어 400-800Å의 깊이로 형성한다. 다음에 1차 감광막 패턴(108)은 스트립(strip) 공정을 이용하여 제거한다. 이때, 하드마스크막 패턴(106＇) 및 산화막 패턴(104＇)은 감광막 패턴(108)을 제거하는 과정에서 함께 제거된다.
도 6을 참조하면, 제1 트렌치(114) 측벽에 배리어막(116)을 형성한다.
구체적으로, 반도체 기판(100) 상에 산화막을 형성한다. 다음에 제1 트렌치(114)의 상부, 바닥면과 트렌치 측벽 일부의 산화막을 선택적으로 식각하여, 배리어막(116)을 형성한다. 그러면, 제1 트렌치(114)의 바닥면 및 측벽 일부의 반도체 기판(200)이 노출된다. 여기서 배리어막(116)은 HTO(High Thermal Oxide)막으로 30-70Å의 두께로 형성할 수 있다.
도 7을 참조하면, 배리어막(116)을 마스크로 제1 트렌치(114) 하단부에 구(sphere)형의 제2 트렌치(118)를 형성한다. 그러면, 제1 트렌치(114) 및 구형의 제2 트렌치(118)로 이루어지는 벌브 타입의 트렌치(120)가 형성된다. 여기서 제2 트 렌치(118)는 제1 트렌치(114)의 바닥면으로부터 식각되는 것이 바람직하다. 이러한 구형의 제2 트렌치(118)를 형성하는 식각공정은 모든 방향으로 똑같은 속도로 식각되어 식각 후 형태가 곡면을 가지는 등방성 식각(isotropic etch)으로 진행할 수 있다. 이때, 구형의 제2 트렌치(118)는 400-800Å의 직경(diameter)을 갖도록 형성할 수 있다. 다음에 세정 공정을 진행하여 배리어막(116)은 제거한다.
도 8을 참조하면, 벌브 타입의 트렌치(120) 내의 벌브, 예컨대 제2 트렌치(118) 내측 표면 상에 연장되는 게이트 절연막(122)을 형성한다. 계속해서 게이트 절연막(122) 위에 형성되면서 벌브 내로 연장되는 주상(columnar) 구조의 제1 반도체층(124)을 형성한다. 여기서 게이트 절연막(122)은 열 산화공정을 진행하여 산화막으로 80-120Å의 두께로 형성할 수 있다.
다음에 반도체 기판(100)을 싱글 타입(single type)의 화학적 기상증착(CVD; Chemical Vapor Deposition) 장치에 배치한다. 계속해서 싱글 타입의 화학적 기상증착 장치를 670-710℃의 공정 온도와 5-20Torr의 압력을 유지한 상태에서 상기 장치 내에 도전막 소스물질, 예컨대 실란(SiH4) 가스를 45-55sccm의 유량으로 공급하여 증착 공정을 수행한다. 이러한 공정을 진행하여 게이트 절연막(122) 위에 형성되면서 벌브, 예를 들어 제2 트렌치(118) 내로 연장되는 주상(columnar) 구조의 제1 반도체층(124)을 증착한다. 여기서 제1 반도체층(124)은 언도프트 폴리실리콘막을 포함하며, 100-150Å의 두께로 증착할 수 있다.
반도체층을 증착하는 공정에서 실리콘(Si)의 결정화 온도보다 낮은 온도와 고압의 분위기에서 형성된 반도체층은 비결정(amorphous) 지역과 결정(crystallization) 지역이 함께 존재한다. 그런데 실리콘의 결정화 온도보다 높은 온도 및 낮은 압력의 분위기에서 실리콘은 도 12에 도시한 바와 같이, 주상(columnar)구조로 성장한다.
이에 본 발명의 실시예에서는 고온의 공정 온도 및 낮은 압력 분위기의 공정 조건하에서 소스 물질을 공급하여 주상(columnar) 구조의 제1 반도체층(124)을 형성한다. 본 발명의 공정 조건에 따라 증착한 제1 반도체층(124)은 그레인 사이즈(grain size)가 100Å 내외로 형성된다. 이때, 배치 타입(batch type)의 화학적 기상증착(CVD) 장비에서는 100Å의 크기를 갖는 그레인(grain)이 형성되기 어려우므로 싱글 타입의 화학적 기상증착 장비에서 형성하는 것이 바람직하다.
도 9를 참조하면, 제1 반도체층(124) 상에 포스핀(PH3) 가스를 공급한다.
구체적으로, 제1 반도체층(124)이 증착된 반도체 기판(100)이 배치된 배치 타입(batch type)의 화학적 기상증착 장치에 포스핀(PH3) 가스를 공급한다. 여기서 포스핀(PH3) 가스는 공정 온도를 500-550℃로 유지한 상태에서 50-100sccm의 유량으로 약 3분 정도 공급하는 것이 바람직하다. 그러면 제1 반도체층(124)의 표면으로 포스핀(PH3)이 주입되면서 제1 반도체층(124)은 도프트 폴리실리콘막(doped poly-silicon)으로 형성된다. 이러한 과정을 통해 주상(columnar) 구조의 도전막 표면에 인(P; Phosphorous)이 흡착된다. 그리고 이와 같이 제1 반도체층(124) 표면에 흡착된 인(P)은 이후 반도체 소자를 제조하는 과정에서 진행될 열 공정에서 그레인 바 운더리(grain boundary)를 통해 주상 구조의 제1 반도체층(124) 내로 확산하여 반도체 소자의 저항을 낮출 수 있다.
도 10을 참조하면, 제1 반도체층(124) 위에 제2 반도체층(130)을 형성하여 벌브 타입의 트렌치(120)를 매립한다. 계속해서 제2 반도체층(130) 위에 금속막(134) 및 하드마스크막(136)을 증착한다. 그리고 하드마스크막(136) 위에 게이트 형성 영역을 정의하는 2차 감광막 패턴(140)을 형성한다.
여기서 제2 반도체층(130)은 500-550℃의 공정 온도와 1Torr의 압력 하에서 포스핀(PH3) 가스를 80sccm의 유량으로 공급하며, 도프트 폴리실리콘막(126) 및 언도프트 폴리실리콘막(128)의 이중막 구조로 형성할 수 있다. 도프트 폴리실리콘막(126)은 80-100Å의 두께로 형성할 수 있고, 언도프트 폴리실리콘막(128)은 30-50Å의 두께로 형성할 수 있다. 이때, 벌브 타입의 트렌치(120)는 제1 트렌치(114)의 임계치수(CD)보다 제2 트렌치(118)의 임계치수가 넓은 구조적 특성에 의해 트렌치가 모두 매립되지 못하고, 제2 트렌치(118) 하단부에 보이드(138)가 남게 된다.
다음에 반도체 기판(100) 상에 700℃ 이상의 온도에서 열 공정을 진행한다. 이러한 열공정에 의해 주상 구조의 제1 반도체층(124) 표면에 흡착되어 있던 인(P)이 그레인 바운더리를 통해 제1 반도체층(124) 내부로 확산한다. 또한, 열공정을 진행하는 과정에서 제2 반도체층(130)의 결정화가 이루어진다. 그리고 벌브 타입의 트렌치(130) 하부에 위치한 보이드(138)가 트렌치 하부로 이동한다.
종래의 경우, 열공정을 진행하는 과정에서 보이드가 게이트 절연막 방향으로 이동하여 게이트 절연막과 접촉하였다(A, 도 1참조). 이와 같이 보이드와 게이트 절연막이 접촉함에 따라 셀 문턱전압이 변화하여 반도체 소자의 특성을 열화시키는 원인이 되었다.
그러나 본 발명의 실시예에서는 이미 주상(cloumnar) 구조로 결정화된 제1 반도체층(124)이 게이트 절연막(122)과 보이드(138) 사이에 위치하여 보이드(138)가 게이트 절연막(122)과 접촉하는 것을 방지한다. 이에 따라 보이드(138)의 이동은 참조부호 'B' 에 도시한 바와 같이, 주상 구조의 제1 반도체층(124)의 경계면까지로 제한되므로 게이트 절연막(122)과 보이드(138)가 접촉하는 것을 방지할 수 있다. 따라서 보이드(138)의 이동에 의한 기입 회복 시간(tWR; Write recovery time) 불량과 같은 셀 소자의 특성이 열화되는 문제가 발생하는 것을 방지할 수 있다.
도 11을 참조하면, 2차 감광막 패턴(140)을 이용하여 하드마스크막(136), 금속막(134), 제2 반도체층(130), 제1 반도체층(124) 및 게이트 절연막(122)을 패터닝하여 상기 벌브 타입의 트렌치(120)와 중첩하는 게이트 스택(144)을 형성한다. 게이트 스택(144)은 하드마스크막 패턴(136'), 금속막패턴(134'), 제2 반도체층패턴(130'), 제1 반도체층패턴(124') 및 게이트 절연막패턴(122')을 포함하여 형성할 수 있다.
본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법은, 벌브 타입의 트렌치를 매립하는 과정에서 주상 구조의 결정 구조의 반도체층을 증착하고, 비정질 반도체층을 증착한 후 열공정을 진행하여 비정질 반도체층을 결정 구조로 형성한다. 이 과정에서 벌브 타입의 트렌치 내부에 형성된 보이드가 이동하 더라도 주상 구조의 반도체층의 경계면까지로 제한되어 게이트 절연막 방향으로 보이드가 이동하는 것을 방지할 수 있다. 이에 따라 보이드 이동에 의한 반도체 소자의 특성이 열화하는 것을 방지할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법에 의하면, 열공정을 진행하는 과정에서 보이드가 게이트 절연막 방향으로 이동하는 것을 방지할 수 있다. 또한, 셀 문턱전압이 증가하여 트랜지스터의 전기적 특성이 열화하는 것을 방지하여 결함이 발생하는 것을 방지할 수 있다.
Claims (8)
- 반도체 기판 내에 벌브 타입의 트렌치를 형성하는 단계;상기 벌브 타입의 트렌치 내의 벌브 내측 표면상에 연장되는 게이트 절연막을 형성하는 단계;상기 게이트 절연막 위에 형성되면서 상기 벌브 내로 연장되어 상기 벌브 타입의 트렌치의 형상을 따라 일부 매립하는 주상(columnar) 구조의 제1 반도체층을 형성하는 단계;상기 제1 반도체층 상에 포스핀(PH3) 가스를 공급하여 상기 제1 반도체층 표면에 불순물을 주입하는 단계;상기 제1 반도체층 위에 제2 반도체층을 형성하여 상기 벌브 타입의 트렌치를 매립하는 단계; 및상기 벌브 타입의 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 벌브 타입의 트렌치를 형성하는 단계는,상기 반도체 기판 위에 벌브 타입의 트렌치가 형성될 반도체 기판의 활성 영역을 노출시키는 마스크막 패턴을 형성하는 단계;상기 마스크막 패턴을 마스크로 노출된 반도체 기판을 식각하여 제1 트렌치를 형성하는 단계;상기 제1 트렌치 측벽에 배리어막을 형성하는 단계; 및상기 배리어막을 마스크로 상기 제1 트렌치 바닥면으로부터 구형의 제2 트렌치를 형성하여, 상기 제1 트렌치 및 제2 트렌치로 이루어지는 벌브 타입의 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제1 반도체층은 언도프트 폴리실리콘막을 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 주상(columnar) 구조의 제1 반도체층을 형성하는 단계는, 670-710℃의 공정온도와 5-20Torr의 압력에서 형성하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 주상(columnar) 구조의 제1 반도체층을 형성하는 단계는, 싱글 타입의 화학적 기상증착 장치에서 진행하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 포스핀(PH3) 가스를 공급하는 단계는, 500-550℃의 온도에서 3분을 넘지 않도록 진행하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 포스핀(PH3) 가스는 배치(batch) 타입의 화학적 기상증착 장비에서 공급하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 제2 반도체층은 언도프트 폴리실리콘막 및 도프트 폴리실리콘막이 적층된 구조를 포함하는 것을 특징으로 하는 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법.
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| KR20120092954A (ko) * | 2011-02-14 | 2012-08-22 | 에스케이하이닉스 주식회사 | 원주 구조의 나노 입자를 갖는 반도체 소자의 게이트 및 그 제조방법 |
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