KR100634260B1 - 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 105
- 239000004065 semiconductor Substances 0.000 title abstract description 88
- 239000000758 substrate Substances 0.000 claims abstract description 109
- 239000010409 thin film Substances 0.000 claims abstract description 104
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 73
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 50
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 239000013078 crystal Substances 0.000 claims abstract description 37
- 238000010438 heat treatment Methods 0.000 claims abstract description 23
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 5
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 150
- 239000010408 film Substances 0.000 claims description 103
- 229920005591 polysilicon Polymers 0.000 claims description 40
- 238000002513 implantation Methods 0.000 claims description 10
- 238000004140 cleaning Methods 0.000 claims description 8
- 238000011065 in-situ storage Methods 0.000 claims description 6
- 239000012298 atmosphere Substances 0.000 claims description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 43
- 239000007789 gas Substances 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 12
- 239000001301 oxygen Substances 0.000 description 12
- 229910052760 oxygen Inorganic materials 0.000 description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 11
- 238000005530 etching Methods 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 10
- 229910000077 silane Inorganic materials 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000001257 hydrogen Substances 0.000 description 8
- 229910052739 hydrogen Inorganic materials 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 150000002431 hydrogen Chemical class 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 239000005368 silicate glass Substances 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 229910021341 titanium silicide Inorganic materials 0.000 description 3
- 238000005406 washing Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
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- C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
- C30B1/00—Single-crystal growth directly from the solid state
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
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Abstract
전기 저항이 낮은 박막을 형성하기 위한 방법에서, 우선 불순물 영역을 갖는 단결정 실리콘 기판 상에 불순물이 도핑된 비정질 실리콘을 포함하는 제1 박막을 형성한다. 이어서, 약 550 내지 600℃의 온도로 열처리하여, 상기 단결정 실리콘 기판과 면접한 제1 영역의 비정질 실리콘을 단결정 실리콘으로 변환시키고 제1 영역 상에 위치한 제2 영역의 비정질 실리콘을 폴리 실리콘으로 변환시킨다. 그 결과, 상기 비정질 실리콘을 포함하는 제1 박막은 단결정 실리콘 및 폴리 실리콘을 포함하는 제2 박막으로 형성된다. 그러므로, 선택적 에피택셜 성장 공정을 수행하여 획득하는 박막에 비해 낮은 온도에서 전류가 흐르는 박막을 얻을 수 있기 때문에 고온 공정으로 인한 반도체 소자의 열화 또는 손상 등을 충분하게 감소시킬 수 있다.
Description
도 1 내지 도 4는 본 발명의 바람직한 일 실시예에 따른 박막 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 5 내지 도 7은 본 발명의 바람직한 다른 실시예에 따른 박막 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 8 내지 도 14은 본 발명의 바람직한 일 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 15 내지 도 17은 본 발명의 바람직한 다른 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200, 300, 400 : 반도체 기판 102, 202 : 불순물 영역
104, 326 : 자연 산화막
106, 328 : 불순물이 도핑된 비정질 실리콘을 포함하는 박막
204, 412 : 불순물이 도핑되지 않은 비정질 실리콘을 포함하는 박막
206, 414 : 불순물이 도핑된 비정질 실리콘을 포함하는 박막
108, 208, 330, 416 : 불순물이 도핑된 단결정 실리콘
110, 210, 332, 418 : 불순물이 도핑된 폴리 실리콘
본 발명은 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법에 관한 것이다. 보다 상세하게는, 커패시터 또는 비트 라인과 반도체 기판의 소스/드레인 영역을 전기적으로 접촉시키기 위한 콘택 패드를 포함하는 반도체 소자를 형성하는 방법에 관한 것이다.
반도체 장치가 고집적화 및 고속화됨에 따라, 미세 패턴의 형성이 요구되고 있으며 배선의 넓이뿐만 아니라 배선과 배선 사이의 간격도 현저하게 감소하고 있다. 특히, 반도체 기판 내에 형성되어 있는 고립된 소자 영역들을 고전도성 박막을 사용하여 연결시키는 콘택 패드의 사이즈도 더욱 미세해지고 있으며, 콘택 패드 형성 공정 역시 매우 어려워지고 있다.
콘택 패드 사이즈가 미세해짐에 따라 콘택홀의 종횡비가 증가하고, 이에 따라 콘택홀의 폭이 좁아져 상기 콘택홀 바닥에 빈번하게 생성되는 자연 산화막의 두께가 상대적으로 두꺼워진다. 상기 자연 산화막의 두께가 상대적으로 두꺼워지면 콘택 패드의 전기 저항이 급격하게 증가된다.
상기 콘택 패드 저항 증가하면 전류 구동 능력이 크게 감소되고, 상기 전류 구동 능력이 감소함에 따라 반도체 장치의 속도가 감소되고, 리프레쉬(refresh) 작업의 실패율이 증가하게 된다.
따라서, 상기 기판 상에 빈번하게 생성되는 자연 산화막을 별도의 공정을 수행하여 제거하고 있다. 그러나, 후속의 고온 공정을 수행할 때 상기 기판의 일부분이 재-산화(re-oxidation)되고, 그 결과 자연 산화막이 다시 생성되기도 한다. 따라서, 종래에는 상기 자연 산화막의 생성을 억제하기 위하여 선택적 에피택셜 성장(selective epitaxial growth : SEG)을 수행하여 상기 콘택 패드를 형성하고 있다.
그러나, 상기 선택적 에피택셜 성장 공정은 주로 800℃이상의 고온에서 수행됨으로써, 하부에 위치한 반도체 소자에 손상을 가하며, 그 결과 상기 반도체 소자의 전기적 특성에 영향을 끼친다.
그러므로, 최근에는 상기 선택적 에피택셜 성장 공정에 비해 다소 저온에서도 수행이 가능한 고상 에피택셜(solid phase epitaxial : SPE) 공정을 적용하여 상기 콘택 패드를 형성함으로써 상기 고온 공정 수행에 따른 문제점들을 해결하고 있다.
상기 고상 에피택셜 공정을 수행하여 상기 콘택 패드를 형성하는 방법에 대한 예는 일본 공개 특허 평8-293465호에 개시되어 있다. 상기 일본 공개 특허 평8-293465호에 개시된 바에 의하면, 단결정 기판의 소스/드레인 영역을 노출시키는 콘택홀 내에 불순물이 도핑되지 않은 비정질 실리콘막을 형성한 후, 열처리를 수행한다. 이와 같이, 상기 열처리를 수행함으로써 상기 단결정 기판과 면접하는 상기 불순물이 도핑되지 않은 비정질 실리콘의 하부는 단결정 실리콘막으로, 상기 단결정 실리콘막의 상부는 폴리 실리콘막으로 변환된다. 그러므로, 상기 단결정 실리콘막과 상기 폴리 실리콘막을 포함하는 콘택 패드를 형성한다.
이때, 단결정 실리콘 및 폴리 실리콘은 불순물이 일정량 이상 도핑되어야 전류가 흘러 소자들을 연결시키는 콘택 패드로 기능할 수 있다. 그러나, 상기 콘택 패드에 도핑된 불순물의 농도는 전류가 흐르지 못할 정도로 미미할 수 있다. 보다 구체적으로, 상기 단결정 실리콘 및 폴리 실리콘은 불순물이 도핑되지 않은 비정질 실리콘으로부터 형성되어, 상기 단결정 실리콘 및 폴리 실리콘에 불순물이 상기 반도체 기판의 불순물 영역의 불순물의 확산에 의해 도핑된다. 따라서, 상기 콘택 패드의 불순물 농도는 낮을 수 있다.
상기 콘택 패드의 불순물 농도를 높이기 위한 예로는 대한민국 공개 특허 2004-0096340호에 개시되어 있다. 상기 대한민국 공개 특허 2004-0096340호에 개시된 바에 의하면, 반도체 기판의 소스/드레인 영역을 노출시키는 콘택홀 내에 낮은 농도의 인이 도핑된 비정질 실리콘막을 형성하고, 이어서, 높은 농도의 인이 도핑된 다결정 실리콘막을 형성한다. 이어서, 상기 반도체 기판에 대하여 열처리 공정을 수행하여 상부는 인이 도핑된 단결정 실리콘막, 하부는 인이 도핑된 폴리 실리콘막을 포함하는 콘택 패드를 형성하는 방법이 개시되어 있다.
이때, 상기 높은 농도의 인이 도핑된 다결정 실리콘막은 약 580 내지 650℃에서 형성된다. 상기 공정 온도는 비교적 높은 온도로써, 하부에 형성된 반도체 소자의 열화를 가져올 수 있다.
따라서, 본 발명의 일 목적은 전기 저항이 낮은 박막을 낮은 온도에서 형성하기 위한 박막 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 박막 형성 방법을 이용하여 반도체 소자 형성 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 형성 방법에 의하면, 단결정 기판(single substrate) 상에 불순물이 도핑된 비정질 실리콘(amorphous silicon)을 포함하는 제1 박막을 형성한다. 이어서, 열처리를 수행하여, 상기 단결정 기판과 면접하는 제1 영역의 상기 비정질 실리콘은 단결정 실리콘(single silicon)으로 변환시키고 상기 제1 영역 상에 위치하는 제2 영역의 상기 비정질 실리콘은 폴리 실리콘(poly silicon)으로 변환시킴으로써, 상기 제1 박막을 상기 단결정 실리콘 및 폴리 실리콘을 포함하는 제2 박막으로 형성한다.
본 발명의 일 실시예에 따르면, 상기 단결정 기판은 단결정 실리콘 또는 단결정 실리콘-게르마늄을 포함할 수 있다. 그리고, 상기 열처리는 질소(N2) 분위기 하에서 550 내지 600℃온도로 수행될 수 있다. 또한, 상기 박막 형성 방법은, 상기 기판 상에 생성되는 자연 자연막을 제거하는 단계를 더 포함할 수 있다.
상기 일 목적을 달성하기 위한 본 발명의 다른 측면에 따른 박막 형성 방법에 의하면, 단결정 기판 상에 불순물이 도핑되지 않은 제1 비정질 실리콘을 포함하는 제1 박막을 형성한다. 상기 제1 박막 상에 불순물이 도핑된 제2 비정질 실리콘을 포함하는 제2 박막을 형성한다. 이어서, 열처리를 수행하여, 상기 제1 박막에 포함된 상기 제1 비정질 실리콘을 단결정 실리콘으로 변환시키고 상기 제2 박막에 포함된 상기 제2 비정질 실리콘을 폴리 실리콘으로 변환시킴으로써, 상기 제1 박막 및 제2 박막을 상기 단결정 실리콘과 상기 폴리 실리콘을 포함하는 제3박막으로 형성한다.
본 발명의 다른 실시예에 따르면, 기 제1 박막 및 제2 박막은 동일 챔버 내에서 인시튜(in-situ)로 형성될 수 있다.
상기한 방법에 따르면, 박막은 불순물이 도핑된 단결정 실리콘 및 불순물이 도핑된 폴리 실리콘을 포함하는 적층 구조를 가지며, 상기 박막은 선택적 에피택셜 성장 공정에 의해 형성된 박막에 비해 낮은 온도인 약 550 내지 600℃사이의 온도에서 형성될 수 있다. 또한, 상기 박막을 형성할 시, 불순물이 포함된 비정질 실리콘을 사용하여 상기 불순물의 농도가 종래에 비해 높아 상기 박막의 전기 저항이 감소된다.
상기 다른 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자 형성 방법에 의하면, 단결정 기판 상에 게이트 패턴을 형성한다. 상기 게이트 패턴과 인접하는 상기 단결정 기판의 표면 아래에 불순물 영역을 형성한다. 상기 단결정 기판 상에 상기 불순물 영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성한다. 이어서, 상기 콘택홀을 매립하도록 상기 불순물 주입 영역 상에 불순물이 도핑된 비정질 실리콘을 포함하는 예비 도전막을 형성한다. 다음으로, 열처리를 수행하여 상기 단결정 기판과 면접하는 제1 영역의 비정질 실리콘은 불순물이 도핑된 단결정 실리콘으로 변환시키고 상기 제1 영역 상에 위치한 제2 영역의 비정질 실리콘은 불순물이 도핑된 폴리 실리콘으로 변환시킴으로써, 상기 예비 도전막을 상기 불순물 이 도핑된 단결정 실리콘과 상기 불순물이 도핑된 폴리 실리콘을 포함하는 도전막으로 형성한다.
본 발명의 일 실시예에 따르면, 상기 불순물 영역을 형성한 단계 이후에, 세정 공정을 수행하여 상기 불순물 영역 상에 생성된 자연 산화막을 제거하는 단계를 더 포함할 수 있으며, 상기 도전막의 일부를 상기 절연막 패턴의 상부면이 노출되도록 제거하여 콘택 패드를 형성하는 단계를 더 포함할 수 있다.
상기 다른 목적을 달성하기 위한 본 발명의 다른 측면에 따른 반도체 소자 형성 방법에 의하면, 단결정 기판 상에 게이트 패턴을 형성한다. 상기 게이트 패턴과 인접하는 상기 단결정 기판의 표면 아래에 불순물 영역을 형성한다. 상기 단결정 기판 상에 상기 불순물 영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성한다. 상기 불순물 주입 영역 상에 불순물이 도핑되지 않은 제1 비정질 실리콘을 포함하는 제1 예비 도전막을 형성한다. 상기 콘택홀을 매립하도록 상기 제1 예비 도전막 상에 불순물이 도핑된 제2 비정질 실리콘을 포함하는 제2 예비 도전막을 형성한다. 이어서, 상기 단결정 기판에 대하여 열처리를 수행하여 상기 제1 예비 도전막에 포함된 제1 비정질 실리콘을 불순물이 도핑된 단결정 실리콘으로 변환시키고 상기 제2 예비 도전막에 포함된 제2 비정질 실리콘을 불순물이 도핑된 폴리 실리콘으로 변환시킴으로써, 상기 제1 예비 도전막 및 제2 예비 도전막을 상기 불순물이 도핑된 단결정 실리콘과 상기 불순물이 도핑된 폴리 실리콘을 포함하는 도전막으로 형성한다.
상기한 방법에 따르면, 콘택 패드가 불순물이 도핑된 단결정 실리콘막 및 불 순물이 도핑된 폴리 실리콘막의 적층 구조로써, 550 내지 600℃사이의 온도에서 형성되어 하부에 형성된 반도체 소자에 대한 손상을 억제할 수 있다. 또한, 상기 콘택 패드를 형성할 시, 불순물이 포함된 비정질 실리콘을 사용하여 상기 불순물의 농도가 종래에 비해 높아 상기 콘택 패드의 전기 저항이 낮아져 반도체 장치의 동작 속도가 향상되고, 리플레쉬 작업 실패율도 현저히 감소한다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역 또는 패드들의 "상에", "상부에" 또는 "상부면"에 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 막, 영역, 패드 또는 패턴들이 "제1" , "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1", "제2", "제3" 및/또는 "예비"는 각 막, 영역, 패드 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있 다.
박막 형성 방법
도 1 내지 도 4는 본 발명의 일 실시예에 따른 박막 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(100)에 불순물 영역(102)을 형성한다. 이때, 상기 반도체 기판(100)을 PMOS소자에 적용할 경우, 상기 반도체 기판(100)은 주로 N형 불순물을 포함하는 단결정 실리콘 기판(100)을 사용한다. 상기 N형 불순물의 예로서는 붕소(B) 등을 들 수 있다. 이와는 다르게, 상기 반도체 기판(100)을 NMOS 소자에 적용할 경우, 상기 반도체 기판(100)은 주로 P형 불순물을 포함하는 단결정 실리콘 기판(100)을 사용하고, 상기 P형 불순물의 예로서는 (P) 등을 들 수 있다. 이때, 상기 기판(100)은 P형 단결정 실리콘-게르마늄 기판일 수 있다. 본 실시예에서는 반도체 기판(100)을 NMOS 소자에 적용하는 경우를 설명하기로 한다.
반도체 기판(100)에 불순물을 첨가하는 방법에는 이온 주입(ion implantation)에 의한 방법과 확산(diffusion)에 의한 방법 등이 있다. 보다 상세하게 살펴보면, 이온 주입은 도핑하고자 하는 불순물 물질을 이온화시킨 후 가속시킴으로써 높은 운동에너지의 불순물 원자를 반도체 기판(100) 표면에 강제 주입시키는 방법이다. 상기 이온 주입은 강제 물리적 주입 방식으로 수평 방향(lateral direction)으로의 입자 이동이 거의 없어 단위 셀 집적도 향상에 크게 유리하다. 그러나, 이온 주입 과정에서 이온들은 단결정 기판(100)에 상당한 격자 손상을 입 히게 된다. 이렇게 손상된 단결정 기판(100)은 열처리를 수행함으로써 회복될 수 있다.
한편, 확산은 반도체 기판(100) 표면에 열 에너지를 이용하여 불순물 원자를 반도체 표면 내부로 주입시켜 불순물 막이 형성되도록 한다. 상기 확산은 약 800 내지 1200℃의 고온에서 진행되며, 크게 선-증착(pre-deposition), 캡 산화막 형성(cap oxidation) 및 후확산(drive in diffusion)의 3단계의 공정을 거쳐 진행된다. 선-증착은 반도체 기판(100) 표면에 도핑하고자 하는 불순물의 산화막이 형성되는 공정이며, 캡 산화막 형성은 실리콘 산화막과 주입하고자 하는 불순물로 분리되는 공정이며, 이때, 캡 산화막인 실리콘 산화막은 불순물의 외부 방출을 막는 차폐막의 기능을 한다. 후확산은 온도와 시간을 적절히 조절하여 목적하는 깊이의 불순물 도핑 영역을 얻는 공정이다.
본 실시예에서는, 상기 설명된 이온 주입 또는 확산 방법을 이용하여 상기 단결정 실리콘 기판(100)에 인이 도핑된 불순물 영역(102)을 형성한다.
이때, 전술한 바와 같이 상기 반도체 기판(100)은 실리콘을 포함하는 단결정 기판이다. 상기 기판(100)에 포함된 실리콘은 공기 중의 산소와 쉽게 결합하여 상기 반도체 기판(100) 표면에 자연 산화막(native oxide, SiO2, 104)이 형성될 수 있다. 상기 자연 산화막(104)은 이후에 형성될 도전막의 저항을 증가시키는 직접적인 요인으로 작용한다.
도 2를 참조하면, 상기 반도체 기판(100) 표면에 형성된 상기 자연 산화막 (104)을 제거하기 위하여 상기 반도체 기판(100)에 대하여 세정 공정을 수행한다.
상기 세정 공정으로는 불산(HF)을 사용하는 습식 세정 또는 수소(H2) 가스를 사용하는 건식 세정 등을 사용할 수 있다. 상기 세정 공정을 수행한 후, 상기 반도체 기판(100) 표면에 수소(H)가 약한 결합력으로 결합된다. 상기 반도체 기판(100)에 약하게 결합된 수소에 의해 상기 반도체 기판(100)의 실리콘이 공기 중의 산소와 재-산화(re-oxidation)되는 것을 억제할 수 있다.
도 3을 참조하면, 상기 불순물 영역(102) 상에 불순물이 도핑된 비정질 실리콘을 포함하는 제1 박막(106)을 형성한다. 상기 불순물은 상기 불순물 영역(102)에 포함된 불순물과 실질적으로 동일한 불순물인 인(P)을 사용한다.
보다 상세하게 설명하면, 상기 제1 박막(106)은, 우선 실란(SiH4) 가스를 사용하는 저압 화학 기상 증착(low pressure chemical vapor deposition : LPCVD) 공정으로 비정질 실리콘을 형성한다. 상기 비정질 실리콘이 형성되는 동시에 포스핀(PH3)을 사용하여 상기 비정질 실리콘에 인을 도핑시킨다. 이때, 상기 인을 도핑시키는 방법에는 이온 주입, 확산 및 인-시튜 도핑 등이 있다.
상기 저압 화학 기상 증착 공정을 수행하기 위한 공정 챔버로는 보통 종형로(vertical furnace)를 사용한다. 여기에서, 상기 제1 박막이 형성되는 동안 상기 종형로 내의 온도는 약 500℃로 상승하게 된다. 이때, 세정 공정을 통해 상기 반도체 기판(100) 표면에 약하게 결합된 수소(H)는 반도체 기판(100)의 표면으로부터 탈착되고 상기 종형로 내에 잔존하는 산소(O2)에 의해 상기 반도체 기판(100) 표면 에 재 산화가 일어날 수 있다.
상기 재 산화를 억제하기 위하여 상기 증착 공정을 수행하기 전에 상기 종형로의 잔존하는 산소를 제거되어야 한다. 상기 산소를 제거하는 방법은, 우선 종형로를 350℃의 저온에서 펌핑한다. 저온에서 펌핑 작업을 수행하는 이유는, 상기 반도체 기판(100) 표면에 결합된 수소가 약 400℃ 이상의 온도에서 탈착되고 상기 탈착된 사이트에 산소가 결합할 수 있기 때문이고, 특히, 상기 산소를 고온일수록 반도체 기판(100)의 실리콘과 더 쉽게 결합되기 때문이다. 이어서, 실란 가스를 상기 종형로 내부로 소량 주입한다. 이때, 종형로의 온도는 반도체 기판(100) 상에 비정질 실리콘막이 증착되는 증착 온도보다 낮은 약 350℃에서 약 530℃으로 점진적으로 상승된다. 따라서, 상기 반도체 기판(100) 상에 제1 박막이 증착되지 않고, 상기 실란 가스가 상기 종형로 내부에 잔류하게 되며, 상기 종형로 내부 산소의 분압을 낮춘다.
상기와 같은 방법으로 상기 종형로 내부의 산소를 거의 제거한 후, 상기 반도체 기판(100) 상에 불순물이 도핑된 비정질 실리콘을 포함하는 제1 박막(106)을 형성하기 위하여 약 530 내지 550℃로 온도를 상승시키고, 반응 가스로 실란 가스를 주입한다.
도 4를 참조하면, 상기 불순물이 도핑된 비정질 실리콘을 포함하는 제1 박막(106)이 형성된 반도체 기판(100)에 대하여 약 550 내지 600℃에서 열처리를 수행하여, 상기 제1 박막(106)을 불순물이 포함된 단결정 실리콘(108) 및 불순물이 포함된 폴리 실리콘(110)이 적층된 제2 박막(112)으로 형성한다. 특히, 본 실시예에 서는 종래와 달리 600℃ 이하의 온도에서 열처리를 수행함으로써, 반도체 소자의 열화 및 손상 등을 감소시킬 수 있다.
보다 상세하게 설명하면, 제1 박막(106)이 형성된 반도체 기판(100)에 대하여 열처리를 수행하면, 상기 반도체 기판(100)과 면접하는 제1 영역의 비정질 실리콘은 상기 반도체 기판(100)이 포함하고 있는 단결정 실리콘을 시드(seed)로 고상 에피택셜(solid phase epitaxial)하여 불순물이 도핑된 단결정 실리콘(108)으로 변환된다. 이와 동시에, 상기 제1 영역 상부에 위치한 제2 영역의 비정질 실리콘은 불순물이 포함된 폴리 실리콘(110)으로 변환된다. 이때, 상기 열처리는 질소(N2) 분위기에서 수행될 수 있다.
이로써, 전기 저항이 높은 비정질 실리콘(106)을 약 600℃에서 수행되는 고상 에피택셜 공정을 통해 전기 저항이 낮은 불순물이 도핑된 단결정 실리콘(108) 및 불순물이 도핑된 폴리 실리콘(110)을 형성할 수 있다. 또한, 불순물이 도핑된 비정질 실리콘(106)을 사용하기 때문에 상기 제2 박막(112)에 도핑된 불순물의 농도는 전류가 흐를 만큼 높다.
도 5 내지 도 7은 본 발명의 다른 실시예에 따른 박막 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 5를 참조하면, 우선, 도 1 및 도 2를 참조로 설명한 것과 동일한 공정을 수행함으로써, 반도체 기판(200)에 불순물 영역(202)을 형성하고, 상기 불순물 영 역(202) 상에 형성된 자연 산화막(도시되지 않음)을 세정 공정을 통해 제거한다.
이어서, 실란 가스를 반응 가스로 사용하고, 온도가 약 530 내지 550℃에서 저압 화학 기상 증착 공정을 수행하여, 상기 반도체 기판(200)의 불순물 영역(202) 상이 불순물이 도핑되지 않은 제1 비정질 실리콘을 포함하는 제1 박막(204)을 증착한다.
이때, 선택적으로, 상기 제1 박막(204)을 형성하기 전에, 상기 저압 화학 기상 증착 공정을 수행하기 위한 챔버 내부에 잔류하는 산소를 제거할 수 있다. 이에 대한 설명은 도 3에서 언급한 것과 동일하여 생략하기로 한다.
도 6을 참조하면, 상기 제1 박막(204) 상에 불순물이 도핑된 제2 비정질 실리콘을 포함하는 제2 박막(206)을 형성한다. 상기 불순물은 상기 불순물 영역(202)의 불순물과 실질적 동일하다. 여기서 상기 제1 박막(204) 및 제2 박막(206)은 동일한 챔버 내에서 인-시튜로 형성되는 것이 바람직하다.
상기 제2 박막(206)은, 우선 상기 제1 박막 상에 실란 가스를 사용하여 불순물이 도핑되지 않은 예비 제2 박막을 형성한다. 상기 예비 제2 박막을 형성함과 동시에, 상기 예비 제2 박막에 포스핀 가스를 사용하여 인을 도핑하여 제2 박막(206)을 형성한다.
도 7을 참조하면, 상기 제1 박막(204) 및 제2 박막(206)이 적층된 반도체 기판(200)에 대하여 약 550 내지 600℃에서 열처리를 수행하여 불순물이 도핑된 단결정 실리콘(208)과 불순물이 도핑된 폴리 실리콘(210)이 적층된 구조를 갖는 제3 박막(212)을 형성한다.
보다 상세하게 설명하면, 상기 제1 박막(204)의 불순물이 도핑되지 않은 제1 비정질 실리콘은 상기 반도체 기판(200)과 면접하여 구비되어 상기 반도체 기판(200)에 포함된 단결정 실리콘을 시드로 단결정 실리콘(208)으로 변환된다. 이와 동시에, 상기 제2 박막(206)에 불순물이 도핑된 제2 비정질 실리콘은 불순물이 도핑된 폴리 실리콘(210)으로 변환된다.
이때, 상기 제1 박막(204)이 변환된 단결정 실리콘(208)에는 불순물이 도핑된다. 보다 상세하게 설명하면, 상기 반도체 기판(200)에 형성된 불순물 영역(202)에 포함된 불순물의 확산에 의해 상기 단결정 실리콘의 일부가 도핑되고, 상기 불순물이 도핑된 제2 비정질 실리콘으로부터 불순물이 확산하여 상기 단결정 실리콘의 다른 일부를 도핑시킨다. 이로써 상기 불순물이 도핑되지 않은 제1 비정질 실리콘이 불순물이 도핑된 단결정 실리콘(208)으로 변환할 수 있다.
반도체 소자 형성 방법
이하, 상기 박막 형성 방법을 이용하여 반도체 소자를 형성하는 방법에 대하여 설명하기로 한다.
도 8 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
상기 반도체 소자 형성 방법에 대하여 설명하기 이전에, 본 실시예에서는 상기 반도체 기판(300)을 NMOS 소자에 적용할 경우를 설명하기로 한다. 따라서, 상기 반도체 기판(300)은 주로 P형 불순물을 포함하는 단결정 실리콘 기판(300)을 사용 하고, 상기 P형 불순물의 예로서는 (P) 등을 들 수 있다. 이때, 상기 기판(300)은 P형 단결정 실리콘-게르마늄 기판(300)일 수 있다.
도 8을 참조하면, 소자 분리 공정을 수행하여 반도체 기판(300)에 트렌치 소자 분리막(302)을 형성한다.
구체적으로, 도시되어 있지는 않지만 상기 반도체 기판(300) 상에 패드 산화막, 마스크용 실리콘 질화막 및 포토레지스트 패턴을 순차적으로 적층하고, 상기 포토레지스트 패턴을 식각 마스크로써, 상기 패드 산화막 및 질화막을 부분적으로 식각하여 하드 마스크 패턴을 형성한다. 이때, 선택적으로 상기 실리콘 질화막 상에 유기 반사 방지막(Anti-Reflection Layer : ARL)을 더 형성할 수 있다. 상기 유지 반사 방지막은 이후에 수행되는 사진 공정에서 난반사에 의해 포토레지스트 측벽 프로파일이 불량해지는 것을 방지하기 위해 제공되는 막으로써, 실리콘 산화 질화막(SiON)일 수 있다. 상기 하드 마스크 패턴을 형성한 후, 상기 포토레지스트 패턴은 에싱(ashing) 또는 스트립(strip) 공정을 통해 제거된다.
상기 하드 마스크 패턴을 식각 마스크로 노출된 반도체 기판(300)을 부분적으로 식각하여 트렌치를 형성한다. 상기 트렌치를 형성한 후, 선택적으로 상기 트렌치 내부에 열 산화막 및 절연막 라이너를 형성할 수 있다. 상기 열 산화막은 이전의 건식 식각 공정 시 발생한 표면 데미지(damage)를 큐어링(curing)하기 위해 상기 트렌치 표면을 열 산화시켜 매우 얇은 두께로 상기 트렌치 내부에 형성된다. 상기 열 산화막이 형성되어 있는 상기 트렌치의 내측면과 저면 및 하드 마스크 패턴의 표면에 수백Å의 얇을 두께로 절연막 라이너를 형성한다. 상기 절연막 라이너 는 이후 공정에 의해 상기 트렌치 내에 매립되는 소자 분리용 실리콘 산화막 내부의 스트레스를 감소시키고, 불순물 이온들이 필드 영역 내로 침투하는 것을 방지하기 위해 형성된다. 상기 절연막 라이너는 특정한 식각 조건 하에서 후에 설명될 실리콘 산화막과의 식각 선택비가 높은 물질로 형성되어야 하며, 예컨대, 실리콘 질화물(SiN)로 형성될 수 있다.
이어서, 상기 트렌치를 채우도록 USG(Undoped Silicate Glass), O3-TEOS USG(O3-Tetra Ethyl Ortho Silicate Undoped Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화막과 같은 갭 매립 특성이 우수한 산화막을 화학 기상 증착(Chemical Vapor Deposition : CVD) 방법에 의해 증착하여 필드 절연막을 형성한다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성한다. 이때, 트렌치의 내부에 균열이나 보이드가 생성되지 않도록 고밀도 플라즈마 산화막의 갭 매립 능력을 향상시켜 트렌치를 매립한다.
또한, 필요한 경우에, 필드 절연막 대하여 약 800∼1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링(annealing) 공정을 수행하여 상기 갭 매립 산화막을 치밀화(densification)시켜 후속하는 세정 공정에 대한 습식 식각율을 낮출 수 있다.
이이서, 상기 필드 절연막을 에치백(etch back) 또는 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 방법으로 하드 마스크 패턴의 상부면이 노출되도록 연마하여 상기 트렌치 내부에 소자 분리막(302)을 형성한다. 이와 같이, 소자 분리막(302)을 형성함으로서 상기 반도체 기판(300)은 활성 영역(active area)과 비활성 영역(field area)으로 한정된다.
도 9를 참조하면, 상기 반도체 기판(300) 상에 게이트 산화막, 도전막 및 절연막을 순차적으로 적층한 후, 패터닝하여 게이트 패턴(314)을 형성한다.
보다 상세하게 설명하면, 상기 반도체 기판(300) 상에 게이트 산화막(도시되지 않음)을 형성한 후, 상기 게이트 산화막 상에 게이트 전극으로 사용하기 위한 도전막(도시되지 않음)을 형성한다.
상기 도전막은 폴리 실리콘막 및 금속막의 적층 구조로 이루어질 수 있다. 상세하게, 확산 공정, 이온 주입 공정 또는 인-시튜 도핑 공정과 같은 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리 실리콘을 형성한다. 이어서, 상기 폴리 실리콘 상에 텅스텐, 티타늄, 텅스텐 실리사이드 또는 티타늄 나이트라이드와 같은 금속막을 형성함으로써, 상기 도전막을 폴리 실리콘 및 금속막의 적층 구조로 형성할 수 있다.
이어서, 상기 도전막 상에 실리콘 질화막(도시되어 있지 않음)을 형성한다. 상기 실리콘 질화막은 이후의 도전막 식각 공정에서 하드 마스크 막으로 사용된다. 또한, 후속 공정들을 진행할 때, 상기 실리콘 질화막 하부에 위치하는 도전막이 노출되지 않도록 상기 도전막을 보호한다.
상기 실리콘 질화막, 도전막 및 게이트 산화막을 부분적으로 식각하여 실리콘 질화막 패턴(312), 도전막 패턴(310) 및 게이트 산화막 패턴(304)을 형성하여, 게이트 패턴(314)을 형성한다. 특히, 상기 게이트 패턴(314)은 활성 영역 상에 형 성된다.
이어서, 상기 게이트 패턴(314)을 마스크로 불순물 주입을 수행하여 상기 노출된 반도체 기판(300) 표면에 예비 소스/드레인(316)을 형성한다. 상기 예비 소스/드레인 영역(316)은 이온 주입 또는 확산을 이용하여 형성할 수 있고, 상기 주입되는 불순물은 인(P)과 같은 3족 원소일 수 있다.
도 10을 참조하면, 상기 게이트 패턴(314) 및 노출된 반도체 기판(300) 상에 실리콘 질화막(도시되지 않음)을 연속적으로 형성하고, 상기 실리콘 질화막에 대하여 전면 이방성 식각하여 상기 게이트 패턴(314)의 측벽에 스페이서(318)를 형성한다.
상기 게이트 패턴(314) 및 스페이서(318)를 마스크로 불순물 주입을 상기 예비 소스/드레인 영역(316)에 불순물 주입을 수행하여 소스/드레인 영역(320)을 형성하며, 상기 형성된 소스/드레인 영역(320)은 얇은 접합 영역과 깊은 접합 영역을 갖는 엘디디(LDD) 구조를 갖는다.
이와 같이 상기 불순물 주입을 수행함으로써, 상기 반도체 기판(300)의 활성 영역에서는 게이트 패턴(314), 소스/드레인 영역(320)으로 이루어지는 트랜지스터(transistor)가 형성된다. 여기서, 상기 트랜지스터의 소스/드레인 영역(320) 중 하나는 커패시터(capacitor)의 하부 전극과 연결되는 커패시터 콘택 영역이고, 다른 하나는 비트 라인(bit line)과 연결되는 비트 라인 콘택 영역이다.
도 11을 참조하면, 상기 게이트 패턴(314)을 완전히 덮도록 상기 게이트 패턴(314) 및 소스/드레인 영역(320) 상에 층간 절연막(도시되지 않음)을 형성한다. 상기 층간 절연막은 갭 필(gap fill) 특성이 우수한 유동성 산화물 예컨대, BPSG(borophosphosilicate glass), USG(undoped silicate glass) 또는 SOG(spin on glass) 물질을 사용하여 형성한다. 상기 절연막은 제1 절연막 및 제2 절연막이 적막된 구조로 형성될 수 있다. 갭 필 특성이 우수한 산화물으로 제1 절연막을 형성하고 상기 제1 절연막의 일부를 화학 기계적 연마 공정 또는 에치 백으로 제거한 후, 제2 절연막을 형성한다. 이때, 상기 제1 및 제2 절연막은 실질적으로 동일한 물질로 형성될 수 있으며, 이와는 다르게, 서로 다른 물질로 형성될 수 있다.
이어서, 상기 게이트 패턴 사이 반도체 기판(300) 즉, 소스/드레인 영역(320)이 노출되도록 상기 층간 절연막을 식각하여 콘택홀(324)을 형성한다. 상기 콘택홀(324)은 SAC(self align contact : 이하 'SAC'이라 나타낸다) 공정으로 형성된다. SAC 공정을 보다 상세하게 설명하면, 상기 막간 절연막 상에 게이트 패턴(314) 사이의 소스/드레인 영역(320)을 오픈시키고, 상기 게이트 패턴(314) 상부를 마스킹하기 위한 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서, 상기 포토레지스트 패턴을 마스크로 이용하여 실리콘 산화막과 실리콘 질화막 간의 식각 선택비가 높은 조건으로 이방성 식각한다. 상기 이러한 조건의 식각 공정은 예컨대, CHF3,CF4, Ar의 혼합 가스를 사용하여 수행할 수 있다. 상기 식각 가스를 사용하여 소스/드레인을 노출시켜 콘택홀을 형성한다. 이때, 상기 식각 공정이 수행되는 동안, 상기 실리콘 질화막 패턴(312) 및 스페이서(318)가 노출되고, 상기 노출된 실리콘 질화막 패턴(312) 및 스페이서(318)는 상기 게이트 패턴(314)을 상기 식 각 가스로부터 보호하여 식각 마진율을 향상시킬 수 있다.
도 12를 참조하면, 상기 SAC공정으로 노출된 소스/드레인 영역(320)은 공기 중의 산소와 반응하여 상기 소스/드레인 영역(320)상에 자연 산화막(326)을 형성될 수 있다. 상기 자연 산화막(326)은 이후 형성될 콘택 패드의 전기 저항을 증가시킬 수 있어 반도체 장치의 신뢰성을 저하시킬 수 있다.
따라서, 상기 자연 산화막(326)을 제거하기 위하여 상기 반도체 기판(300)에 대하여 습식 식각 또는 건식 식각을 수행한다. 습식 식각은 불산(HF)용액을 사용하며, 건식 식각은 수소(H2)가스를 사용하여 상기 세정을 수행한 소스/드레인 영역(320) 표면에는 수소가 약하게 결합된다. 상기 소스/드레인 영역(320)에 약하게 수소가 결합되어 소스/드레인 영역의 재 산화를 억제할 수 있다.
도 13을 참조하면, 상기 콘택홀(324)을 메우도록 상기 게이트 패턴(314) 및 소스/드레인 영역(320) 상에 불순물이 도핑된 비정질 실리콘을 포함하는 제1 박막(328)을 형성한다. 이때, 상기 불순물은 상기 소스/드레인 영역(320)에 포함된 불순물 즉, 인을 사용한다.
상기 제1 박막(328)은 저압 화학 기상 증착(low pressure chemical vapor deposition : LPCVD) 공정으로, 실란(SiH4) 가스를 주입하여 비정질 실리콘을 형성하며, 동시에 포스핀(PH3)을 이용하여 이온 주입, 확산 또는 인-시튜 도핑에 의한 방법으로 상기 비정질 실리콘에 인을 도핑하여 제1 박막(328)을 형성한다.
이때, 선택적으로 상기 제1 박막(328)을 형성하기 이전 공정으로, 상기 저압 화학 기상 증착 공정을 수행하기 위한 공정 챔버에 잔존하는 산소를 제거하기 위한 상기 공정 챔버를 350℃로 저온 펌핑하고, 실란 가스를 소량 주입시킨다. 상기 공정 챔버 내에 잔존하는 산소를 제거하는 방법은 도 3을 참조로 설명한 바와 동일하여 생략하기로 한다.
도 14를 참조하면, 상기 제1 박막(328)이 형성된 반도체 기판(300)에 대하여 약 550 내지 600℃에서 열처리를 수행하여, 소스/드레인 영역(320)과 면접하는 제1 영역의 비정질 실리콘은 불순물이 도핑된 단결정 실리콘(330)으로 변환시키고, 상기 제1 영역 상에 위치한 제2 영역의 비정질 실리콘은 불순물이 도핑된 폴리 실리콘(332)으로 변환시킴으로써, 상기 불순물이 도핑된 비정질 실리콘을 포함하는 제1 박막(328)을 상기 불순물이 도핑된 단결정 실리콘(330) 및 불순물이 도핑된 폴리 실리콘(332)을 포함하는 제2 박막(334)으로 형성한다. 이때, 상기 열처리는 질소(N2) 분위기에서 수행될 수 있다.
상기 전기 저항이 높은 불순물이 도핑된 비정질 실리콘을 포함하는 제1 박막(328)을 전기 저항이 낮은 불순물이 도핑된 단결정 실리콘(320) 및 불순물이 도핑된 폴리 실리콘(322)을 포함하는 제2 박막(334)으로 형성하는데 있어서, 종래의 공정 온도보다 현저히 낮은 온도, 약 550 내지 600℃ 온도에서 수행되어 하부에 형성된 트랜지스터의 손상을 억제할 수 있다.
또한, 상기 제2 박막(334)이 불순물이 도핑된 비정질 실리콘으로부터 변환되어 형성됨으로써 상기 제2 박막(334)에 도핑된 불순물 농도가 높아 전류 구동 능력 이 향상되고, 이로 인하여 반도체 소자의 동작 속도가 향상된다.
이어서, 상기 제2 박막(334)의 일부를 에치백 또는 화학 기계적 연마 공정을 수행하여 상기 층간 절연막 패턴(322)의 상부면이 노출되도록 제거하여 콘택 패드(도시되지 않음)를 형성한다. 이때, 상기 콘택 패드는 상기 커패시터의 하부 전극과 전기적으로 접촉하는 커패시터 콘택 패드 및 상기 비트 라인과 전기적으로 접촉하는 비트 라인 콘택 패드일 수 있다.
도시되어 있지는 않지만, 이후 비트 라인과 상기 콘택 패드는 전기적으로 연결되며, 상기 비트 라인은 티타늄 및 티타늄 실리사이드으로 이루어져 있다. 이때, 상기 티타늄 실리사이드가 상기 콘택 패드와 집적 연결되는데, 상기 티타늄 실리사이드의 전기 저항도 낮아진다. 이는 상기 고상 에피택셜 공정에 의해 상기 콘택 패드의 특성이 우수해지기 때문인 것으로 추측되어 진다.
도 15 내지 도 17은 본 발명의 다른 실시예에 따른 반도체 소자 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.
도 15를 참조하면, 우선, 도 8 내지 도 12를 참조로 설명한 것과 동일한 공정을 수행함으로써, 반도체 기판(400) 상에 게이트 패턴(404), 게이트 패턴 측벽에 형성된 스페이서(406), 상기 게이트 패턴(404)들 사이에 소스/드레인 영역(408) 및 상기 소스/드레인 영역(408)을 노출시키는 콘택홀을 갖는 절연막 패턴(410)을 형성하고, 상기 결과물을 포함하는 반도체 기판(400)을 세정함으로써 상기 소스/드레인 영역(408) 표면에 생성될 수 있는 자연 산화막(도시되지 않음)을 제거한다.
이어서, 상기 스페이서(406), 절연막 패턴(410) 및 소스/드레인 영역(408) 상에 불순물이 도핑되지 않은 제1 비정질 실리콘을 포함하는 제1 박막(412)을 형성한다. 상기 제1 박막(412)은 실란 가스를 반응 가스로 사용하는 저압 화학 기상 증착 공정에 의해 형성된다.
도 16을 참조하면, 상기 제1 박막(412) 상에 상기 콘택홀을 매립하도록 불순물이 도핑된 제2 비정질 실리콘을 포함하는 제2 박막(414)을 형성한다. 이때, 상기 불순물로는 상기 소스/드레인 영역(408)에 주입된 인을 사용한다.
도 17을 참조하면, 상기 제1 박막(412)과 상기 제2 박막(414)이 적층된 반도체 기판(400)에 대하여 약 550 내지 600℃로 질소 분위기에서 열처리하여 상기 제1 박막(412)에 포함된 불순물이 도핑되지 않은 제1 비정질 실리콘을 불순물이 도핑된 단결정 실리콘(416)으로 변환시키고, 상기 제2 박막(414)에 포함된 불순물이 도핑된 제2 비정질 실리콘을 불순물이 도핑된 폴리 실리콘(418)으로 변환시킴으로써, 상기 제1 박막(412) 및 제2 박막(414)이 불순물이 도핑된 단결정 실리콘(416)과 불순물이 도핑된 폴리 실리콘(418)을 포함하는 제3박막(420)으로 형성한다.
이어서, 상기 제3 박막의 일부를 에치백 또는 화학 기계적 연마 공정을 수행하여 상기 층간 절연막 패턴(410)의 상부면이 노출되도록 제거하여 콘택 패드(도시되지 않음)를 형성한다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 불순물이 도핑된 비정질 실리콘 또는 불순물이 도핑되지 않은 제1 비정질 실리콘과 불순물이 도핑된 제2 비정질 실리콘을 반도체 기판 상에 형성하고, 550 내지 600℃로 열처리를 하여 반도체 기판과 면접하는 제1 영역의 비정질 실리콘은 불순물이 포함된 단결정 실리콘으로 변환시키고, 상기 제1 영역 상부에 위치한 제2 영역의 비정질 실리콘은 불순물이 포함된 폴리 실리콘으로 변환시키는 고상 에피택셜 공정으로 콘택 패드를 형성한다.
따라서, 상기 콘택 패드는 종래에 비해 낮은 온도에서 형성되어 상기 콘택 패드 하부에 구비된 트랜지스터의 열화 또는 손상을 억제할 수 있으며, 상기 콘택 패드를 형성하기 위한 비정질 실리콘의 일부 또는 전체가 불순물로 도핑되어 있어 상기 콘택 패드의 불순물의 농도가 종래에 비해 높아 전류 구동 능력이 향상되어 반도체 소자의 동작 속도를 향상시킬 수 있다.
또한, 상기 콘택 패드와 이후에 전기적으로 연결되는 비트 라인의 접촉 부분의 전기 저항도 감소되어 반도체 소자의 동작 속도를 더욱 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (10)
- 단결정 기판(single substrate) 상에 불순물이 도핑된 비정질 실리콘(amorphous silicon)을 포함하는 제1 박막을 형성하는 단계; 및열처리를 수행하여, 상기 단결정 기판과 면접하는 제1 영역의 상기 비정질 실리콘은 단결정 실리콘(single silicon)으로 변환시키고 상기 제1 영역 상에 위치하는 제2 영역의 상기 비정질 실리콘은 폴리 실리콘(poly silicon)으로 변환시킴으로써, 상기 제1 박막을 상기 단결정 실리콘 및 폴리 실리콘을 포함하는 제2 박막으로 형성하는 단계를 포함하는 박막 형성 방법.
- 제1항에 있어서, 상기 단결정 기판은 단결정 실리콘 또는 단결정 실리콘-게르마늄을 포함하는 것을 특징으로 하는 박막 형성 방법.
- 제1항에 있어서, 상기 열처리는 질소(N2) 분위기 하에서 550 내지 600℃온도로 수행되는 것을 특징으로 하는 박막 형성 방법.
- 제1항에 있어서, 상기 기판 상에 생성되는 자연 자연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 형성 방법.
- 단결정 기판 상에 불순물이 도핑되지 않은 제1 비정질 실리콘을 포함하는 제1 박막을 형성하는 단계;상기 제1 박막 상에 불순물이 도핑된 제2 비정질 실리콘을 포함하는 제2 박막을 형성하는 단계; 및열처리를 수행하여, 상기 제1 박막에 포함된 상기 제1 비정질 실리콘을 단결정 실리콘으로 변환시키고 상기 제2 박막에 포함된 상기 제2 비정질 실리콘을 폴리 실리콘으로 변환시킴으로써, 상기 제1 박막 및 제2 박막을 상기 단결정 실리콘과 상기 폴리 실리콘을 포함하는 제3박막으로 형성하는 단계를 포함하는 박막 형성 방법.
- 제5항에 있어서, 상기 제1 박막 및 제2 박막은 동일 챔버 내에서 인시튜(in-situ)로 형성되는 것을 특징으로 하는 박막 형성 방법.
- 단결정 기판 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴과 인접하는 상기 단결정 기판의 표면 아래에 불순물 영역을 형성하는 단계;상기 단결정 기판 상에 상기 불순물 영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계;상기 콘택홀을 매립하도록 상기 불순물 주입 영역 상에 불순물이 도핑된 비정질 실리콘을 포함하는 예비 도전막을 형성하는 단계; 및열처리를 수행하여 상기 단결정 기판과 면접하는 제1 영역의 비정질 실리콘은 불순물이 도핑된 단결정 실리콘으로 변환시키고 상기 제1 영역 상에 위치한 제2 영역의 비정질 실리콘은 불순물이 도핑된 폴리 실리콘으로 변환시킴으로써, 상기 예비 도전막을 상기 불순물이 도핑된 단결정 실리콘과 상기 불순물이 도핑된 폴리 실리콘을 포함하는 도전막으로 형성하는 단계를 포함하는 반도체 소자 형성 방법.
- 제7항에 있어서, 상기 불순물 영역을 형성한 단계 이후에, 세정 공정을 수행하여 상기 불순물 영역 상에 생성된 자연 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제7항에 있어서, 상기 도전막의 일부를 상기 절연막 패턴의 상부면이 노출되도록 제거하여 콘택 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 단결정 기판 상에 게이트 패턴을 형성하는 단계;상기 게이트 패턴과 인접하는 상기 단결정 기판의 표면 아래에 불순물 영역을 형성하는 단계;상기 단결정 기판 상에 상기 불순물 영역을 노출시키는 콘택홀을 갖는 절연막 패턴을 형성하는 단계;상기 불순물 주입 영역 상에 불순물이 도핑되지 않은 제1 비정질 실리콘을 포함하는 제1 예비 도전막을 형성하는 단계;상기 콘택홀을 매립하도록 상기 제1 예비 도전막 상에 불순물이 도핑된 제2 비정질 실리콘을 포함하는 제2 예비 도전막을 형성하는 단계; 및상기 단결정 기판에 대하여 열처리를 수행하여 상기 제1 예비 도전막에 포함된 제1 비정질 실리콘을 불순물이 도핑된 단결정 실리콘으로 변환시키고 상기 제2 예비 도전막에 포함된 제2 비정질 실리콘을 불순물이 도핑된 폴리 실리콘으로 변환시킴으로써, 상기 제1 예비 도전막 및 제2 예비 도전막을 상기 불순물이 도핑된 단결정 실리콘과 상기 불순물이 도핑된 폴리 실리콘을 포함하는 도전막으로 형성하는 단계를 포함하는 반도체 소자 형성 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050069355A KR100634260B1 (ko) | 2005-07-29 | 2005-07-29 | 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법 |
| US11/494,566 US20070022941A1 (en) | 2005-07-29 | 2006-07-28 | Method of forming a layer and method of manufacturing a semiconductor device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050069355A KR100634260B1 (ko) | 2005-07-29 | 2005-07-29 | 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100634260B1 true KR100634260B1 (ko) | 2006-10-13 |
Family
ID=37626260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050069355A KR100634260B1 (ko) | 2005-07-29 | 2005-07-29 | 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070022941A1 (ko) |
| KR (1) | KR100634260B1 (ko) |
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| US7531879B2 (en) * | 2006-12-22 | 2009-05-12 | Intel Corporation | Method and resultant structure for floating body memory on bulk wafer |
| JP6174943B2 (ja) * | 2013-08-22 | 2017-08-02 | 東京エレクトロン株式会社 | 凹部を充填する方法 |
| JP6150724B2 (ja) * | 2013-12-27 | 2017-06-21 | 東京エレクトロン株式会社 | 凹部を充填する方法 |
| KR102171263B1 (ko) * | 2014-08-21 | 2020-10-28 | 삼성전자 주식회사 | 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법 |
| JP6367734B2 (ja) * | 2015-02-18 | 2018-08-01 | 東京エレクトロン株式会社 | 凹部を充填する方法及び処理装置 |
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2005
- 2005-07-29 KR KR1020050069355A patent/KR100634260B1/ko not_active IP Right Cessation
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2006
- 2006-07-28 US US11/494,566 patent/US20070022941A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| US20070022941A1 (en) | 2007-02-01 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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