JP2699921B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 48
- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 6
- 239000007790 solid phase Substances 0.000 claims description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000005530 etching Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に微細なコンタクトを有する半導体装置の製
造方法に関する。
に関し、特に微細なコンタクトを有する半導体装置の製
造方法に関する。
【０００２】
【従来の技術】近年、半導体技術の進展に伴い半導体装
置のコンタクト寸法は微細化してきており、また、十分
な加工性を得るため層間絶縁膜は十分に平坦化されるよ
うになってきた。したがって、下層の構造物（配線等）
の間にコンタクトホールを形成する際、従来は下層構造
物間上に形成された層間絶縁膜は窪んだ表面形状とな
り、コンタクト深さは窪んでいる分だけ浅くなったが、
十分な平坦化が施されるようになると窪みがなくなり、
コンタクトホールは深くなる。このことは、微細化によ
るコンタクト寸法の微細化と相まって、コンタクトのア
スペクト比が急激に増加することを示している。このよ
うなアスペクト比の大きなコンタクトでは配線の断線を
防止するため配線を形成する前にあらかじめコクタクト
を導電性材料で埋め込んでおくプラグ構造のコンタクト
が通常用いられる。
置のコンタクト寸法は微細化してきており、また、十分
な加工性を得るため層間絶縁膜は十分に平坦化されるよ
うになってきた。したがって、下層の構造物（配線等）
の間にコンタクトホールを形成する際、従来は下層構造
物間上に形成された層間絶縁膜は窪んだ表面形状とな
り、コンタクト深さは窪んでいる分だけ浅くなったが、
十分な平坦化が施されるようになると窪みがなくなり、
コンタクトホールは深くなる。このことは、微細化によ
るコンタクト寸法の微細化と相まって、コンタクトのア
スペクト比が急激に増加することを示している。このよ
うなアスペクト比の大きなコンタクトでは配線の断線を
防止するため配線を形成する前にあらかじめコクタクト
を導電性材料で埋め込んでおくプラグ構造のコンタクト
が通常用いられる。
【０００３】このようなプラグコンタクトを形成する方
法として図２に示す方法が従来より知られている。この
方法ではシリコン基板１上のｎ型半導体領域２に通じる
コンタクト孔４を開孔（図２（ｂ））した後、被コンタ
クト領域にイオン注入５を行い不純物を導入すると同時
に表面を非晶質化（図２（ｃ））する。その後、フッ酸
により被コンタクト領域表面のシリコン酸化膜７を除去
し（図２（ｄ））、埋込ポリシリコンを成長しコンタク
ト孔を埋込む（図２（ｆ））。この埋込みポリシリコン
成長は通常、ＬＰＣＶＤ法を用いて６２０℃〜６５０℃
の温度で行われる。さらにその後、ポリシリコンのエッ
チバックを行い、ポリシリコンプラグを形成する（図２
（ｇ））。
法として図２に示す方法が従来より知られている。この
方法ではシリコン基板１上のｎ型半導体領域２に通じる
コンタクト孔４を開孔（図２（ｂ））した後、被コンタ
クト領域にイオン注入５を行い不純物を導入すると同時
に表面を非晶質化（図２（ｃ））する。その後、フッ酸
により被コンタクト領域表面のシリコン酸化膜７を除去
し（図２（ｄ））、埋込ポリシリコンを成長しコンタク
ト孔を埋込む（図２（ｆ））。この埋込みポリシリコン
成長は通常、ＬＰＣＶＤ法を用いて６２０℃〜６５０℃
の温度で行われる。さらにその後、ポリシリコンのエッ
チバックを行い、ポリシリコンプラグを形成する（図２
（ｇ））。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
従来の技術は以下に示すような問題点があった。
従来の技術は以下に示すような問題点があった。
【０００５】コンタクト孔の開孔は通常ドライエッチン
グを用いて行われるが、このエッチングの際に被コンタ
クト領域表面にエッチングダメージ層が形成される。こ
のエッチングダメージ層は後の工程のイオン注入により
ダメージ層下の領域とミキシングされ、これらの領域は
非晶質化するが、さらに後の工程の埋込みポリシリコン
成長が通常６２０℃〜６５０℃で行われるため、非晶質
化した被コンタクト領域表面が結晶化し、さらに成長炉
への入炉時の酸素の巻き込みにより被コンタクト領域表
面に薄い酸化膜が形成されてしまう（図２（ｅ））。こ
の薄い酸化膜上に埋込みポリシリコンが形成されるた
め、特に微細なコンタクトにおいては低いコンタクト抵
抗が得られないといった問題点があった。つまり、従来
の技術では被コンタクト領域表面のエッチングダメージ
層と薄い酸化膜の存在により低いコンタクト抵抗が得ら
れなかった。
グを用いて行われるが、このエッチングの際に被コンタ
クト領域表面にエッチングダメージ層が形成される。こ
のエッチングダメージ層は後の工程のイオン注入により
ダメージ層下の領域とミキシングされ、これらの領域は
非晶質化するが、さらに後の工程の埋込みポリシリコン
成長が通常６２０℃〜６５０℃で行われるため、非晶質
化した被コンタクト領域表面が結晶化し、さらに成長炉
への入炉時の酸素の巻き込みにより被コンタクト領域表
面に薄い酸化膜が形成されてしまう（図２（ｅ））。こ
の薄い酸化膜上に埋込みポリシリコンが形成されるた
め、特に微細なコンタクトにおいては低いコンタクト抵
抗が得られないといった問題点があった。つまり、従来
の技術では被コンタクト領域表面のエッチングダメージ
層と薄い酸化膜の存在により低いコンタクト抵抗が得ら
れなかった。
【０００６】このような従来技術の問題点を解決する方
法として特開平２−３２５４１号公報に記載されている
技術が知られている。この技術は、イオン衝撃により生
じたダメージ層の除去方法に関するものであり、ラジカ
ルビームを用いてドライエッチングダメージ層を選択的
に除去するものである。しかし、この技術はドライエッ
チングダメージの除去には有効であるが、その後の埋込
みポリシリコン形成の入炉時に形成される薄い酸化膜の
除去方法については記述がなく、低抵抗の微細コンタク
トを形成するのは困難である。
法として特開平２−３２５４１号公報に記載されている
技術が知られている。この技術は、イオン衝撃により生
じたダメージ層の除去方法に関するものであり、ラジカ
ルビームを用いてドライエッチングダメージ層を選択的
に除去するものである。しかし、この技術はドライエッ
チングダメージの除去には有効であるが、その後の埋込
みポリシリコン形成の入炉時に形成される薄い酸化膜の
除去方法については記述がなく、低抵抗の微細コンタク
トを形成するのは困難である。
【０００７】本発明の目的は、前記問題点を解決し、微
細なコンタクトにおいても十分に低いコンタクト抵抗が
得られる半導体装置の製造方法を提供することにある。
細なコンタクトにおいても十分に低いコンタクト抵抗が
得られる半導体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置の製造方法は半導体基板上に一
導電型半導体領域を形成する工程と、前記一導電型半導
体領域を含む前記半導体基板上に絶縁膜を形成する工程
と、前記一導電型半導体領域上に形成された前記絶縁膜
に前記一導電型半導体層に通じるコンタクト孔を形成す
る工程と、前記一導電型半導体領域の表面を非晶質化す
る工程と、前記一導電型半導体領域の表面の酸化膜を除
去する工程と、前記一導電型半導体領域の表面を非晶質
に保ったまま、前記コンタクト孔を含む前記絶縁膜上に
非晶質シリコン膜を形成する工程と、前記一導電型半導
体領域の結晶部分より固相エピタキシャル成長を行い、
前記一導電型半導体領域の非晶質領域および前記非晶質
シリコン膜の少なくとも一部を結晶化させる工程とを含
むことを特徴とする。
め、本発明の半導体装置の製造方法は半導体基板上に一
導電型半導体領域を形成する工程と、前記一導電型半導
体領域を含む前記半導体基板上に絶縁膜を形成する工程
と、前記一導電型半導体領域上に形成された前記絶縁膜
に前記一導電型半導体層に通じるコンタクト孔を形成す
る工程と、前記一導電型半導体領域の表面を非晶質化す
る工程と、前記一導電型半導体領域の表面の酸化膜を除
去する工程と、前記一導電型半導体領域の表面を非晶質
に保ったまま、前記コンタクト孔を含む前記絶縁膜上に
非晶質シリコン膜を形成する工程と、前記一導電型半導
体領域の結晶部分より固相エピタキシャル成長を行い、
前記一導電型半導体領域の非晶質領域および前記非晶質
シリコン膜の少なくとも一部を結晶化させる工程とを含
むことを特徴とする。
【０００９】好適な実施例は、本発明の半導体装置の製
造方法において、一導電型半導体領域の表面を非晶質化
する手段としてイオン注入を用いることを特徴とする。
造方法において、一導電型半導体領域の表面を非晶質化
する手段としてイオン注入を用いることを特徴とする。
【００１０】また、他の好適な実施例は、本発明の半導
体装置の製造方法において、一導電型半導体領域の自然
酸化膜を除去する方法として真空中で加熱処理すること
により行うことを特徴とする。
体装置の製造方法において、一導電型半導体領域の自然
酸化膜を除去する方法として真空中で加熱処理すること
により行うことを特徴とする。
【００１１】更に、他の好適な実施例は、本発明の半導
体装置の製造方法において、一導電型半導体領域の自然
酸化膜を除去する方法として真空中に導入した試料表面
を水素ガスに曝すことにより行うことを特徴とする。
体装置の製造方法において、一導電型半導体領域の自然
酸化膜を除去する方法として真空中に導入した試料表面
を水素ガスに曝すことにより行うことを特徴とする。
【００１２】
（実施例１）次に本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例の半導体装置
の製造方法を示す工程順断面図である。
の製造方法を示す工程順断面図である。
【００１４】本発明の第１の実施例は、まず、ｎ型導電
領域２からなる被コンタクト領域を含むシリコン基板１
上にシリコン酸化膜３を堆積する。その後、前記ｎ型導
電領域２上のシリコン酸化膜３にコンタクト孔４を形成
する。コンタクト孔形成後、コンタクト孔４を通してＰ
イオンを１×１０15ｃｍ-2〜１×１０16ｃｍ-2のドーズ
量イオン注入し、ｎ型導電領域表面を非晶質化する（図
１（ｃ））。その後、１×１０-9Ｔｏｒｒ程度の高真空
中に試料を導入し、７５０℃〜８００℃の温度で５分間
熱処理を行いｎ型導電領域表面に形成された薄いシリコ
ン酸化膜７を除去する（図１（ｄ））。ｎ型半導体領域
表面に形成されるシリコン酸化膜は低温で形成されるた
め、完全な組成ではなく真空中で７５０℃〜８００℃に
加熱することにより容易に除去できる。その後、試料を
大気に曝すことなく、４７０℃〜５１０℃程度の基板温
度で非晶質シリコン８をコンタクト孔４を含む全面に成
長する（図１（ｅ））。この成長の際、基板温度が４７
０℃〜５１０℃と比較的低温であるため、非晶質化した
ｎ型導電領域表面は結晶化せず非晶質のままである。次
に、５２０℃〜６００℃に基板温度を保ちコンタクト部
において固相エピタキシャル成長を行う。この固相エピ
タキシャル成長によりｎ型導電領域表面の非晶質層６お
よびコンタクト孔４内の非晶質シリコン８はｎ型導電領
域の非晶質層下の結晶部分より順次結晶化し、ｎ型導電
領域とコンタクト孔内の埋込みシリコンとの界面は存在
しなくなる（図１（ｆ））。本発明ではｎ型導電領域表
面の薄い酸化膜を除去しているので、エピタキシャル成
長がｎ型導電領域／非晶質シリコン界面で停止すること
はない。本実施例においてはコンタクト孔４内に埋め込
まれた非晶質シリコン８の途中までエピタキシャル成長
し、その上部および酸化膜シリコン３の上部の非晶質シ
リコンは多結晶化した。最後に、堆積したシリコン膜の
エッチバックを行いプラグコンタクトを完成する（図１
（ｇ））。
領域２からなる被コンタクト領域を含むシリコン基板１
上にシリコン酸化膜３を堆積する。その後、前記ｎ型導
電領域２上のシリコン酸化膜３にコンタクト孔４を形成
する。コンタクト孔形成後、コンタクト孔４を通してＰ
イオンを１×１０15ｃｍ-2〜１×１０16ｃｍ-2のドーズ
量イオン注入し、ｎ型導電領域表面を非晶質化する（図
１（ｃ））。その後、１×１０-9Ｔｏｒｒ程度の高真空
中に試料を導入し、７５０℃〜８００℃の温度で５分間
熱処理を行いｎ型導電領域表面に形成された薄いシリコ
ン酸化膜７を除去する（図１（ｄ））。ｎ型半導体領域
表面に形成されるシリコン酸化膜は低温で形成されるた
め、完全な組成ではなく真空中で７５０℃〜８００℃に
加熱することにより容易に除去できる。その後、試料を
大気に曝すことなく、４７０℃〜５１０℃程度の基板温
度で非晶質シリコン８をコンタクト孔４を含む全面に成
長する（図１（ｅ））。この成長の際、基板温度が４７
０℃〜５１０℃と比較的低温であるため、非晶質化した
ｎ型導電領域表面は結晶化せず非晶質のままである。次
に、５２０℃〜６００℃に基板温度を保ちコンタクト部
において固相エピタキシャル成長を行う。この固相エピ
タキシャル成長によりｎ型導電領域表面の非晶質層６お
よびコンタクト孔４内の非晶質シリコン８はｎ型導電領
域の非晶質層下の結晶部分より順次結晶化し、ｎ型導電
領域とコンタクト孔内の埋込みシリコンとの界面は存在
しなくなる（図１（ｆ））。本発明ではｎ型導電領域表
面の薄い酸化膜を除去しているので、エピタキシャル成
長がｎ型導電領域／非晶質シリコン界面で停止すること
はない。本実施例においてはコンタクト孔４内に埋め込
まれた非晶質シリコン８の途中までエピタキシャル成長
し、その上部および酸化膜シリコン３の上部の非晶質シ
リコンは多結晶化した。最後に、堆積したシリコン膜の
エッチバックを行いプラグコンタクトを完成する（図１
（ｇ））。
【００１５】以上の製造方法によると被コンタクト領域
であるｎ型半導体領域と埋込みプラグの界面は存在しな
くなり、界面での接触抵抗を無くすことができる。その
結果、コンタクト抵抗を大幅に低減できる。
であるｎ型半導体領域と埋込みプラグの界面は存在しな
くなり、界面での接触抵抗を無くすことができる。その
結果、コンタクト抵抗を大幅に低減できる。
【００１６】図３は本発明の第１の実施例により形成し
た低抵抗プラグコンタクトの電流−電圧特性の一例を示
す。測定を行ったコンタクトは直径０．１５μｍの円形
の断面形状を有し、コンタクト深さは０．５μｍであ
る。図４は従来の技術により形成した図３と同一寸法の
プラグコンタクトの電流−電圧特性を示す。それぞれの
図の直線の傾きより求めた抵抗値は図３が約２４０Ω、
図４が約６２０Ωであった。コンタクトの埋め込みに用
いたシリコン膜の抵抗率は７００μｍ・ｃｍであったの
で、プラグ部分の抵抗値Ｒp は、下記数１で求められ
る。
た低抵抗プラグコンタクトの電流−電圧特性の一例を示
す。測定を行ったコンタクトは直径０．１５μｍの円形
の断面形状を有し、コンタクト深さは０．５μｍであ
る。図４は従来の技術により形成した図３と同一寸法の
プラグコンタクトの電流−電圧特性を示す。それぞれの
図の直線の傾きより求めた抵抗値は図３が約２４０Ω、
図４が約６２０Ωであった。コンタクトの埋め込みに用
いたシリコン膜の抵抗率は７００μｍ・ｃｍであったの
で、プラグ部分の抵抗値Ｒp は、下記数１で求められ
る。
【００１７】
【数１】 したがって、従来の技術ではコンタクト抵抗（接触抵
抗）が４２２Ωであったのが、本発明によると、４２Ω
と約１０分の１に低減された。
抗）が４２２Ωであったのが、本発明によると、４２Ω
と約１０分の１に低減された。
【００１８】（実施例２）実施例１においては、コンタ
クト孔を開孔し、コンタクト孔を通してイオン注入した
後、ｎ型導電領域表面の薄い酸化膜の除去を高真空中で
加熱することにより行ったが、真空中で加熱しながら水
素ガスを導入して行ってもよい。この場合、実施例１の
場合に比べより効率的に酸化膜を除去できる効果があ
る。
クト孔を開孔し、コンタクト孔を通してイオン注入した
後、ｎ型導電領域表面の薄い酸化膜の除去を高真空中で
加熱することにより行ったが、真空中で加熱しながら水
素ガスを導入して行ってもよい。この場合、実施例１の
場合に比べより効率的に酸化膜を除去できる効果があ
る。
【００１９】その後は、実施例１の場合と同様の製造プ
ロセスによりプラグコンタクトを形成することにより、
低抵抗のプラグコンタクトを製造することができる。
ロセスによりプラグコンタクトを形成することにより、
低抵抗のプラグコンタクトを製造することができる。
【００２０】
【発明の効果】以上説明したように本発明によると、被
コンタクト領域表面に形成されるエッチングダメージ層
および薄い酸化膜を除去できその結果、微細なコンタク
トにおいても低抵抗コンタクトを形成可能である。例え
ば、本実施例においては、コンタクト抵抗（ｎ型導電領
域と多結晶シリコンの接触抵抗）を従来の技術では４２
２Ωであったのを４２Ωと約１０分の１に低減すること
ができた。
コンタクト領域表面に形成されるエッチングダメージ層
および薄い酸化膜を除去できその結果、微細なコンタク
トにおいても低抵抗コンタクトを形成可能である。例え
ば、本実施例においては、コンタクト抵抗（ｎ型導電領
域と多結晶シリコンの接触抵抗）を従来の技術では４２
２Ωであったのを４２Ωと約１０分の１に低減すること
ができた。
【００２１】よって、本発明を用いることにより、従来
に比べより高性能な微細高密度集積回路を形成可能とな
る。
に比べより高性能な微細高密度集積回路を形成可能とな
る。
【図１】本発明の第１の実施例の半導体装置の製造方法
を示す工程順断面図。
を示す工程順断面図。
【図２】従来の技術におけるドライエッチングダメージ
層の除去方法を示す工程順断面図。
層の除去方法を示す工程順断面図。
【図３】本発明の第１の実施例により形成したプラグコ
ンタクトの電流−電圧特性を示す図。
ンタクトの電流−電圧特性を示す図。
【図４】従来の技術により形成したプラグコンタクトの
電流−電圧特性を示す図。
電流−電圧特性を示す図。
１ シリコン基板 ２ ｎ型半導体領域 ３ シリコン酸化膜 ４ コンタクト孔 ５ Ｐイオン ６ 非晶質シリコン ７ シリコン酸化膜 ８ 非晶質シリコン ９ エピタキシャルシリコン １０ 多結晶シリコン ２１ 入炉時に形成されるシリコン酸化膜 ２２ 多結晶シリコン
Claims (4)
- 【請求項１】 半導体基板上に一導電型半導体領域を形
成する工程と、前記一導電型半導体領域を含む前記半導
体基板上に絶縁膜を形成する工程と、前記一導電型半導
体領域上に形成された前記絶縁膜に前記一導電型半導体
層に通じるコンタクト孔を形成する工程と、前記一導電
型半導体領域の表面を少なくともコンタクト開孔部にお
いて非晶質化する工程と、コンタクト開孔部における前
記一導電型半導体領域の表面の酸化膜を除去する工程
と、前記一導電型半導体領域の表面を非晶質に保ったま
ま、前記コンタクト孔を含む前記絶縁膜上に非晶質シリ
コン膜を形成する工程と、前記一導電型半導体領域表面
の非晶質領域下の結晶部分より固相エピタキシャル成長
を行い、前記一導電型半導体領域の非晶質領域および前
記非晶質シリコン膜の少なくとも一部を結晶化させる工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
に於いて、一導電型半導体領域の表面を非晶質化する手
段としてイオン注入を用いることを特徴とした半導体装
置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
に於いて、一導電型半導体領域の自然酸化膜を除去する
方法として真空中で加熱処理することを特徴とした半導
体装置の製造方法。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
に於いて、一導電型半導体領域の自然酸化膜を除去する
方法として真空中に導入した試料表面を水素ガスに曝す
ことを特徴とした半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096628A JP2699921B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置の製造方法 |
| US08/632,908 US5930675A (en) | 1995-04-21 | 1996-04-16 | Process of forming inter-level connection without increase of contact resistance |
| KR1019960011808A KR100233183B1 (ko) | 1995-04-21 | 1996-04-18 | 접촉 저항 증가없이 층간접속부를 형성하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7096628A JP2699921B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08293465A JPH08293465A (ja) | 1996-11-05 |
| JP2699921B2 true JP2699921B2 (ja) | 1998-01-19 |
Family
ID=14170108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096628A Expired - Fee Related JP2699921B2 (ja) | 1995-04-21 | 1995-04-21 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5930675A (ja) |
| JP (1) | JP2699921B2 (ja) |
| KR (1) | KR100233183B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3054123B2 (ja) | 1998-06-08 | 2000-06-19 | アプライド マテリアルズ インコーポレイテッド | イオン注入方法 |
| US6187659B1 (en) * | 1999-08-06 | 2001-02-13 | Taiwan Semiconductor Manufacturing Company | Node process integration technology to improve data retention for logic based embedded dram |
| US6204134B1 (en) * | 1999-11-01 | 2001-03-20 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a self aligned contact plug |
| KR100376258B1 (ko) * | 2000-12-27 | 2003-03-17 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성 방법 |
| KR100414947B1 (ko) * | 2001-06-29 | 2004-01-16 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| JP2003100769A (ja) * | 2001-09-20 | 2003-04-04 | Nec Corp | 半導体装置およびその製造方法 |
| KR100446316B1 (ko) * | 2002-03-30 | 2004-09-01 | 주식회사 하이닉스반도체 | 반도체장치의 콘택플러그 형성 방법 |
| KR100449948B1 (ko) * | 2002-05-18 | 2004-09-30 | 주식회사 하이닉스반도체 | 콘택저항을 감소시킨 콘택플러그 형성방법 |
| KR100517328B1 (ko) * | 2002-09-17 | 2005-09-28 | 주식회사 하이닉스반도체 | 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법 |
| US7202143B1 (en) * | 2003-10-23 | 2007-04-10 | The Board Of Trustees Of The University Of Arkansas | Low temperature production of large-grain polycrystalline semiconductors |
| US7049230B2 (en) * | 2003-11-26 | 2006-05-23 | Hynix Semiconductor Inc. | Method of forming a contact plug in a semiconductor device |
| KR100616495B1 (ko) * | 2004-07-29 | 2006-08-25 | 주식회사 하이닉스반도체 | 실리콘 박막과 실리콘막 사이의 격자 부정합을 줄일 수있는 반도체 소자 제조 방법 |
| KR100634260B1 (ko) * | 2005-07-29 | 2006-10-13 | 삼성전자주식회사 | 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법 |
| JP2007123721A (ja) * | 2005-10-31 | 2007-05-17 | Rohm Co Ltd | 光電変換装置の製造方法および光電変換装置 |
| JP2009200384A (ja) * | 2008-02-25 | 2009-09-03 | Elpida Memory Inc | 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63132454A (ja) * | 1986-11-25 | 1988-06-04 | Hitachi Ltd | 半導体装置の製法 |
| JPS63224333A (ja) * | 1987-03-13 | 1988-09-19 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4843034A (en) * | 1987-06-12 | 1989-06-27 | Massachusetts Institute Of Technology | Fabrication of interlayer conductive paths in integrated circuits |
| US5418180A (en) * | 1994-06-14 | 1995-05-23 | Micron Semiconductor, Inc. | Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon |
-
1995
- 1995-04-21 JP JP7096628A patent/JP2699921B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-16 US US08/632,908 patent/US5930675A/en not_active Expired - Fee Related
- 1996-04-18 KR KR1019960011808A patent/KR100233183B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08293465A (ja) | 1996-11-05 |
| KR100233183B1 (ko) | 1999-12-01 |
| US5930675A (en) | 1999-07-27 |
| KR960039155A (ko) | 1996-11-21 |
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