JP2009200384A - 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法 - Google Patents

単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法 Download PDF

Info

Publication number
JP2009200384A
JP2009200384A JP2008042560A JP2008042560A JP2009200384A JP 2009200384 A JP2009200384 A JP 2009200384A JP 2008042560 A JP2008042560 A JP 2008042560A JP 2008042560 A JP2008042560 A JP 2008042560A JP 2009200384 A JP2009200384 A JP 2009200384A
Authority
JP
Japan
Prior art keywords
single crystal
crystal layer
defect
substrate
interlayer film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008042560A
Other languages
English (en)
Inventor
Hiroyuki Fujimoto
紘行 藤本
Yuuki Fujikashi
勇気 藤樫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2008042560A priority Critical patent/JP2009200384A/ja
Priority to US12/360,165 priority patent/US7888737B2/en
Publication of JP2009200384A publication Critical patent/JP2009200384A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract


【課題】単結晶層の結晶欠陥を少なくして、多層にしても電気的特性が安定化され、信頼性が向上された単結晶層含有基板、ＳＯＩ基板および半導体装置ならびにこれらの製造方法を提供することを目的とする。
【解決手段】単結晶層上に形成された層間膜９に前記単結晶層の一面を露出させるコンタクトホール３０が形成され、前記コンタクトホール３０の内壁面３ａおよび前記層間膜９の一面９ａを覆うように結晶欠陥の多い多欠陥単結晶層７、７０が形成され、前記コンタクトホール３０を埋めるとともに、前記層間膜９上の前記多欠陥単結晶層７０を覆うように、前記多欠陥単結晶層７０よりも結晶欠陥の少ない低欠陥単結晶層６、６０が形成されている単結晶層含有基板１１１を用いることにより、上記課題を解決できる。
【選択図】図２７

Description

本発明は、単結晶層含有基板、ＳＯＩ基板、半導体装置およびそれらの製造方法に関するものである。
近年、半導体装置は更なる高密度化が求められてきており、それを実現するする方法の一つとして多層化が検討されている。多層化は、単結晶基板上に形成した絶縁膜上にシリコン層を形成したＳＯＩ層を複数層形成することによって構成される。各シリコン層には、回路が形成されることとなるため、各シリコン層は結晶欠陥の少ない単結晶層として形成されることが求められる。従来、絶縁膜にコンタクトホールを形成し、このコンタクトホール内に、単結晶基板からエピタキシャル成長させた単結晶層を形成し、これをシード層として、絶縁膜上に別の単結晶層を形成していた。
特許文献１〜３には、シリコン単結晶層のエピタキシャル成長技術が、開示されている。
図３２〜図３４は、従来のＳＯＩ基板の製造方法の一例を示す工程断面図である。
図３２は、コンタクトホール３０を形成した時点の製造工程図であり、図３２（ａ）は平面図であり、図３２（ｂ）は図３２（ａ）のＥ−Ｅ’線における断面図である。図３２（ａ）に示すように、コンタクトホール３０は、シリコン酸化膜３に形成された円形の開口部として形成され、コンタクトホール３０の内壁面３ａにはシリコン窒化膜からなるサイドウォール４が形成されており、その内側にはシリコン単結晶基板１の一面が露出されている。
また、図３２（ｂ）に示すように、コンタクトホール３０は、シリコン単結晶基板１上に順次形成されたシリコン窒化膜２およびシリコン酸化膜３を貫通し、シリコン単結晶基板１の一面が露出するように形成されている。さらにまた、コンタクトホール３０の内壁面３ａには、シリコン窒化膜からなるサイドウォール４が形成されている。
このコンタクトホール３０は、シリコン単結晶基板１上にシリコン窒化膜２およびシリコン酸化膜３を順次形成した後、フォトリソグラフィとドライエッチング法を用いて、シリコン窒化膜２が露出するようにシリコン酸化膜３をエッチングし、その後、全面にシリコン窒化膜を形成し、さらにシリコン単結晶基板１の一面１ａが露出するように、ドライエッチング法によりエッチバックして形成する。このとき、コンタクトホール３０の内壁面３ａにはシリコン窒化膜からなるサイドウォール４が形成される。
次に、エピタキシャル成長法により、コンタクトホール３０内に単結晶シリコン層を形成する。
コンタクトホール３０内に単結晶シリコン層を形成させる場合、シリコン単結晶基板１上に単結晶シリコン層を成長させる場合には、シリコン単結晶基板１と単結晶シリコン層との間で格子不整合が生じないので、結晶欠陥がない単結晶シリコン層１６を形成することができる。
しかし、内壁面３ａにはシリコン窒化膜からなるサイドウォール４が形成されており、シリコン窒化膜と単結晶シリコン層との間は格子不整合が生じるので、シリコン窒化膜と接触させて成長させる単結晶シリコン層には結晶欠陥が多くなるとともに、結晶欠陥の領域が広がり、結晶欠陥が多い単結晶シリコン層１７を形成される。
その結果、図３３に示すように、コンタクトホール３０内に形成される単結晶シリコン層は、結晶欠陥の少ない単結晶シリコン層１６と、結晶欠陥の多い単結晶シリコン層１７とから構成されることとなる。
次に、図３４に示すように、シリコン酸化膜３上に突出された単結晶シリコン層１７の突出部をシード層として、エピタキシャル成長法を継続して、シリコン酸化膜３を覆うように単結晶シリコン層１８を形成する。単結晶シリコン層１８は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｅｒ）層となる。
しかし、単結晶シリコン層１８は、結晶欠陥の多い単結晶シリコン層１７をシード層としてエピタキシャル成長させて形成した層であるので、多くの結晶欠陥が存在することとなり、結晶欠陥の少ないＳＯＩ層とすることができない。
従来のエピタキシャル成長法では、単結晶シリコン層をエピタキシャル成長させたくない面を絶縁膜で保護する必要がある。絶縁膜と単結晶シリコン層との間では格子不整合が必ず生じるので、必然的に単結晶シリコン層に結晶欠陥が多くなる。
絶縁膜としてシリコン窒化膜を用いた場合だけでなく、シリコン酸化膜を用いた場合でも同様に、格子不整合の問題が発生し、単結晶シリコン層に結晶欠陥が多くなる。
さらに、結晶欠陥の多い単結晶層を有するＳＯＩ層にトランジスタなどの半導体素子を形成した場合には、接合リークなどのリーク電流を低減することができないなど多くの問題を発生し、半導体装置の信頼性を低下させる。
ＷＯ９８−０５８４０８号公報 特開２００３−３３８５４２号公報 特開昭６３−１７２４５７号公報
本発明は、上記事情に鑑みてなされたものであって、単結晶層の結晶欠陥を少なくして、多層にしても電気的特性が安定化され、信頼性が向上された単結晶層含有基板、ＳＯＩ基板および半導体装置ならびにこれらの製造方法を提供することを目的とする。
本発明の単結晶層含有基板は、単結晶層上に形成された層間膜に前記単結晶層の一面を露出させるコンタクトホールが形成され、前記コンタクトホールの内壁面および前記層間膜の一面を覆うように結晶欠陥の多い多欠陥単結晶層が形成され、前記コンタクトホールを埋めるとともに、前記層間膜上の前記多欠陥単結晶層を覆うように、前記多欠陥単結晶層よりも結晶欠陥の少ない低欠陥単結晶層が形成されていることを特徴とする。
本発明の単結晶層含有基板は、前記単結晶層が単結晶基板であることを特徴とする。
本発明の単結晶層含有基板は、前記層間膜と、前記多欠陥単結晶層と、前記低欠陥単結晶層とからなるコンタクト含有積層膜が２層以上形成されてなることを特徴とする。
本発明のＳＯＩ基板は、先に記載の単結晶層含有基板の前記層間膜に絶縁膜が含まれていることを特徴とする。
本発明の半導体装置は、先に記載のＳＯＩ基板の前記層間膜または前記低欠陥単結晶層のいずれかにトランジスタまたは配線のいずれか１種以上が含まれることを特徴とする。
本発明の半導体装置は、前記トランジスタが薄膜トランジスタであることを特徴とする。
本発明の半導体装置は、前記層間膜に複数の配線が備えられ、前記配線のいずれかがメモリと接続されたＳＯＩ基板を有することを特徴とする。
本発明の単結晶層含有基板の製造方法は、単結晶層上に層間膜を形成し、前記層間膜に前記単結晶層の一面を露出させるコンタクトホールを設けた後、前記コンタクトホールの内壁面を覆うように置換用サイドウォールを形成する工程と、前記コンタクトホール内に、前記単結晶層上にステップ成長単結晶層をエピタキシャル成長させるエピタキシャル成長工程と、前記単結晶層とシリコン酸化膜との接触部分を取り除いて抉りを形成する還元性雰囲気アニール工程と、を繰り返して、前記コンタクトホールの内壁面に多欠陥単結晶層を形成するとともに、前記コンタクトホールを埋めるように前記多欠陥単結晶層よりも結晶欠陥の少ない低欠陥単結晶層を形成する工程と、前記エピタキシャル成長工程と、前記還元性雰囲気アニール工程と、を繰り返して、前記層間膜上に多欠陥単結晶層を形成するとともに、前記多欠陥単結晶層上に前記低欠陥単結晶層と連結するように別の低欠陥単結晶層をエピタキシャル成長する工程と、を有することを特徴とする。
本発明の単結晶層含有基板の製造方法は、前記層間膜と、前記多欠陥単結晶層と、前記低欠陥単結晶層とからなるコンタクト含有積層膜を２層以上形成することを特徴とする。
本発明の単結晶層含有基板の製造方法は、前記還元性雰囲気アニール工程が水素雰囲気アニール工程であることを特徴とする。
本発明の単結晶層含有基板の製造方法は、前記エピタキシャル成長工程において、前記単結晶層にｉｎ−ｓｉｔｕドープで不純物注入を行うことを特徴とする。
本発明の単結晶層含有基板の製造方法は、前記エピタキシャル成長工程において、前記ステップ成長単結晶層が単結晶シリコン層または単結晶ＳｉＧｅ層のいずれかであることを特徴とする。
本発明の単結晶層含有基板の製造方法は、前記単結晶基板上に前記層間膜を形成する前に、前記単結晶基板を０．１〜２０ｎｍ掘り込むことを特徴とする。
本発明の単結晶層含有基板の製造方法は、前記エピタキシャル成長工程の前に、還元性雰囲気アニールを行うことを特徴とする。
本発明のＳＯＩ基板の製造方法は、先に記載の単結晶層含有基板の前記層間膜に絶縁膜が含まれていることを特徴とする。
本発明の半導体装置の製造方法は、先に記載のＳＯＩ基板の前記層間膜または前記低欠陥単結晶層のいずれかにトランジスタまたは配線のいずれか１種以上を形成することを特徴とする。
本発明によれば、単結晶層の結晶欠陥を少なくして、多層にしても電気的特性が安定化され、信頼性が向上された単結晶層含有基板、ＳＯＩ基板および半導体装置ならびにこれらの製造方法を提供することができる。
本発明の実施形態である単結晶層含有基板、ＳＯＩ基板、半導体装置およびそれらの製造方法について、以下の実施形態に基づいて具体的に説明する。しかし、本発明はこれらの実施形態にのみ限定されるものではない。
（実施形態１）
図２７は、本発明の実施形態である単結晶層含有基板の一例を示す断面図である。
図２７に示すように、本発明の実施形態である単結晶層含有基板１１１は、層間膜９と、結晶欠陥の多い多欠陥単結晶層７０と、多欠陥単結晶層７０より結晶欠陥の少ない低欠陥単結晶層６０と、が順次積層されるとともに、絶縁膜９に複数のコンタクト１１が離間して形成されて概略構成されている。
コンタクト１１は、単結晶基板１上に形成された層間膜９と、層間膜９に開口され、単結晶基板１の一面１ａを露出させるコンタクトホール３０の内壁面３ａに形成された多欠陥単結晶層７と、単結晶基板１の一面１ａ上にコンタクトホール３０を埋めるようにエピタキシャル成長された低欠陥単結晶層６と、層間膜９上に形成された多欠陥単結晶層７０と、多欠陥単結晶層７０上に低欠陥単結晶層６と連結するようにエピタキシャル成長された低欠陥単結晶層６０と、から構成されている。
図１５は、図２７で示すコンタクト１１の一例を示す拡大断面図である。
図１５に示すように、コンタクト１１は、単結晶基板１上に層間膜９、多欠陥単結晶層７０、低欠陥単結晶層６０が順次形成されるとともに、多欠陥単結晶層７０、層間膜９を貫通するように形成されたコンタクトホール３０を低欠陥単結晶層６が埋めて形成されている。また、コンタクト１１は、単結晶基板１と低欠陥単結晶層６０とを連結している。
層間膜９は、窒化膜２および酸化膜３とから形成されている。層間膜９が絶縁膜を含んでいるので、単結晶層含有基板１１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板として用いることができる。
低欠陥単結晶層６０において、低欠陥単結晶層６と接する部分にはエピタキシャル成長の一過程で形成されるステップ成長単結晶層６ｍ、６０ｂ、６０ｃが示されている。
コンタクトホール３０の内壁面３ａには、サイドウォール４が形成され、サイドウォール４を覆うように多欠陥単結晶層７が形成され、さらに単結晶基板１の露出面１ａ上にコンタクトホール３０を埋めるように低欠陥単結晶層６が形成されている。
低欠陥単結晶層６は、結晶欠陥の少ない単結晶層である。そのため、単結晶基板１と低欠陥単結晶層６０とを連結するコンタクト１１として良好に使用することができる。
さらに、低欠陥単結晶層６０も、結晶欠陥の少ない単結晶層である。そのため、トランジスタなどの半導体素子を良好に形成することができる。
本発明の実施形態である単結晶層含有基板１１１は、コンタクト１１に結晶欠陥の少ない低欠陥単結晶層６を有する構成なので、単結晶基板１と低欠陥単結晶層６０とを良好に連結することができる。
本発明の実施形態である単結晶層含有基板１１１は、結晶欠陥の少ない低欠陥単結晶層６０を有する構成なので、低欠陥単結晶層６０にトランジスタなどの半導体素子を良好に形成することができる。
本発明の実施形態であるＳＯＩ基板は、結晶欠陥の少ない低欠陥単結晶層６と、結晶欠陥の少ない多欠陥単結晶層７とを有する構成なので、電気的特性を安定化して、信頼性を向上させることができる。
次に、本発明の実施形態である単結晶層含有基板の製造方法の一例について説明する。
本発明の実施形態である単結晶層含有基板１１１の製造方法は、コンタクト用の低欠陥単結晶層形成工程と膜用の低欠陥単結晶層形成工程とからなる。
＜コンタクト用の低欠陥単結晶層形成工程＞
まず、図１に示すように、ＣＶＤ法により、半導体シリコンからなる単結晶基板１上に、シリコン窒化膜２を１０ｎｍ堆積する。
次に、ＣＶＤ法により、シリコン窒化膜２上にシリコン酸化膜３を２００ｎｍ堆積する。
次に、フォトリソグラフィー・プロセスを用いて、シリコン酸化膜３上に、円形の開口部を有するフォトレジストのパターンマスクを形成する。
このパターンマスクを利用して、シリコン酸化膜３を異方性ドライエッチングして、図２（ａ）に示すように、シリコン酸化膜３に円形の開口部を有するコンタクトホール３０を形成する。コンタクトホール３０で、シリコン窒化膜２が露出される。
図２（ｂ）は、図２（ａ）のＡ−Ａ’線における断面図であり、コンタクトホール３０の内壁面３ａが半導体シリコンからなる単結晶基板１にほぼ垂直となるように形成されている。
次に、ＣＶＤ法により、厚さ１０ｎｍのシリコン窒化膜を全面に堆積する。このシリコン窒化膜をドライエッチング法によりエッチバックすることにより、図３に示すように、コンタクトホール３０の内壁面３ａに、シリコン窒化膜からなるサイドウォール４を形成する。コンタクトホール３０で、半導体シリコンからなる単結晶基板１の一面１ａが露出される。
なお、サイドウォール４は、シリコン酸化膜からなる置換用サイドウォール５自体がエッチングされて、コンタクトホール３０の形状が変化することを防止するため形成する。
コンタクトホール３０の形状の変化は、コンタクトホール３０の開口径が大きい場合は問題とならないが、コンタクトホール３０の開口径を小さくした場合には、種々の問題を誘発する原因となり得る。
次に、ＣＶＤ法により、厚さ１０ｎｍのシリコン酸化膜を全面に堆積する。このシリコン酸化膜をドライエッチング法によりエッチバックすることにより、図４に示すように、サイドウォール４の内壁面４ａ上にシリコン酸化膜からなる置換用サイドウォール５を形成する。コンタクトホール３０で、半導体シリコンからなる単結晶基板１の一面１ａが露出される。
次に、コンタクトホール３０で露出された半導体シリコンからなる単結晶基板１の一面１ａを清浄化する。清浄化方法としては、有機溶剤などに浸漬して洗浄を行うウェットプロセスまたはオゾン洗浄などのドライプロセスなどを挙げることができる。
＜エピタキシャル成長工程＞
次に、エピタキシャル成長装置に導入して、図５に示すように、コンタクトホール３０で露出された単結晶基板１の一面１ａ上にシリコンからなるステップ成長単結晶層６ａを形成する。
エピタキシャル成長の条件は、水素雰囲気で、温度８００℃とする。また、原料ガスはジクロロシラン２００ｃｃ／ｍｉｎ、塩化水素１００ｃｃ／ｍｉｎで供給する。なお、水素雰囲気の圧力は、大気圧以下でも良い。
ステップ成長単結晶層６ａは、置換用サイドウォール５との接触部分が小さくなるように形成することが好ましい。
ステップ成長単結晶層６ａと置換用サイドウォール５との接触部分が小さい場合には、置換用サイドウォール５との間で生じる格子不整合の影響を小さくすることができ、ステップ成長単結晶層６ａの結晶欠陥が生じないようにすることができる。
ステップ成長単結晶層６ａと置換用サイドウォール５との接触部分が大きい場合には、置換用サイドウォール５との間で生じる格子不整合の影響が大きくなり、結晶欠陥が多く発生する恐れが生じる。
＜還元性雰囲気アニール工程＞
次に、エピタキシャル成長の原料ガスの供給を停止して、還元性雰囲気アニールを行う。還元性雰囲気アニールを行うことにより、図６に示すように、単結晶基板１とシリコン酸化膜からなる置換用サイドウォール５との間の接触部分を除去することができ、「抉れ」５０ａが形成される。
還元性雰囲気アニールとしては、例えば、１００％水素雰囲気アニールなどを挙げることができる。シリコン酸化膜とシリコンが接触する状態で、接触界面を７５０℃以上の水素雰囲気に曝す水素雰囲気アニールをおこなうことにより、接触部分のシリコン酸化膜とシリコンがエッチング除去される。
２酸化シリコン（ＳｉＯ２）とシリコン（Ｓｉ）を接触させて、水素雰囲気中の熱処理のような還元性雰囲気アニールを行うことにより、ＳｉＯ２を構成する２個の酸素の内１個をシリコンと反応させ、昇華性を有するＳｉＯとして接触界面近傍のシリコンを除去することができるとともに、１個の酸素が離脱したＳｉＯ２もＳｉＯとして除去することができる
還元性雰囲気アニールを用いることにより、単結晶層とシリコン酸化膜との接触部分に形成される結晶欠陥の原因となる結晶欠陥の多い単結晶層が、還元性雰囲気アニールのステップごとに除去され、結晶欠陥の拡大を防止することができる。
＜エピタキシャル成長工程＞
次に、原料ガスの再供給を行うことにより、図７に示すように、ステップ成長単結晶層６ａ上にステップ成長単結晶層６ｂをエピタキシャル成長させることができるとともに、「抉れ」５０ａに、ステップ成長単結晶層７ａをエピタキシャル成長させることができる。
「抉れ」５０ａにエピタキシャル成長させたステップ成長単結晶層７ａは、置換用サイドウォール５と接するので、結晶欠陥が多くなる。
一方、結晶欠陥が存在しないステップ成長単結晶層６ａ上に成長させたステップ成長単結晶層６ｂは、結晶欠陥の少ない良質の単結晶シリコン層とすることができる。
＜還元性雰囲気アニール工程＞
次に、原料ガスの再供給を停止し、先に記載した条件と同じ条件で、水素雰囲気アニールからなる還元性雰囲気アニールを行なう。図８に示すように、新たな「抉れ」５０ｂが形成される。
＜エピタキシャル成長工程＞
次に、原料ガスの再々供給を行うことにより、図９に示すように、ステップ成長単結晶層６ｂ上にステップ成長単結晶層６ｃをエピタキシャル成長させることができるとともに、「抉れ」５０ｂに、ステップ成長単結晶層７ｂをエピタキシャル成長させることができる。
「抉れ」５０ｂにエピタキシャル成長させたステップ成長単結晶層７ｂは、置換用サイドウォール５と接するので、結晶欠陥が多くなる。
一方、結晶欠陥が存在しないステップ成長単結晶層６ｂ上に成長させたステップ成長単結晶層６ｃは、結晶欠陥の少ない良質の単結晶シリコン層とすることができる。
＜還元性雰囲気アニール工程＞
次に、原料ガスの再々供給を停止し、先に記載した条件と同じ条件で、水素雰囲気アニールからなる還元性雰囲気アニールを行なう。図１０に示すように、新たな「抉れ」５０ｃが形成される。
＜エピタキシャル成長工程＞
次に、原料ガスの再々再供給を行なうことにより、図１１に示すように、ステップ成長単結晶層６ｃ上にステップ成長単結晶層６ｄをエピタキシャル成長させることができるとともに、「抉れ」５０ｃに、ステップ成長単結晶層７ｃをエピタキシャル成長させることができる。
「抉れ」５０ｃにエピタキシャル成長させたステップ成長単結晶層７ｃは、置換用サイドウォール５と接するので、結晶欠陥が多くなる。
一方、結晶欠陥が存在しないステップ成長単結晶層６ｃ上に成長させたステップ成長単結晶層６ｄは、結晶欠陥の少ない良質の単結晶シリコン層とすることができる。
このように、還元性雰囲気アニール工程とエピタキシャル成長工程を複数回繰り返すことにより、図１２に示すように、層間膜９上に突出するステップ成長単結晶層６ｍを有する低欠陥単結晶層６を形成することができる。また、サイドウォール４と低欠陥単結晶層６との間には、置換用サイドウォール５に代わって、多欠陥単結晶層７が形成されている。
図１２は、低欠陥単結晶層６を形成した段階の構造を示す図であって、図１２（ａ）は平面図であり、図１２（ｂ）は図１２（ａ）のＢ−Ｂ’線における断面図である。
図１２（ａ）に示すように、酸化膜からなる層間膜３に設けられた円形のコンタクトホール３０に内側に、サイドウォール４と、多欠陥単結晶層７と、低欠陥単結晶層６とが形成されている。
また、図１２(ｂ)に示すように、単結晶基板１上に、窒化膜２と酸化膜３とからなる層間膜９が形成され、層間膜９が貫通されてコンタクトホール３０が設けられている。コンタクトホール３０の内壁面３ａにはサイドウォール４が形成され、サイドウォール４を覆うように多欠陥単結晶層７が形成され、単結晶基板１の露出された一面１ａ上にコンタクトホール３０を埋めるようにステップ成長単結晶層６ａ〜６ｍの１３層が積層されてなる低欠陥単結晶層６が形成されている。
ステップ成長単結晶層６ａ〜６ｌまでの１２層は、ほぼ同様の膜厚で形成されており、ステップ成長単結晶層６ｍは断面形状が略台形状とされており、層間膜３から突出された突出部６ｍとされている。
ステップ成長単結晶層６ａ〜６ｍの各層は、それぞれ次の層のシード層とされて段階的に積み上げられている。最初のステップ成長単結晶層６ａが結晶欠陥の少ない層として形成されているので、ステップ成長単結晶層６ａ〜６ｍの各層はすべて、結晶欠陥の少ない層と形成され、低欠陥単結晶層６は結晶欠陥の少ない層として形成される。
低欠陥単結晶層６は、ステップ成長単結晶層６ａ〜６ｍまでの１３層で形成されている。しかし、ステップ成長単結晶層の層数は、これに限るものではなく、コンタクトホール３０の大きさなどにより、適宜設定して形成することができる。
低欠陥単結晶層６は、結晶欠陥の存在しない単結晶シリコンで形成されている。そのため、コンタクトとして良好に使用することができる。多欠陥単結晶層７は、結晶欠陥の多い単結晶シリコンで形成されている。
また、この段階で、置換用サイドウォール５として用いたシリコン酸化膜は消滅しており、シリコン窒化膜からなるサイドウォール４に多欠陥単結晶層７が接している構造となる。
＜素子用低欠陥単結晶層形成工程＞
次に、層間膜９上に突出されたステップ成長単結晶層６ｍをシード層として層間膜９面上に単結晶層をエピタキシャル成長させて素子用低欠陥単結晶層を形成する。
＜エピタキシャル成長工程＞
原料ガスの供給を行なうことにより、図１３に示すように、ステップ成長単結晶層６ｍをシード層としてステップ成長単結晶層６０ｂをエピタキシャル成長させることができる。
結晶欠陥が存在しないステップ成長単結晶層６ｍ上に成長させたステップ成長単結晶層６０ｂは、結晶欠陥の少ない良質の単結晶シリコン層とすることができる。
＜還元性雰囲気アニール工程＞
次に、原料ガスの供給を停止し、先に記載した条件と同じ条件で、水素雰囲気アニールからなる還元性雰囲気アニールを行なう。シリコン酸化膜３と単結晶層との接触部分に新たな「抉れ」が形成される。
＜エピタキシャル成長工程＞
次に、原料ガスの再供給を行なうことにより、図１４に示すように、単結晶層６０ｂ上にステップ成長単結晶層６０ｃをエピタキシャル成長させることができるとともに、「抉れ」に、ステップ成長単結晶層７０ａをエピタキシャル成長させることができる。
「抉れ」にエピタキシャル成長させたステップ成長単結晶層７０ａは、シリコン窒化膜からなるサイドウォール４およびシリコン酸化膜３と接するので、結晶欠陥が多くなる。
一方、結晶欠陥が存在しないステップ成長単結晶層６０ｂ上に成長させたステップ成長単結晶層６０ｃは、結晶欠陥の少ない良質の単結晶シリコン層とすることができる。
このように、還元性雰囲気アニール工程とエピタキシャル成長工程を複数回繰り返すことにより、図１５に示すように、層間膜９を覆うように形成された多欠陥単結晶層７０と、多欠陥単結晶層７０上に低欠陥単結晶層６と連結するようにエピタキシャル成長された低欠陥単結晶層６０とが形成され、コンタクト１１が形成される。
低欠陥単結晶層６０は、結晶欠陥の存在しない単結晶シリコンで形成されている。そのため、トランジスタなどの素子を形成するための単結晶層として良好に使用することができる。なお、多欠陥単結晶層７０は、結晶欠陥の多い単結晶シリコンで形成されている。
なお、前記エピタキシャル成長工程において、単結晶層にｉｎ−ｓｉｔｕドープで不純物注入を行うことが好ましい。高性能な半導体素子を形成することができる。
また、前記エピタキシャル成長工程において、ステップ成長単結晶層が単結晶シリコン層または単結晶ＳｉＧｅ層のいずれかであることが好ましい。効率的に結晶欠陥の少ない単結晶層を形成することができる。
単結晶基板１上に層間膜９を形成する前に、単結晶基板１を０．１〜２０ｎｍ掘り込むことが好ましい。単結晶基板１の表面の不純物を除去することができ、エピタキシャル成長させる単結晶層の結晶欠陥をより少なくすることができる。
前記エピタキシャル成長工程の前に、還元性雰囲気アニールを行うことが好ましい。表面の不純物を除去することができ、エピタキシャル成長させる単結晶層の結晶欠陥をより少なくすることができる。
本発明の実施形態である単結晶層含有基板の製造方法は、還元性雰囲気アニール工程によりシリコン酸化膜からなる置換用サイドウォール５とステップ成長単結晶層６ａ〜６ｌとの接触部分を昇華除去して、抉りを形成しながら、エピタキシャル成長工程でステップ成長単結晶層６ａ〜６ｍをエピタキシャル成長させていく構成なので、エピタキシャル成長させる面を常にシリコン酸化膜５と接しない面とすることができ、結晶欠陥が少ない低欠陥単結晶層６を形成することができる。
同様に、本発明の実施形態である単結晶層含有基板の製造方法は、結晶欠陥の少ないステップ成長単結晶層６ｍをシード層として、還元性雰囲気アニール工程と、エピタキシャル成長工程とを繰り返して、ステップ成長単結晶層６０ｂ、６０ｃなどをエピタキシャル成長させていく構成なので、エピタキシャル成長させる面を常にシリコン酸化膜５と接しない面とすることができ、結晶欠陥が少ない低欠陥単結晶層６０を形成することができる。
（実施形態２）
図１６は、本発明の実施形態である単結晶層含有基板の別の一例を説明するための図であって、単結晶基板１上にシリコン窒化膜２とシリコン酸化膜とからなる層間膜９を形成した後、フォトリソグラフィー・プロセスを用いて、シリコン酸化膜３およびシリコン窒化膜２をドライエッチングして、単結晶基板１の一面１ａを露出するコンタクトホール３０を形成した時点の断面図である。
コンタクトホール３０の内壁面３ａは、単結晶基板１の反対側の開口部が広くなるようにテーパ形状の斜面として形成されている。
このように、コンタクトホール３０の内壁面３ａが半導体シリコンからなる単結晶基板１の一面１ａにほぼ垂直でなくてもよい。
（実施形態３）
図１７は、本発明の実施形態である単結晶層含有基板の更に別の一例を説明するための図であって、還元性雰囲気アニール工程とエピタキシャル成長工程を複数回繰り返すことにより、層間膜９上に突出するステップ成長単結晶層６ｍを有する低欠陥単結晶層６を形成した時点の平面図である。
このように、コンタクトホール３０の開口部の形状に制限はなく、開口部が略矩形であってもよい。その場合、コンタクトとして用いる低欠陥単結晶層６も略矩形とされる。
（実施形態４）
図２３は、本発明の実施形態である単結晶層含有基板の更に別の一例を説明するための図であって、還元性雰囲気アニール工程とエピタキシャル成長工程を複数回繰り返すことにより、層間膜９上に突出するステップ成長単結晶層６ｍを有する低欠陥単結晶層６を形成した時点の断面図である。
図２３に示すように、単結晶基板１上に形成される層間膜９が、シリコン酸化膜８と、シリコン窒化膜２と、シリコン酸化膜３とからなり、シリコン酸化膜８と低欠陥単結晶層６との間に置換用サイドウォール５が残されていることを除いては、実施形態１と同様の構成とされている。なお、実施形態１で示した部材と同じ部材については同じ符号で示している。
次に、この単結晶層含有基板の製造方法の一例について説明する。
＜コンタクト用の低欠陥単結晶層形成工程＞
まず、図１８に示すように、熱酸化法により、半導体シリコンからなる単結晶基板１上に、シリコン酸化膜８を堆積する。
次に、シリコン酸化膜８上に、シリコン窒化膜２を１０ｎｍ堆積する。
次に、ＣＶＤ法により、シリコン窒化膜２上にシリコン酸化膜３を２００ｎｍ堆積する。
次に、フォトリソグラフィー・プロセスを用いて、シリコン酸化膜３上に、開口部を有するフォトレジストのパターンマスクを形成する。
このパターンマスクを利用して、シリコン酸化膜３を異方性ドライエッチングして、図１９に示すように、シリコン酸化膜３にコンタクトホール３０を形成する。コンタクトホール３０で、シリコン窒化膜２が露出される。コンタクトホール３０の内壁面３ａが半導体シリコンからなる単結晶基板１にほぼ垂直となるように形成されている。
次に、ＣＶＤ法により、厚さ１０ｎｍのシリコン窒化膜を全面に堆積する。このシリコン窒化膜をドライエッチング法によりエッチバックすることにより、図２０に示すように、コンタクトホール３０の内壁面３ａに、シリコン窒化膜からなるサイドウォール４を形成する。コンタクトホール３０で、半導体シリコンからなる単結晶基板１の一面１ａが露出される。
次に、ＣＶＤ法により、厚さ１０ｎｍのシリコン酸化膜を全面に堆積する。このシリコン酸化膜をドライエッチング法によりエッチバックすることにより、図２１に示すように、サイドウォール４の内壁面４ａ上にシリコン酸化膜からなる置換用サイドウォール５を形成する。コンタクトホール３０で、半導体シリコンからなる単結晶基板１の一面１ａが露出される。
次に、コンタクトホール３０で露出された半導体シリコンからなる単結晶基板１の一面１ａを清浄化する。清浄化方法としては、有機溶剤などに浸漬して洗浄を行うウェットプロセスまたはオゾン洗浄などのドライプロセスなどを挙げることができる。
＜エピタキシャル成長工程＞
次に、エピタキシャル成長装置に導入して、図２２に示すように、コンタクトホール３０で露出された単結晶基板１の一面１ａ上にシリコンからなるステップ成長単結晶層６ａを形成する。
エピタキシャル成長の条件は、水素雰囲気で、温度８００℃とする。また、原料ガスはジクロロシラン２００ｃｃ／ｍｉｎ、塩化水素１００ｃｃ／ｍｉｎで供給する。なお、水素雰囲気の圧力は、大気圧以下でも良い。
ステップ成長単結晶層６ａは、シリコン酸化膜８とほぼ同じ膜厚で、結晶欠陥の少ない単結晶層として形成される。次に、連続して、同じ条件でステップ成長単結晶層６ａ上にステップ成長単結晶層６ｂをエピタキシャル成長させる。
ステップ成長単結晶層６ｂは、置換用サイドウォール５との接触部分が小さくなるように形成することが好ましい。
ステップ成長単結晶層６ｂと置換用サイドウォール５との接触部分が小さい場合には、置換用サイドウォール５との間で生じる格子不整合の影響を小さくすることができ、ステップ成長単結晶層６ｂに結晶欠陥が生じないようにすることができる。
ステップ成長単結晶層６ｂと置換用サイドウォール５との接触部分が大きい場合には、置換用サイドウォール５との間で生じる格子不整合の影響が大きくなり、結晶欠陥が多く発生する恐れが生じる。
＜還元性雰囲気アニール工程＞
次に、エピタキシャル成長の原料ガスの供給を停止して、還元性雰囲気アニールを行う。還元性雰囲気アニールとしては、例えば、１００％水素雰囲気アニールなどを挙げることができる。
還元性雰囲気アニールを行うことにより、単結晶基板１とシリコン酸化膜からなる置換用サイドウォール５との間の接触部分を除去することができ、「抉れ」が形成される。
還元性雰囲気アニール工程とエピタキシャル成長工程を複数回繰り返すことにより、図２３に示すように、層間膜９上に突出するステップ成長単結晶層６ｍを有する低欠陥単結晶層６を形成することができる。また、サイドウォール４と低欠陥単結晶層６との間には、置換用サイドウォール５に代わって、多欠陥単結晶層７が形成されている。
さらに、単結晶基板１上に形成される層間膜９が、シリコン酸化膜８と、シリコン窒化膜２と、シリコン酸化膜３とからなり、シリコン酸化膜８と低欠陥単結晶層６との間に置換用サイドウォール５が残されている。
このように、層間膜９が３層で構成されていても良い。エピタキシャル成長により、結晶欠陥の少ない単結晶層を層間膜９上まで持ち上げるための必須な要件は、コンタクトホール３０の内壁面３ａにシリコン酸化膜が存在することのみであり、その他のプロセスはアレンジして行うことができる。
（実施形態５）
本発明の実施形態である単結晶層含有基板の別の一例について説明する。
図２４は、本発明の実施形態である単結晶層含有基板の別の一例に用いられるコンタクト１２の拡大断面図である。
図２４に示すように、コンタクト１２は、単結晶基板１上に形成される層間膜９が、窒化膜２と、シリコン酸化膜のような保護絶縁膜３５と、非絶縁膜３２と、からなることを除いては、実施形態１と同様の構成とされている。なお、実施形態１で示した部材と同じ部材については同じ符号で示している。
単結晶基板１の一面１ａ上にシリコン窒化膜２が形成され、シリコン窒化膜２上に、膜厚の厚くされた非絶縁膜３２と、保護絶縁膜３５がこの順序で形成されている。
非絶縁膜３２としては、任意の物質を用いることができ、シリコンまたはシリコン化合物、もしくは、金属または金属化合物などの低抵抗材料などを用いることができる。
保護絶縁膜３５は、非絶縁膜３２として低抵抗材料などの材料を用いる場合にシリコンが成長しないように表面を被覆するために形成する。
本発明の実施形態である単結晶層含有基板は、層間膜９が窒化膜２と保護絶縁膜３５と非絶縁膜３２とからなるコンタクト１２を有する構成なので、配線などのような金属材料からなる部位においても形成することができ、単結晶層含有基板としての有用性を向上させることができる。
（実施形態６）
図２５は、本発明の実施形態である単結晶層含有基板の更に別の一例を示す図であって、図２５（ａ）は平面図であり、図２５（ｂ）は図２５（ａ）のＣ−Ｃ’線における断面図であり、図２５（ｃ）は図２５（ａ）のＤ−Ｄ’線における断面図である。
図２５（ａ）に示すように、本発明の実施形態である単結晶層含有基板１１２は、ＤＯＰＯＳ（ｄｏｐｅｄ ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｓｉｌｉｃｏｎ）３３からなる配線と酸化膜３４とがラインアンドスペース状になるように形成されている。
また、ＤＯＰＯＳ３３からなる配線には、複数の円形のコンタクト１３が規則正しく並んで形成されている。
コンタクト１３は、ＤＯＰＯＳ３３からなる配線に設けられたコンタクトホール３０の内側に、窒化膜からなるサイドウォール４と多欠陥単結晶層７が形成され、さらにコンタクトホール３０を埋めるように低欠陥単結晶層６が形成されて構成されている。
図２５（ｂ）に示すように、Ｃ−Ｃ’線における断面図では、コンタクト１３は、層間膜９が、シリコン窒化膜２と、ＤＯＰＯＳ３３とからなるほかは実施形態１と同様の構成とされている。
また、図２５（ｃ）に示すように、Ｄ−Ｄ’線における断面図では、コンタクト１３は、層間膜９が、シリコン窒化膜２と、ＤＯＰＯＳ３３と、酸化膜３４とから構成されているほかは実施形態１と同様の構成とされている。なお、ＤＯＰＯＳ３３は、サイドウォール４と酸化膜３４の間に配置されている。
このように、低欠陥単結晶層６を形成するためのコンタクトホール３０は、ウエハ面内に複数形成しても良い。
また、層間膜９の内部にＤＯＰＯＳ３３からなる配線を多数もうけ、配線のいずれかがメモリと接続するように接続することにより、メモリ型の半導体装置として利用することができる。
（実施形態７）
図２６は、本発明の実施形態である半導体装置の一例を示す図であって、図２５で示したコンタクト１３の低欠陥単結晶層６０上に縦型ＭＯＳＴｒ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｒａｎｓｉｓｔｏｒ）９８を形成した場合の例を示す図であって、図２６（ａ）は図２５（ａ）のＣ−Ｃ’線における断面図であり、図２６（ｂ）は図２５（ａ）のＤ−Ｄ’線における断面図である。
図２６（ａ）および図２６（ｂ）に示すように、縦型ＭＯＳＴｒ９８は、コンタクト１３の低欠陥単結晶層６０上に形成された絶縁膜２７と絶縁膜２５とからなる別の層間膜の内部に形成されている。
縦型ＭＯＳＴｒ９８は、チャネルシリコン層２６と、チャネルシリコン層２６を取り囲むように形成された絶縁層２８と、絶縁層２８を取り囲むように形成されたゲート電極２４と、ゲート電極２４を取り囲むように形成された絶縁膜２５とから構成されている。
チャネルシリコン層２６は、低欠陥単結晶層６、６０と同様に結晶欠陥の少ない層とされており、その一端側が低欠陥単結晶層６と連結されている。
このように、ＳＯＩ基板の別の層間膜にトランジスタが含まれる構成としてもよい。結晶欠陥の少ないチャネルシリコン層２６を有する縦型ＭＯＳＴｒ９８を形成することで、半導体装置の特性を向上させることができる。
（実施形態８）
図２８は、本発明の実施形態である半導体装置の一例を示す断面模式図である。
本発明の実施形態である半導体装置１２１は、層間膜９の内部に、配線７１およびトランジスタ７２が形成されているほかは実施形態１と同様の構成とされている。なお、実施形態１と同じ部材については同じ符号を付して示している。
本発明の実施形態である半導体装置１２１は、結晶欠陥の少ない低欠陥単結晶層６を有するコンタクト１１と、結晶欠陥の少ない低欠陥単結晶層６０とを有し、層間膜９の内部に配線７１およびトランジスタ７２が形成されている構成なので、半導体特性が向上された、信頼性の高い半導体装置とすることができる。
本発明の実施形態である半導体装置１２１は、結晶欠陥の少ない低欠陥単結晶層６、６０を有する単結晶層含有基板１１１またはＳＯＩ基板の層間膜９中にトランジスタ７２などの半導体素子を形成する構成なので、電気的特性を安定化し、信頼性を高めた半導体装置とすることができる。
（実施形態９）
図２９は、本発明の実施形態である半導体装置の別の一例を示す断面模式図である。
本発明の実施形態である半導体装置１２２は、低欠陥単結晶層６０の内部であって、コンタクト１１の直上にトランジスタ７２が形成されているほかは実施形態１と同様の構成とされている。なお、実施形態１と同じ部材については同じ符号を付して示している。
本発明の実施形態である半導体装置１２２は、結晶欠陥の少ない低欠陥単結晶層６０の内部にトランジスタ７２が形成される構成なので、電気的特性を安定化し、信頼性を高めた半導体装置とすることができる。
本発明の実施形態である半導体装置１２２は、低欠陥単結晶層６０を薄膜として、トランジスタ７２を薄膜トランジスタとして形成できる構成なので、半導体装置を高密度化することができる。
本発明の実施形態である半導体装置１２２は、薄膜とした低欠陥単結晶層６０の内部であってコンタクト１１の直上に薄膜トランジスタ７２を形成することができる構成なので、薄膜トランジスタ７２の特性変動の原因となる蓄積ホールを、コンタクトホール３０の内壁面３ａに形成する多欠陥単結晶層７に存在する結晶欠陥を介して単結晶基板１に逃がすことができ、基板浮遊効果を抑制することができる。
（実施形態１０）
図３０は、本発明の実施形態である半導体装置のさらに別の一例を示す断面模式図であって、多層化された半導体装置の一例を示す断面図である。なお、実施形態１と同じ部材については同じ符号を付して示している。
本発明の実施形態である半導体装置１２３は、層間膜９と多欠陥単結晶層７０と低欠陥単結晶層６０とからなるコンタクト含有積層膜４５が２層積層され、さらに層間膜９が積層されて構成されている。
単結晶基板１には、２つの分離溝７４が形成されている。単結晶基板１上の第一の層間膜９には、３本の配線７１、１個のトランジスタ７２および単結晶基板１と第二の層間膜９に形成された２本の配線７１と連結された縦型配線７３が形成されている。
第二の層間膜９には、１対のコンタクト１１の間に形成された３本の配線７１、別の１対のコンタクト１１の間に形成された２本の配線７１、１個のトランジスタ７２、２本の縦型配線７３が形成されている。
さらに、第三の層間幕９には、９本の配線７１、６本の縦型配線７３、２個のトランジスタ７２が形成されている。２層の低欠陥単結晶層６０には、複数の分離溝７４が形成されている。単結晶基板１および２層の低欠陥単結晶層６０を連結するように、複数のコンタクト１１が形成されている。
このような多層の構成であっても、コンタクト１１に形成する低欠陥単結晶層６を結晶欠陥の少ない層とし、層間膜９上に形成する低欠陥単結晶層６０もまた結晶欠陥の少ない層とすることができるので、半導体装置１２３の電気的特性を安定化し、信頼性を高めた半導体装置とすることができる。
なお、コンタクト含有積層膜４５の数は限定されず、何層であってもよい。多層とすることにより、半導体装置をより高密度化することができる。
本発明の実施形態である半導体装置１２３は、結晶欠陥の少ない低欠陥単結晶層６０および低欠陥単結晶層６を有するコンタクト含有積層膜４５を多層にして形成することができる構成なので、半導体装置をより高密度化することができ、電気的特性を安定化し、信頼性を高めた半導体装置とすることができる。
＜還元性雰囲気アニール＞
還元性雰囲気アニールについて補足説明する。シリコンとシリコン酸化膜の接触界面で、シリコンとシリコン酸化膜の両方が昇華することの確認実験を行った。その確認実験は水素雰囲気アニールにより接触界面がどうなるかを調べたものであり、図３１は、その様子を説明する断面模式図である。
図３１は、シリコンからなる単結晶基板１上にシリコン酸化膜８３を形成した後、シリコン酸化膜８３を貫通し、単結晶基板１の一面１ａ側を抉る孔部８０を形成し、水素雰囲気アニールを行った場合の前後の状態の一例を示す断面模式図であって、図３１（ａ）は水素雰囲気アニール前の図であり、図３１（ｂ）は水素雰囲気アニール後の図である。
図３１（ａ）に示すように、実験サンプルは、シリコン基板１上にシリコン酸化膜８３が形成されている。また、シリコン基板１とシリコン酸化膜８３との間には接触界面８３ｃが形成されている。また、孔部８０が形成され、その内壁面８０ｃから接触界面８３ｃの一部が露出されている。
この実験サンプルの水素雰囲気アニールを行った。水素雰囲気アニールの条件は、水素雰囲気下で８００℃の温度、２分間の熱処理とした。
水素雰囲気アニールを行うことにより、図３１（ｂ）に示すように、内壁面８０ｃ側から露出された接触界面８３ｃの一部が除去されて、「抉れ」８５が発生した。「抉れ」８５は、接触界面８３ｃに沿って拡大した。
「抉れ」８５の厚みは２５ｎｍ程度で、シリコン酸化膜８３側が１５ｎｍ程度、シリコン基板１側で１０ｎｍ程度であった。この厚みは、温度以外の水素雰囲気アニールの条件を変えても大きく変化しなかったが、７５０℃以下の温度として水素雰囲気アニールをした場合には、「抉れ」８５は発生しなかった。接触界面８３ｃに沿う方向の「抉れ」８５の長さは、水素雰囲気アニールの処理時間を長くするにつれて、長くなった。
したがって、この「抉れ」８５の形状は、水素雰囲気アニールの時間と温度を調整することにより調整可能であることがわかった。
「抉れ」８５が発生するメカニズムは、ＳｉＯ２を構成する２個の酸素の内１個がＳｉＯ２結合から離脱し、シリコン基板１のシリコンと反応して、昇華性のＳｉＯを形成し昇華しているものと考えられる。また、酸素が離脱したＳｉＯ２は昇華性のＳｉＯを形成し、これも昇華する。そのため、いずれの側にも「抉れ」８５が発生したと考えられる。
「抉れ」８５の発生には水素雰囲気が必須であり、気相エピタキシャル成長でも水素雰囲気が必須であるので、エピタキシャル成長と水素雰囲気アニールを繰り返し行なう本発明の構成は、その点で好都合となる。
なお、水素雰囲気中であっても、エピタキシャル成長中にはシリコンの成長が連続的に行なわれているので、「抉れ」８５は発生しない。
したがって、本発明は、基本的には水素雰囲気中においてエピタキシャル成長用の原料ガスを流すステップと流さないステップとを構成することにより、達成することができる。必要に応じて、ステップごとに温度や時間などの条件を変化させることもできる。
本発明は、単結晶層含有基板、ＳＯＩ基板、半導体装置およびそれらの製造方法に関するものであって、この構成を用いることにより、多層の単結晶層を結晶欠陥が無く形成することができるものであり、半導体装置を高密度化するとともに半導体装置の信頼性を向上させることができるので、半導体装置を製造・利用する産業において利用可能性がある。
本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の製造方法の一例を示す工程断面図である。 本発明の単結晶層含有基板の一例を示す断面図である。 本発明の半導体装置の一例を示す断面図である。 本発明の半導体装置の一例を示す断面図である。 本発明の半導体装置の一例を示す断面図である。 本発明の単結晶層含有基板における水素雰囲気アニールの効果の一例を示す断面図である。 従来の単結晶層含有基板の製造方法の一例を示す工程断面図である。 従来の単結晶層含有基板の製造方法の一例を示す工程断面図である。 従来の単結晶層含有基板の製造方法の一例を示す工程断面図である。
符号の説明
１…単結晶基板、１ａ…一面、２…酸化膜、３…窒化膜、３ａ…内壁面、４…サイドウォール、４ａ…内壁面、５…置換用サイドウォール、６…低欠陥単結晶層、６ａ、６ｂ、６ｃ、６ｄ、６ｌ、６ｍ…ステップ成長単結晶層、７…多欠陥単結晶層、７ａ、７ｂ、７ｃ、７ｌ…ステップ成長単結晶層、８…酸化膜、９…層間膜、１１、１２、１３…コンタクト、１６、１７、１８…単結晶シリコン層、２４…ゲート電極、２５…絶縁膜、２６…チャネルシリコン層、２７…絶縁膜、２８…絶縁膜、３０…コンタクトホール、３２…非絶縁膜、３３…ＤＯＰＯＳ、３４…酸化膜、３５…保護絶縁膜、４５…コンタクト含有積層膜、５０…抉り、５０ａ、５０ｂ、５０ｃ…抉り、６０…低欠陥単結晶層、６０ａ、６０ｂ、６０ｃ…ステップ成長単結晶層、７０…多欠陥単結晶層、７０ａ…多欠陥単結晶層、７１…配線、７２…トランジスタ、７３…縦型配線、７４…分離溝、７５…絶縁膜、８０…孔部、８０ｃ…内壁面、８３…酸化膜、８３ｃ…接触界面、８５…抉れ、９８…縦型ＭＯＳＴｒ、１１１…単結晶層含有基板、１２１、１２２、１２３…半導体装置。

Claims (16)

  1. 単結晶層上に形成された層間膜に前記単結晶層の一面を露出させるコンタクトホールが形成され、
    前記コンタクトホールの内壁面および前記層間膜の一面を覆うように結晶欠陥の多い多欠陥単結晶層が形成され、
    前記コンタクトホールを埋めるとともに、前記層間膜上の前記多欠陥単結晶層を覆うように、前記多欠陥単結晶層よりも結晶欠陥の少ない低欠陥単結晶層が形成されていることを特徴とする単結晶層含有基板。
  2. 前記単結晶層が単結晶基板であることを特徴とする請求項１に記載の単結晶層含有基板。
  3. 前記層間膜と、前記多欠陥単結晶層と、前記低欠陥単結晶層とからなるコンタクト含有積層膜が２層以上形成されてなることを特徴とする請求項１または請求項２のいずれか１項に記載の単結晶層含有基板。
  4. 請求項１〜３のいずれか１項に記載の単結晶層含有基板の前記層間膜に絶縁膜が含まれていることを特徴とするＳＯＩ基板。
  5. 請求項４に記載のＳＯＩ基板の前記層間膜または前記低欠陥単結晶層のいずれかにトランジスタまたは配線のいずれか１種以上が含まれることを特徴とする半導体装置。
  6. 前記トランジスタが薄膜トランジスタであることを特徴とする請求項５に記載の半導体装置。
  7. 前記層間膜に複数の配線が備えられ、前記配線のいずれかがメモリと接続されたＳＯＩ基板を有することを特徴とする請求項５または請求項６のいずれか１項に記載の半導体装置。
  8. 単結晶層上に層間膜を形成し、前記層間膜に前記単結晶層の一面を露出させるコンタクトホールを設けた後、前記コンタクトホールの内壁面を覆うように置換用サイドウォールを形成する工程と、
    前記コンタクトホール内に、前記単結晶層上にステップ成長単結晶層をエピタキシャル成長させるエピタキシャル成長工程と、前記単結晶層とシリコン酸化膜との接触部分を取り除いて抉りを形成する還元性雰囲気アニール工程と、を繰り返して、前記コンタクトホールの内壁面に多欠陥単結晶層を形成するとともに、前記コンタクトホールを埋めるように前記多欠陥単結晶層よりも結晶欠陥の少ない低欠陥単結晶層を形成する工程と、
    前記エピタキシャル成長工程と、前記還元性雰囲気アニール工程と、を繰り返して、前記層間膜上に多欠陥単結晶層を形成するとともに、前記多欠陥単結晶層上に前記低欠陥単結晶層と連結するように別の低欠陥単結晶層をエピタキシャル成長する工程と、
    を有することを特徴とする単結晶層含有基板の製造方法。
  9. 前記層間膜と、前記多欠陥単結晶層と、前記低欠陥単結晶層とからなるコンタクト含有積層膜を２層以上形成することを特徴とする請求項８に記載の単結晶層含有基板の製造方法。
  10. 前記還元性雰囲気アニール工程が水素雰囲気アニール工程であることを特徴とする請求項８または９のいずれか１項に記載の単結晶層含有基板の製造方法。
  11. 前記エピタキシャル成長工程において、前記単結晶層にｉｎ−ｓｉｔｕドープで不純物注入を行うことを特徴とする請求項８〜１０のいずれか１項に記載の単結晶層含有基板の製造方法。
  12. 前記エピタキシャル成長工程において、前記ステップ成長単結晶層が単結晶シリコン層または単結晶ＳｉＧｅ層のいずれかであることを特徴とする請求項８〜１１のいずれか１項に記載の単結晶層含有基板の製造方法。
  13. 前記単結晶基板上に前記層間膜を形成する前に、前記単結晶基板を０．１〜２０ｎｍ掘り込むことを特徴とする請求項８〜１２のいずれか１項に記載の単結晶層含有基板の製造方法。
  14. 前記エピタキシャル成長工程の前に、還元性雰囲気アニールを行うことを特徴とする請求項８〜１３のいずれか１項に記載の単結晶層含有基板の製造方法。
  15. 請求項８〜１４のいずれか１項に記載の単結晶層含有基板の前記層間膜に絶縁膜が含まれていることを特徴とするＳＯＩ基板の製造方法。
  16. 請求項１５に記載のＳＯＩ基板の前記層間膜または前記低欠陥単結晶層のいずれかにトランジスタまたは配線のいずれか１種以上を形成することを特徴とする半導体装置の製造方法。
JP2008042560A 2008-02-25 2008-02-25 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法 Pending JP2009200384A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008042560A JP2009200384A (ja) 2008-02-25 2008-02-25 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法
US12/360,165 US7888737B2 (en) 2008-02-25 2009-01-27 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008042560A JP2009200384A (ja) 2008-02-25 2008-02-25 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法

Publications (1)

Publication Number Publication Date
JP2009200384A true JP2009200384A (ja) 2009-09-03

Family

ID=40997467

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008042560A Pending JP2009200384A (ja) 2008-02-25 2008-02-25 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法

Country Status (2)

Country Link
US (1) US7888737B2 (ja)
JP (1) JP2009200384A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8883593B2 (en) 2011-07-20 2014-11-11 Ps4 Luxco S.A.R.L. Method of manufacturing a pillar-type vertical transistor

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63172457A (ja) 1987-01-09 1988-07-16 Mitsubishi Electric Corp 半導体装置の製造方法
JP3065164B2 (ja) * 1992-03-18 2000-07-12 富士通株式会社 半導体装置及びその製造方法
JP2699921B2 (ja) * 1995-04-21 1998-01-19 日本電気株式会社 半導体装置の製造方法
US6396078B1 (en) * 1995-06-20 2002-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with a tapered hole formed using multiple layers with different etching rates
JP2795313B2 (ja) * 1996-05-08 1998-09-10 日本電気株式会社 容量素子及びその製造方法
FR2756101B1 (fr) * 1996-11-19 1999-02-12 Sgs Thomson Microelectronics Procede de fabrication d'un transistor npn dans une technologie bicmos
KR20010013993A (ko) 1997-06-19 2001-02-26 야마모토 카즈모토 Ｓｏｉ 기판과 그 제조 방법, 및 반도체 디바이스와 그제조 방법
US5960285A (en) * 1997-06-24 1999-09-28 United Semiconductor Corp. Flash EEPROM device
US6185078B1 (en) * 1998-08-21 2001-02-06 International Business Machines Corporation Spin valve read head with antiferromagnetic oxide film as longitudinal bias layer and portion of first read gap
US6258707B1 (en) * 1999-01-07 2001-07-10 International Business Machines Corporation Triple damascence tungsten-copper interconnect structure
US6268281B1 (en) * 1999-11-15 2001-07-31 Taiwan Semiconductor Manufacturing Company Method to form self-aligned contacts with polysilicon plugs
US6534866B1 (en) * 2000-04-13 2003-03-18 Micron Technology, Inc. Dual damascene interconnect
US6458657B1 (en) * 2000-09-25 2002-10-01 Macronix International Co., Ltd. Method of fabricating gate
KR100446316B1 (ko) * 2002-03-30 2004-09-01 주식회사 하이닉스반도체 반도체장치의 콘택플러그 형성 방법
TW536775B (en) * 2002-04-18 2003-06-11 Nanya Technology Corp Manufacturing method of shallow trench isolation structure
KR100449948B1 (ko) 2002-05-18 2004-09-30 주식회사 하이닉스반도체 콘택저항을 감소시킨 콘택플러그 형성방법
US6916723B2 (en) * 2003-04-25 2005-07-12 Micron Technology, Inc. Methods of forming rugged semiconductor-containing surfaces
US7038892B2 (en) * 2003-09-30 2006-05-02 Hitachi Global Storage Technologies Netherlands, B.V. Apparatus having a hard bias seedlayer structure for providing improved properties of a hard bias layer
US7049230B2 (en) * 2003-11-26 2006-05-23 Hynix Semiconductor Inc. Method of forming a contact plug in a semiconductor device
US7483246B2 (en) * 2004-09-29 2009-01-27 Hitachi Global Storage Technologies Netherlands B.V. Magnetic sensor having a seedlayer for providing improved hard magnet properties
US7087531B1 (en) * 2005-01-17 2006-08-08 International Business Machines Corporation Shallow trench isolation formation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8883593B2 (en) 2011-07-20 2014-11-11 Ps4 Luxco S.A.R.L. Method of manufacturing a pillar-type vertical transistor

Also Published As

Publication number Publication date
US20090212365A1 (en) 2009-08-27
US7888737B2 (en) 2011-02-15

Similar Documents

Publication Publication Date Title
US7781840B2 (en) Semiconductor device structure
TWI303861B (en) Method of creating high-quality relaxed sige-on-insulator for strained si cmos applications
TWI282141B (en) Semiconductor device and manufacturing method thereof
JP2006173568A (ja) Ｓｏｉ基板の製造方法
US7825004B2 (en) Method of producing semiconductor device
JP2007329200A (ja) 半導体装置の製造方法
KR100680946B1 (ko) 반도체 소자의 콘택 플러그 형성방법
JP2007194239A (ja) 半導体装置の製造方法
KR20060082550A (ko) 박막 형성 방법
JP2005354029A (ja) 低いコンタクト抵抗を有する半導体素子及びその製造方法
TW201246400A (en) Formation of a channel semiconductor alloy by a nitride hard mask layer and an oxide mask
KR100295062B1 (ko) 게이트 산화막의 손상을 회복시키는 반도체장치의 게이트 제조방법
JP5891597B2 (ja) 半導体基板または半導体装置の製造方法
JP2007250837A (ja) 半導体装置の製造方法
JP2009200384A (ja) 単結晶層含有基板、ｓｏｉ基板、半導体装置およびそれらの製造方法
KR100745954B1 (ko) 플래쉬 메모리 소자의 제조방법
JP4899365B2 (ja) 半導体装置の製造方法
JP4510707B2 (ja) エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法
JP2005005321A (ja) 半導体基体、半導体装置及びこれらの製造方法
JP4943172B2 (ja) シリコンエピタキシャル膜を有するｓｏｓ基板の形成法
KR20060006514A (ko) 반도체 장치의 제조 방법
TWI329923B (en) Method of mandfacturing a semiconductor substrate
JP2007243174A (ja) 基板から離間した単結晶半導体膜部分の形成
KR20070035362A (ko) 반도체 소자 및 그 제조방법
KR101062290B1 (ko) 반도체 소자의 콘택 플러그 형성방법