KR100295062B1 - 게이트 산화막의 손상을 회복시키는 반도체장치의 게이트 제조방법 - Google Patents
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Abstract
게이트 산화막의 손상을 회복시키는 반도체 장치의 게이트 구조 제조 방법을 개시한다. 본 발명의 일 관점은, 반도체 기판 상에 게이트 산화막을 형성한다. 게이트 산화막 상에 실리콘 원소를 함유하는 도전층을 형성한다. 이러한 도전층으로는 다결정 실리콘층 및 다이클로로실란(dichlorosilane) 계 텅스텐 실리사이드층의 적층 구조를 이용할 수 있다. 도전층을 패터닝하여 게이트를 형성한다. 게이트의 측벽을 덮는 실리콘 소오스층(silicon source layer)을 실리콘의 선택적 에피택셜 성장(selective epitaxial growth)으로 형성한다. 실리콘 소오스층은 대략 200Å 이하의 두께로 성장된다. 실리콘 소오스층을 산화 분위기에서 열처리하여 게이트 산화막에 발생된 손상을 회복시킨다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 게이트 산화막(gateoxide layer)에 발생된 손상을 회복시키는 게이트 제조 방법에 관한 것이다.
반도체 장치에 고속의 동작 속도가 요구됨에 따라 게이트, 드레인(drain) 또는 소오스(source)에 접촉하는 전극으로 보다 높은 전도도를 가지는 물질이 이용되고 있다.
예를 들어, 미합중국 특허 5,814,537호(Method of forming transistor electrodes from directionally deposited silicide, Jer-shen Maa, etc., 1998/9/29.) 또는 미합중국 특허 5,194,403호(Method for the making of the electrode metalization of a transistors, Sylvain Delage, etc., 1993/4/16)에서와 같이 실리사이드 또는 금속 등의 재질을 게이트 또는 전극으로 이용하고 있다. 또한, 고속의 동작 속도를 위해서, 미합중국 특허 5,804,499호(Prevention of abnormal WSiXoxidation by in-situ amorphous silicon deposition, Christine Dehm, etc., 1998/9/8.)에서는 텅스텐 실리사이드(WSiX)를 게이트로 이용하고 있다. 또한, 텅스텐 실리사이드의 산화를 방지하기 위해서 비정질 실리콘(amorphous silicon)층으로 텅스텐 실리사이드층을 보호하는 것을 기재하고 있다.
한편, 게이트를 형성하기 위해서는 반도체 기판 상에 게이트 산화막 및 도전층을 적층한 후, 도전층을 요구되는 스케일(scale)로 패터닝하는 공정이 필수적이다. 이러한 패터닝 공정에서 하부의 게이트 산화막은 손상(damage)을 입게된다. 특히, 게이트 산화막의 에지(edge) 부분, 즉, 패터닝된 상기 도전층의 측벽에 인접하는 부위에 이러한 손상은 집중될 수 있다. 이러한 손상은 트랜지스터의 특성 저하를 유발할 수 있으므로, 열처리 등을 통하여 회복(curing)시키는 공정을 수반한다.
그러나, 상기한 바와 같은 열처리는 게이트 막질 내에 불량을 일으키는 요인으로 작용할 수 있다. 예를 들어, 다음의 도 1에 도시된 바와 같이 게이트로 구성되는 다결정 실리콘층(polycrystalline silicon layer;31)/텅스텐 실리사이드층(35)의 막질 내에 공동(cavity or void;37) 등과 같은 불량이 형성될 수 있다.
상세하게 설명하면, 반도체 기판(10) 상에 게이트 산화막(20)을 개재하여 형성되는 다결정 실리콘층(31) 및 텅스텐 실리사이드층(35)은 건식 식각 방법 등으로 패터닝된다. 이때, 하부의 게이트 산화막(20) 또한 상기 건식 식각 방법에 의해서 침식되어 손상된다. 이러한 게이트 산화막(20)의 손상을 회복시키기 위해서 산화 분위기의 열처리를 수행하면, 패터닝된 다결정 실리콘층(31) 및 텅스텐 실리사이드층(35)의 측벽 표면이 산화되어 실리콘 산화층(20')이 형성된다. 이에 따라, 손상된 게이트 산화막(20)의 손상, 특히, 패터닝된 다결정 실리콘층(31)의 측벽과 접하는 에지 부위의 손상이 회복된다.
이러한 열처리 공정에서의 실리콘의 공급은 텅스텐 실리사이드층(35)의 경우에 막질 내에 과잉 함유된 실리콘 원소의 소모에 의해서 이루어진다. 그러나, 이러한 과잉 실리콘 원소는 그 양에 한계가 있으므로, 열처리의 초기 단계에서만 실리콘 공급원으로 작용한다. 그리고, 열처리가 진행됨에 따라 하부의 다결정 실리콘층(31) 내의 실리콘 원소가 상기한 산화에 요구되는 실리콘 원소를 공급하게 된다.
즉, 다결정 실리콘층(31) 내에 함유된 실리콘 원소가 확산 등에 의해서 텅스텐 실리사이드층(35) 또는 그 표면으로 이동하여 산화 공정에 소모된다. 이와 같은 실리콘 원소의 이동은 다결정 실리콘층(31) 내에 공동(37) 등을 유발하게 된다. 이러한 공동(37)의 발생은 결국 트랜지스터의 동작 특성을 열화시키게 된다.
특히, 텅스텐 실리사이드층(35)의 불소(F) 함유량을 억제하기 위해서, 텅스텐 실리사이드층(35)을 증착할 때의 소오스 가스(source gas)로 다이클로로실란(dichlorosilane;SiH2Cl2;이하 'DCS'라 한다) 등을 이용함에 따라 상기한 공동(37)의 발생은 심화되고 있다. 이는 다이클로로실란 등을 이용하여 텅스텐 실리사이드층(35)을 형성할 경우, 텅스텐 실리사이드층(35) 내에는 미량의 염소(Cl)가 잔류하게 된다. 이러한 염소는 실리콘의 확산도에 도움을 주는 특성이 있어, 상기한 산화 열처리 시 다결정 실리콘층(31)으로부터의 실리콘 원소의 이동도를 높여주는 결과를 야기한다. 따라서, 공동(37)의 발생이 심각해질 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 막질 내에 공동 등과 같은 불량이 발생하는 것을 방지하며 게이트 산화막의 손상을 회복시킬 수 있는 반도체 장치의 게이트 제조 방법을 제공하는 데 있다.
도 1은 종래의 반도체 장치의 게이트 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
도 2 내지 도 4는 본 발명의 제1실시예에 의한 반도체 장치의 게이트 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 5 내지 도 7은 본 발명의 제1실시예에 의한 반도체 장치의 게이트 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
<중요 도면 부호에 대한 설명>
100; 반도체 기판, 200; 게이트 산화막,
310; 다결정 실리콘층, 350; 텅스텐 실리사이드층,
500, 510; 실리콘 소오스층.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 실리콘 원소를 함유하는 도전층을 형성한다. 이러한 도전층으로는 다결정 실리콘층 및 텅스텐 실리사이드층의 적층 구조를 이용할 수 있다. 이때, 상기 텅스텐 실리사이드층은 다이클로로실란 및 텅스텐 불화물을 포함하는 반응 가스의 증착으로부터 형성된다.
다음에, 상기 도전층 상에 상기 도전층의 일부를 선택적으로 노출하는 식각 마스크를 형성하고, 노출되는 상기 도전층을 식각하여 게이트를 형성한다. 상기 게이트의 측벽 상을 덮는 실리콘 소오스층을 실리콘의 선택적 에피택셜 성장으로 형성한다. 실리콘 소오스층은 대략 200Å 이하의 두께로 성장된다. 상기 실리콘 소오스층을 산화 분위기에서 열처리하여 상기 게이트 산화막에 발생된 손상을 회복시킨다.
본 발명에 따르면, 게이트 산화막을 회복시키는 산화 분위기를 수반하는 열처리에 의해서, 텅스텐 실리사이드층 하부의 다결정 실리콘층 내에 공동 등의 불량이 발생하는 것을 방지할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
도 2 내지 도 4는 본 발명의 제1실시예에 의한 반도체 장치의 게이트 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2는 반도체 기판(100) 상에 게이트(310, 350)를 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 실리콘(Si) 원소 등으로 이루어지는 반도체 기판(100) 상에 게이트 산화막(200)을 형성한다. 게이트 산화막(200)은 노출된 반도체 기판(100)의 표면을 산화시킴으로써 얻어질 수 있다. 게이트 산화막(200) 상에 게이트로 이용될 도전층(310, 350)을 실리콘 원소를 함유하는 물질로 형성한다.
예를 들어, 게이트 산화막(200) 상에 불순물이 도핑된 다결정 실리콘층(310)을 형성한 후 금속 실리사이드층을 순차적으로 형성한다. 금속 실리사이드층은 텅스텐 실리사이드 등으로 이루어지는 것이 바람직하다. 텅스텐 실리사이드층(350)은 여러 가지 알려진 방법으로 형성될 수 있으나, DCS 등을 실리콘 소오스로 이용하는 증착 방법으로 형성되는 것이 바람직하다.
예를 들어, DCS를 실리콘 소오스로 이용하고 육불화 텅스텐(WF6) 등과 같은 텅스텐 불화물을 텅스텐 소오스로 이용하는 화학 기상 증착(Chemical Vapour Deposition) 등으로 형성되는 DCS 계의 텅스텐 실리사이드층(350)을 이용하는 것이 바람직하다.
이러한 DCS 계의 텅스텐 실리사이드층(350)은 불소의 잔류 함량을 최소화할 수 있어 부식 특성이 우수한 장점을 가진다. 또한, 실란을 이용하여 형성되는 일반적인 텅스텐 실리사이드층에 비해 개선된 단차 도포성(step coverage)을 나타내고, 또한 낮은 사후 열처리 스트레스(post-annealed stress)를 나타내고 높은 접착성을 나타낸다.
이후에, 텅스텐 실리사이드층(350) 상에 식각 마스크(400)를 형성한다. 식각 마스크(400)는 사진 식각 공정을 통해서 이루어지며 이후의 층간 절연층을 형성하는 공정 등에 이용되기 위해서 절연 물질로 이루어지는 것이 바람직하다. 예를 들어, 실리콘 산화층(SiO2layer) 또는 실리콘 질화층(SiN layer) 등으로 이루어질 수 있다. 또는 실리콘 산화층/실리콘 질화층의 다층 구조로 이루어질 수 있다.
식각 마스크(400)는 사진 공정 등에 의해서 하부의 텅스텐 실리사이드층(350)의 표면을 선택적으로 노출한다. 식각 마스크(400)에 의해서 노출되는 텅스텐 실리사이드층(350)을 건식 식각 방법 등을 이용하여 식각한다. 이와 같은 식각은 하부의 게이트 산화막(200)이 노출될 때까지 진행되어, 패터닝된 텅스텐 실리사이드층(350) 및 다결정 실리콘층(310)으로 이루어지는 게이트(310, 350)를 형성한다.
이와 같은 게이트(310, 350)를 패터닝하기 위한 식각 공정은 하부의 게이트 산화막(200)을 침해하여 손상을 발생시키는 것을 회피할 수 없다. 즉, 상기 식각 공정에 이어 일정량의 과도 식각(over etch)을 진행함으로써 게이트 산화막(200)의 일부가 식각됨에 따라 게이트 산화막(200)에 손상이 유발된다.
도 3은 게이트(310, 350)의 측벽을 덮는 실리콘 소오스층(silicon source layer;500)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 게이트(310, 350)를 이루는 패터닝된 다결정 실리콘층(310) 및 텅스텐 실리사이드층(350)의 노출되는 측벽을 덮는 실리콘 소오스층(500)을 형성한다. 이때, 노출되는 측벽에 선택적으로 상기 실리콘 소오스층(500)이 형성되도록, 선택적인 에피택셜 성장(selective epitaxial growth)을 수행한다. 게이트 산화막(200)을 이루는 실리콘 산화물과, 식각 마스크(400)로 이용되는 실리콘 산화물 또는 실리콘 질화물에 대해서 선택비를 가지는 조건으로 실리콘층을 선택적으로 에피택셜 성장시킨다.
예를 들어, UHV CVD(Ultra High Vacuume Chemical Vapor Deposition)법을 이용하여 실리콘 소오스층(500)을 선택적으로 에피택셜 성장시킬 수 있다. 이때, 실리콘 소오스 가스로는 육염화 이실리콘 가스(Si2Cl6)를 이용할 수 있다. 또한, 성장의 선택성(selectivity)을 향상시키기 위해서, 염소 가스(Cl2)를 첨가할 수 있다. 이러한 UHV CVD를 이용한 실리콘 소오스층(500)의 성장은 대략 10-4내지 10-2Torr 정도의 압력에서 수행된다. 이러한 조건에서, 대략 600℃ 내지 750℃의 낮은 온도 조건으로 실리콘 소오스층(500)을 선택적으로 에피택셜 성장시킬 수 있다.
또는, 10 내지 80 Torr 정도의 압력에서 진행되는 LP CVD(Low Pressure Chemical Vapor Deposition)법으로 실리콘 소오스층(500)을 선택적으로 에피택셜 성장시킬 수 있다. 이때, 대략 750℃ 내지 950℃ 정도의 온도 조건으로 DCS와, 염산 가스(HCl) 및 수소 가스(H2)를 포함하는 실리콘 소오스 가스를 이용하여 실리콘소오스층(500)을 예피택셜 성장시킬 수 있다. 바람직하게는 대략 850℃ 정도의 낮은 온도에서 실리콘 소오스층(500)을 에피택셜 성정시킬 수 있다.
이와 같은 에피택셜 성장 조건은 실리콘 산화물층 또는 실리콘 질화물층에 대해서 실질적인 실리콘의 성장을 일으키지 않으며, 실리콘층, 다결정질 실리콘층, 또는 실리사이드층 등에 대해서는 실리콘을 실질적으로 성장시킨다.
따라서, 노출되는 다결정 실리콘층(310)의 측벽 및 텅스텐 실리사이드층(350)의 측벽 표면에서만 선택적으로 실리콘층이 성장하여 실리콘 소오스층(500)을 이루게 된다. 게이트 산화막(200) 또는 식각 마스크(400) 등은 실리콘 산화물 등으로 이루어지므로, 상기한 선택적 에피택셜 성장이 가능하도록 하는 선택 마스크의 역할을 한다.
이와 같이 선택적으로 성장되는 실리콘 소오스층(500)은 대략 200Å 이하의 두께로 성장된다. 실리콘 소오스층(500)은 게이트 산화막(200)의 회복을 위한 산소 분위기의 열처리 단계에서 실리콘 원소를 제공하기 위한 수단으로 사용된다. 따라서, 그 두께는 게이트 산화막(200)의 손상을 회복시킬 정도의 산화에 필요한 실리콘 원소를 충분히 공급할 정도의 두께이면 충분하다. 따라서, 실리콘 소오스층(500)은 반도체 장치의 종류 또는 채용되는 게이트 산화막(200)의 두께 등에 따라 다른 두께로 형성될 수 있다. 바람직하게는 대략 20Å 내지 100Å 정도의 두께로 형성된다.
도 4는 게이트 산화막(200)에 발생된 손상을 회복시키는 단계를 개략적으로 나타낸다.
구체적으로, 건조된 산소 가스(dry O2) 등을 이용하는 산화 분위기 조건에서 어닐링(annealing) 등과 같은 열처리를 수행한다. 이와 같은 열처리에 의해서 손상된 게이트 산화막(200)은 재성장되고, 이에 따라, 손상이 회복된다. 또한, 게이트(310, 350)의 측벽을 덮는 실리콘 소오스층(도 3의 500)을 또한 산화되어 실리콘 산화층(200')으로 전환된다.
이와 같은 산화 분위기의 열처리 공정에서 다결정 실리콘층(310) 및 텅스텐 실리사이드층(350)의 측벽 표면이 노출될 경우, 이러한 측벽 표면에서 산화가 발생할 수 있다. 이러한 산화에 소모되는 실리콘 원소는 도 1을 참조하여 설명한 바와 같이 실리콘 원소의 확산 이동이 요구되어 다결정 실리콘층(도 1의 31) 내에 공동(도 1의 37)을 유발시킨다.
그러나, 본원 발명의 제1실시예에서는 산화가 실리콘 소오스층(500)에 한정될 수 있다. 즉, 산화에 요구되는 실리콘 원소는 실리콘 소오스층(500)에 의해서 제공된다. 따라서, 다결정 실리콘층(310) 또는 텅스텐 실리사이드층(350)의 내부에서의 실리콘 원소의 이동이 불필요하다. 그러므로, 이와 같은 열처리 공정에 의해서 다결정 실리콘층(도 1의 31) 내에 공동(도 1의 37) 등이 발생되는 것이 억제될 수 있다.
상술한 바와 같이 게이트(310, 350)를 이루는 텅스텐 실리사이드층(350)의 하부 막질인 다결정 실리콘층(310) 내부에 공동 등과 같은 불량을 방지하며, 게이트 산화막(200)에 발생된 손상을 회복시킬 수 있다. 특히, 게이트(310, 350)의 텅스텐 실리사이드층(350)을 일반적인 텅스텐 실리사이드 보다 우수한 특성을 가지는DCS 계 텅스텐 실리사이드로 구성할 때, 공동 등이 수반되는 것을 방지할 수 있다.
이와 같이 게이트 산화막(200)을 회복시킨 후, 일반적인 반도체 장치 제조 공정, 예컨대, 스페이서(spacer;도시되지 않음) 등을 형성하는 공정 등을 순차적으로 수행할 수 있다.
도 5 내지 도 7은 본 발명의 제2실시예에 의한 반도체 장치의 게이트 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
제2실시예에서는 제1실시예에서와는 달리 게이트(310, 350)를 형성하기 위한 패터닝 공정에서, 게이트 산화막(200) 하부의 반도체 기판(100)의 표면이 노출되도록 과도 식각을 진행한다. 제2실시예에서 제1실시예에서와 동일한 참조 부호는 동일한 부재를 의미한다.
도 5는 반도체 기판(100) 상에 게이트 산화막(200)을 과도 식각하는 단계를 개략적으로 나타낸다.
구체적으로, 제1실시예의 도 2를 참조하여 설명한 바와 같이 게이트 산화막(200) 상에 다결정 실리콘층(310) 및 텅스텐 실리사이드층(350)을 형성한다. 텅스텐 실리사이드층(350)은 DCS 계 텅스텐 실리사이드로 이루어지는 것이 바람직하다. 이후에, 도 2를 참조하여 설명한 바와 같이 식각 마스크(400)에 의해서 노출되는 텅스텐 실리사이드층(350)을 식각한다. 이와 같은 식각을 계속 진행하여 하부의 다결정 실리콘층(310) 또한 순차적으로 식각한다.
이와 같은 선택적인 식각에 의해서 게이트(310, 350)가 형성된다. 계속하여 식각을 진행하여, 즉, 과도 식각을 수행하여 선택적으로 노출되는 게이트산화막(200)을 식각하여 하부의 반도체 기판(100)의 표면을 노출한다. 이때, 반도체 기판(100)의 표면은 일정 두께로 리세스(recess)될 수 있다. 이에 따라, 식각 마스크(400) 등에 의해서 차폐되는 부분 이외의 부분에서 게이트 산화막(200)이 제거된다.
도 6은 노출되는 게이트(310, 350)의 측벽 및 반도체 기판(100)을 선택적으로 덮는 실리콘 소오스층(501)을 형성하는 단계를 개략적으로 나타낸다.
구체적으로, 게이트(310, 350)를 이루는 패터닝된 다결정 실리콘층(310) 및 텅스텐 실리사이드층(350)의 노출되는 측벽과 리세스되어 노출된 반도체 기판(100)만을 선택적으로 덮는 실리콘 소오스층(501)을 형성한다. 이때, 실리콘 소오스층(501)은 도 3을 참조하여 설명한 바와 같이 실리콘의 선택적 에피택셜 성장을 이용하여 형성한다.
이에 따라, 상술한 바와 같이 노출되는 반도체 기판(100) 및 노출되는 다결정 실리콘층(310) 및 텅스텐 실리사이드층(350)의 측벽 표면에만 실리콘 소오스층(501)을 선택적으로 성장시킬 수 있다. 실리콘 소오스층(501)은 선택적 에피택셜 성장의 특성에 의해서 게이트 산화막(200)의 측벽 부위는 노출하게 된다.
이와 같이 선택적으로 성장되는 실리콘 소오스층(501)은 후속에 수행되는 산화 분위기의 열처리 조건 등에 따라 달라지나 대략 200Å 이하의 두께로 성장된다. 이때, 실리콘 소오스층(501)의 반도체 기판(100)을 덮는 일부는 이후에 게이트 산화막(200)의 역할을 하므로, 게이트 산화막(200)에 요구되는 두께 정도로 형성된다. 바람직하게는 대략 20Å 내지 100Å 정도의 두께로 형성된다.
도 7은 게이트 산화막(200)에 발생된 손상을 회복시키는 단계를 개략적으로 나타낸다.
구체적으로, 도 4를 참조하여 설명한 바와 같이 실리콘 소오스층(501)을 산화시키는 열처리를 수행한다. 이와 같은 열처리에 의해서 손상된 게이트 산화막(200)은 재성장된다. 또한, 실리콘 소오스층(도 6의 501)은 산화되어 실리콘 산화층(200')으로 전환된다. 따라서, 반도체 기판(100)을 덮는 실리콘 산화층(200') 부분은 게이트 산화막(200)에 연장된 형상을 가진다. 그러므로, 상기한 열처리는 실리콘 산화층(200')을 모두 산화시키는 조건으로 수행되는 것이 바람직하다.
상술한 바와 같이 이러한 실리콘 산화층(200')의 형성에 요구되는 실리콘 원소는 실리콘 소오스층(501)에서 자체 공급되므로, 게이트(310, 350)를 이루는 텅스텐 실리사이드층(350)의 하부 막질인 다결정 실리콘층(310)으로부터의 실리콘 원소의 이동이 억제된다. 따라서, 다결정 실리콘층(310) 내부에 공동 등과 같은 불량을 방지하며, 게이트 산화막(200)에 발생된 손상을 회복시킬 수 있다. 특히, 게이트(310, 350)의 텅스텐 실리사이드층(350)을 일반적인 텅스텐 실리사이드 보다 우수한 특성을 가지는 DCS 계 텅스텐 실리사이드로 구성할 때, 공동 등이 수반되는 것을 방지할 수 있다.
이와 같이 게이트 산화막(200)을 회복시킨 후, 일반적인 반도체 장치 제조 공정, 예컨대, 스페이서(도시되지 않음) 등을 형성하는 공정 등을 순차적으로 수행할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 게이트를 텅스텐 실리사이드층과 같은 저저항 물질층으로 형성할 때, 게이트 산화막의 손상 회복을 위한 열처리 단계에서 게이트 내부에 공동 등과 같은 불량이 발생하는 것을 방지할 수 있다. 특히, 텅스텐 실리사이드층을 DCS 계 텅스텐 실리사이드로 구성할 때, DCS 텅스텐 실리사이드층의 특성에 기인하는 하부의 다결정 실리콘층 내의 공동 발생을 억제할 수 있다.
Claims (21)
- 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 실리콘 원소를 함유하는 도전층을 형성하는 단계;상기 도전층을 식각하여 게이트를 형성하는 단계;상기 게이트의 노출되는 측벽을 덮는 실리콘 소오스층을 형성하는 단계; 및상기 실리콘 소오스층을 산화 분위기에서 열처리하여 상기 게이트 산화막에 발생된 손상을 회복시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제1항에 있어서, 상기 도전층을 형성하는 단계는상기 게이트 산화막 상에 다결정 실리콘층을 형성하는 단계; 및상기 다결정 실리콘층 상에 금속 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제2항에 있어서, 상기 금속 실리사이드층을 형성하는 단계는다이클로로실란 및 텅스텐 불화물을 포함하는 반응 가스를 이용하여 텅스텐 실리사이드층을 상기 다결정 실리콘층 상에 증착하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제1항에 있어서, 상기 실리콘 소오스층은상기 게이트의 노출되는 측벽에서 실리콘의 선택적 에피택셜 성장되는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제4항에 있어서, 상기 실리콘의 선택적 에피택셜 성장은대략 600℃ 내지 750℃의 온도에서 육염화 이실리콘 가스를 포함하는 실리콘 소오스 가스를 사용하여 대략 10-4Torr 내지 10-2Torr의 압력 하에서 수행되는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제4항에 있어서, 상기 실리콘의 선택적 에피택셜 성장은대략 750℃ 내지 950℃의 온도에서 다이클로로실란, 염산 가스 및 수소 가스를 포함하는 실리콘 소오스 가스를 사용하여 대략 10Torr 내지 80Torr의 압력 하에서 수행되는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제1항에 있어서, 상기 실리콘 소오스층은대략 200Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제7항에 있어서, 상기 실리콘 소오스층은대략 20Å 내지 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제1항에 있어서, 상기 게이트를 형성하는 단계는상기 게이트 산화막이 노출되도록 이방성 식각하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제1항에 있어서, 상기 게이트를 형성하는 단계는상기 게이트 산화막 하부의 반도체 기판이 노출되도록 이방성 식각하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제9항에 있어서, 상기 실리콘 소오스층은상기 노출되는 반도체 기판 상으로부터 선택적 에피택셜 성장하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 다결정 실리콘층 및 텅스텐 실리사이드층을 순차적으로 형성하는 단계;상기 텅스텐 실리사이드층 및 상기 다결정 실리콘층을 순차적으로 식각하여 게이트를 형성하는 단계;상기 게이트의 측벽을 덮는 실리콘 소오스층을 형성하는 단계; 및상기 실리콘 소오스층을 산화 분위기에서 열처리하여 상기 게이트 산화막에 발생된 손상을 회복시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제12항에 있어서, 상기 텅스텐 실리사이드층을 형성하는 단계는다이클로로실란 및 텅스텐 불화물을 포함하는 반응 가스를 이용하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제1항에 있어서, 상기 실리콘 소오스층은상기 게이트의 노출되는 측벽에서 실리콘의 선택적 에피택셜 성장되는 것을특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제14항에 있어서, 상기 실리콘의 선택적 에피택셜 성장은대략 600℃ 내지 750℃의 온도에서 육염화 이실리콘 가스를 포함하는 실리콘 소오스 가스를 사용하여 대략 10-4Torr 내지 10-2Torr의 압력 하에서 수행되는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제14항에 있어서, 상기 실리콘의 선택적 에피택셜 성장은대략 750℃ 내지 950℃의 온도에서 다이클로로실란, 염산 가스 및 수소 가스를 포함하는 실리콘 소오스 가스를 사용하여 대략 10Torr 내지 80Torr의 압력 하에서 수행되는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제12항에 있어서, 상기 실리콘 소오스층은대략 200Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제17항에 있어서, 상기 실리콘 소오스층은대략 20Å 내지 100Å의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제12항에 있어서, 상기 게이트를 형성하는 단계는상기 게이트 산화막이 노출되도록 이방성 식각하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제12항에 있어서, 상기 게이트를 형성하는 단계는상기 게이트 산화막 하부의 반도체 기판이 노출되도록 이방성 식각하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
- 제20항에 있어서, 상기 실리콘 소오스층은상기 노출되는 반도체 기판 상으로부터 선택적 에피택셜 성장하는 것을 특징으로 하는 반도체 장치의 게이트 제조 방법.
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