KR100942966B1 - 텅스텐함유막이 포함된 패턴을 구비한 반도체 소자의제조방법 - Google Patents

텅스텐함유막이 포함된 패턴을 구비한 반도체 소자의제조방법 Download PDF

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Abstract

본 발명은 텅스텐함유막을 포함하는 패턴을 형성하는 과정에서 실리콘질화막으로 구성된 캡핑막의 응력으로 인한 리닝(leaning) 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것으로, 이를 위한 본 발명의 반도체 소자의 제조방법은 텅스텐질화막을 포함하는 패턴을 형성하는 단계; 상기 패턴을 둘러싸도록 실리콘막을 형성하는 단계; 열처리를 실시하여 상기 텅스텐질화막을 텅스텐막으로 변환시킴과 동시에 상기 텅스텐질화막과 접하는 실리콘막을 실리콘질화막으로 변환시키는 단계 및 상기 열처리시 미반응하여 잔류한 실리콘막을 제거하는 단계를 포함하고 있으며, 이를 통하여 실리콘질화막으로 구성된 캡핑막을 텅스텐막 및 장벽금속막의 측벽에 국부적으로 형성함으로써, 캡핑질의 응력으로 인한 텅스텐함유막을 포함하는 패턴의 리닝현상을 방지할 수 있는 효과가 있다.
캡핑질화막, 응력, 리닝, 텅스텐막, 장벽금속막

Description

텅스텐함유막이 포함된 패턴을 구비한 반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH TUNGSTEN CONTAINED PATTERN}
본 발명은 반도체 제조기술에 관한 것으로, 더욱 상세하게는 텅스텐함유막을 포함하는 패턴을 형성하는 과정에서 실리콘질화막으로 구성된 캡핑막의 응력으로 인한 리닝(leaning) 현상을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
장벽금속막(arrier metal)을 포함하여 텅스텐막(W)을 전극으로 사용하는 게이트스택(gate stack) 공정시 폴리실리콘막 식각후 식각손상(etch damage)을 회복(recovery)시키기 위해 재산화(re-oxidation) 공정이 필요하다.
그리고, 재산화공정시 장벽금속막과 텅스텐막의 이상 산화가 발생하지 않도록 재산화공정 이전에 질화막과 같은 물질을 사용하여 게이트스택을 캡핑(capping)하는 방법이 널리 사용되고 있다.
0.1㎛이하의 DRAM의 경우 게이트피치(gate pitch)의 감소에 따라 게이트스택 공정시 게이트의 종횡비(aspect ratio, 높이/폭)가 급격하게 증가하게 된다. 이러한 종횡비의 증가로 인하여 게이트스택이 쓰러지는 리닝(leaning)현상이 발생할 수 있으며, 이러한 리닝현상은 질화막과 같이 물질로 형성된 캡핑질화막의 응력(stress)으로 인하여 더욱 심화되는 문제점이 있다.
게이트 리닝 발생시 자기정렬콘택(self aligned contact)의 페일(fail)이 발생하여 수율이 감소되는 문제가 발생하게 된다.
또한, 장벽금속막과 텅스텐막의 이상 산화를 효과적으로 방지하기 위하여 캡핑질화막을 두껍게 형성할수록 게이트 사이의 간격이 감속하여 후속 랜딩플러그를 형성하기 위한 콘택홀 형성공정시 콘택낫오픈(contact not open)이 발생하는 문제점이 있다.
이와 같은 리닝 현상은 게이트스택 외에 텅스텐함유막(텅스텐막, 텅스텐질화막)을 포함하는 비트 라인 및 금속배선 공정 등에서도 발생할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 텅스텐막을 포함하는 게이트에서 캡핑막의 응력으로 인한 리닝현상을 방지할 수 있는 반도체 소자의 게이트 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 캡핑막으로 인하여 콘택낫오픈이 발생하는 것을 방지할 수 있는 반도체 소자의 게이트 제조방법을 제공하는데 다른 목적이 있다.
또한, 본 발명은 텅스텐함유막을 포함하는 패턴 제조시 캡핑질화막에 의한 리닝현상을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 소자의 제조방법은 텅스텐질화막을 포함하는 패턴을 형성하는 단계; 상기 패턴을 둘러싸도록 실리콘막을 형성하는 단계; 열처리를 실시하여 상기 텅스텐질화막을 텅스텐막으로 변환시킴과 동시에 상기 텅스텐질화막과 접하는 실리콘막을 실리콘질화막으로 변환시키는 단계 및 상기 열처리시 미반응하여 잔류한 실리콘막을 제거하는 단계를 포함한다. 이때, 상기 열처리는 700℃ ~ 1100℃ 범위의 온도 바람직하게는 800℃ ~ 1000℃ 범위의 온도에서 비활성가스 분위기에서 실시할 수 있다.
상기 실리콘막은 10Å ~ 200Å 범위의 두께 바람직하게는 10Å ~ 50Å 범위 의 두께를 갖도록 형성할 수 있으며, 폴리실리콘막 또는 비정질실리콘막으로 형성할 수 있다.
상기 미반응 실리콘막을 제거하는 단계는, 상기 미반응 실리콘막을 O2가스 플라즈마를 사용하여 실리콘산화막으로 변환시키는 단계 및 상기 실리콘산화막을 제거하는 단계를 포함할 수 있다. 이때, 상기 실리콘산화막을 제거하는 단계는, 건식식각법을 사용하여 불화탄소 또는 불화메탄가스를 사용하여 제거하거나, 습식식각법은 사용하여 BOE(Buffered Oxide Etch)용액 또는 HF용액을 사용하여 제거할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 소자의 게이트 제조방법은 기판 상에 적어도 제1실리콘막과 텅스텐질화막이 적층된 게이트적층막을 형성하는 단계; 상기 제1실리콘막의 일부까지 식각하여 1차 패턴을 형성하는 단계; 상기 1차 패턴을 둘러싸도록 제2실리콘막을 형성하는 단계; 열처리하여 상기 텅스텐질화막을 텅스텐막으로 변환시킴과 동시에 상기 텅스텐질화막과 접하는 상기 제2실리콘막을 실리콘질화막으로 변환시키는 단계; 상기 열처리시 미반응하여 잔류한 제2실리콘막을 제거하는 단계; 상기 제1실리콘막의 나머지를 식각하여 2차 패턴을 형성하는 단계 및 상기 2차 패턴의 노출된 측벽에 대해 재산화공정을 진행하는 단계를 포함한다. 이때, 상기 열처리는 700℃ ~ 1100℃ 범위의 온도 바람직하게는 800℃ ~ 1000℃ 범위의 온도에서 비활성가스 분위기에서 실시할 수 있다.
상기 제2실리콘막은 10Å ~ 200Å 범위의 두께 바람직하게는 10Å ~ 50Å 범 위의 두께를 갖도록 형성할 수 있으며, 폴리실리콘막 또는 비정질실리콘막으로 형성할 수 있다.
상기 미반응 제2실리콘막을 제거하는 단계는, 상기 미반응 제2실리콘막을 O2가스 플라즈마를 사용하여 실리콘산화막으로 변환시키는 단계 및 상기 실리콘산화막을 제거하는 단계를 포함할 수 있다. 이때, 상기 실리콘산화막을 제거하는 단계는, 건식식각법을 사용하여 불화탄소 또는 불화메탄가스를 사용하여 제거하거나, 습식식각법은 사용하여 BOE용액 또는 HF용액을 사용하여 제거할 수 있다.
또한, 상기 게이트적층막에서, 상기 텅스텐질화막과 제1실리콘실리콘막 사이의 장벽금속막과, 상기 텅스텐질화막 상의 게이트하드마스크막을 더 포함할 수 있다. 이때, 상기 장벽금속막은 텅스텐실리사이드, 텅스텐질화막, 코발트 및 티타늄으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
본 발명은 캡핑질화막을 텅스텐막 및 장벽금속막의 측벽에 국부적으로 형성함으로써, 캡핑질화막의 응력으로 인한 게이트스택의 리닝현상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 열처리를 통하여 텅스텐질화막을 텅스텐막으로 변환시킴으로써, 후속 재산화공정시 텅스텐막이 이상 산화되는 것을 방지할 수 있는 효과가 있다.
또한, 본 발명은 캡핑질화막을 얇은 두께(10Å ~ 50Å)로 형성함으로써, 후속 콘택홀형성과정에서 콘택낫오픈이 발생하는 것을 방지할 수 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 게이트절연막(12)을 형성한 후, 게이트절연막(12) 상에 제1실리콘막(13), 장벽금속막(14) 및 텅스텐질화막(15)을 적층하고, 텅스텐질화막(15) 상에 게이트하드마스크막(16)을 형성한다. 이때, 제1실리콘막(13)은 폴리실리콘막으로 형성할 수 있으며, 텅스텐질화막(15)은 텅스텐질화막으로 구성된 단일막으로 형성하거나, 텅스텐질화막/텅스텐막/텅스텐질화막으로 적층된 적층막으로 형성할 수도 있다.
장벽금속막(14)은 제1실리콘막(13)과 텅스텐질화막(25)이 후속 열처리 공정에서 서로 반응하여 이들 계면에 절연막인 실리콘질화막이 형성되는 것을 방지하는 역할 및 제1실리콘막(13)과 텅스텐질화막(15) 사이에 접촉저항을 낮추는 역할을 수행한다.
이러한, 장벽금속막(14)은 텅스텐실리사이드(WSix), 텅스텐질화막(WN), 텅스텐실리콘질화막(WSiN), 코발트(Co), 코발트질화막(CoNx), 티타늄(Ti), 티타늄질화막(TiN), 탄탈륨(Ta) 및 탄탈륨질화막(TaN)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
장벽금속막(14)과 텅스텐질화막(15)은 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하여 증착할 수 있으며, 텅스텐질화막(15)은 물리기상증착법 이외에 화학기상증착법(Chemical Vapor Deposition, CVD) 또는 원자층증착법(Atomic Layer Deposition, ALD)으로도 증착할 수 있다.
이와 같이, 제1실리콘막(13), 장벽금속막(14), 텅스텐질화막(15) 및 게이트하드마스크막(16)의 적층구조를 '게이트적층막'이라 한다.
다음으로, 게이트하드마스크막(16), 텅스텐질화막(15) 및 장벽금속막(14)을 식각하고, 연속해서 제1실리콘막(13)의 일부를 식각하는 1차 게이트 식각 공정을 진행한다. 이로써, 상부만 식각된 제1실리콘막(13), 장벽금속막(14), 텅스텐질화막막(15) 및 게이트하드마스크막(16)의 순서로 적층된 1차 패턴(101)이 형성된다.
다음으로, 1차 패턴(101)을 포함하는 결과물 전면에 제2실리콘막(17)을 형성한다. 이때, 제2실리콘막(17)은 후속 공정을 통하여 캡핑막(capping layer)으로 작용하게 되며, 폴리실리콘막 또는 비정질실리콘막일 수 있다. 그리고, 캡핑막으로 인하여 패턴 사이의 사이의 간격이 감소하는 것을 방지하기 위하여 즉, 게이트스택 사이의 간격 부족으로 인하여 후속 콘택홀 형성 공정시 콘택낫오픈이 발생하는 것 을 방지하기 제2실리콘막(17)은 얇은 두께 예컨대, 10Å ~ 200Å 범위의 두께를 갖도록 형성할 수 있으며, 바람직하게는 10Å ~ 50Å 범위의 두께를 갖도록 형성하는 것이 좋다.
도 1b에 도시된 바와 같이, 열처리를 실시하여 텅스텐질화막(15)을 텅스텐막(15A)으로 변환시킴과 동시에 텅스텐질화막(15)과 접하는 제2실리콘막(17)을 실리콘질화막(17A)으로 변환시킨다. 이때, 열처리는 비활성가스 예컨대, 아르곤가스 분위기에서 700℃ ~ 1100℃ 범위의 온도에서 실시할 수 있으며, 바람직하게는 800℃ ~ 1000℃ 범위의 온도에서 실시하는 것이 좋다.
여기서, 열처리를 통하여 텅스텐질화막(15)에 포함된 질소성분이 외부로 확산되면서 텅스텐질화막(15)을 텅스텐막(15A)으로 변환되고, 텅스텐질화막(15)으로부터 확산되는 질소성분과 제2실리콘막(17)이 서로 반응하여 실리콘질화막(17A)으로 변환된다. 이때, 텅스텐막(15A) 측벽에 형성된 실리콘질화막(17A)이 캡핑막으로 작용하게 된다.(이하, 실리콘질화막(17A)으로 구성된 캡핑막을 캡핑질화막(17A)이라고 한다.)
한편, 텅스텐질화막(15) 하부에 형성된 장벽금속막(14) 예컨대, 텅스텐실리사이드, 코발트, 탄탈륨 또는 티타늄과 같은 물질들은 텅스텐질화막(15)으로부터 확산되는 질소성분과 서로 반응하여 각각 텅스텐실리콘질화막, 코발트질화막, 탄탈륨질화막, 티타늄질화막과 같은 안정된 물질로 변환되기 때문에 장벽금속막(14)으로써의 특성은 변화하지 않는다.
도 1c에 도시된 바와 같이, 열처리 과정에서 미반응하여 잔류한 제2실리콘 막(17)을 실리콘산화막으로 변환시킨다. 이는 미반응하여 잔류한 제2실리콘막(17)을 효과적으로 제거하기 위한 것으로, 미반응하여 잔류한 제2실리콘막(17)은 산소 플라즈마 처리(O2 Plasma treatment)를 사용하여 실리콘산화막으로 변환시킬 수 있다.
다음으로, 미반응하여 잔류한 제2실리콘막(17)이 변환된 실리콘산화막을 건식식각법 또는 습식식각법을 사용하여 제거한다. 예컨대, 건식식각법을 사용하여 실리콘산화막을 제거하는 경우, CF4와 같은 불화탄소가스 또는 CHF3과 같은 불화메탄가스를 사용하여 제거할 수 있으며, 습식식각법을 사용하여 제거하는 경우, BOE용액 또는 HF용액을 사용하여 제거할 수 있다.
여기서, 미반응하여 잔류한 제2실리콘막(17)을 제거하는 과정에서 텅스텐막(15A) 및 장벽금속막(14)은 이들이 측벽에 형성된 실리콘질화막(17A) 즉, 캡핑막으로 인하여 이상 산화되지 않는다.
도 1d에 도시된 바와 같이, 제1실리콘막(13)의 나머지를 식각하는 2차 게이트 식각 공정을 실시한다. 이로써, 제1실리콘막(13), 장벽금속막(14), 텅스텐막(15A) 및 게이트하드마스크막(16)의 순서로 적층된 2차 패턴(102)이 형성되며, 2차 패턴(102)의 일부 측벽에는 캡핑질화막(17A)이 형성된다. 여기서, 캡핑질화막(17A)은 후속 재산화공정시 텅스텐막(15A) 및 장벽금속막(14)이 이상 산화되는 것을 방지하는 역할을 수행한다.
다음으로, 2차 게이트 식각 공정시 발생한 제1실리콘막(13)의 노출된 측벽의 식각손상을 큐어링(curing)하기 위하기 위해 재산화공정을 진행한다. 이때, 재산화공정은 제1실리콘막(13)을 선택적으로 산화시키도록 수소분위기에서 진행하고, 캡핑질화막(17A)에 의해 텅스텐막(15A)과 장벽금속막(14)의 이상 산화가 방지된다. 이와 같은 재산화공정에 의해 제1실리콘막(13)의 측벽에 선택적으로 산화막(18)이 형성된다.
이와 같이, 본 발명은 열처리를 통하여 텅스텐질화막(15)을 텅스텐막(15A)으로 변환시킴으로써, 후속 재산화공정시 텅스텐막(15A)이 이상 산화되는 것을 방지할 수 있다.
또한, 본 발명은 캡핑질화막(17A)을 텅스텐막(15A) 및 장벽금속막(14)의 측벽에 국부적으로 형성함으로써, 캡핑질화막(17A)의 응력으로 인한 게이트스택의 리닝 현상을 방지할 수 있다.
또한, 본 발명은 캡핑질화막(17A)을 얇은 두께(10Å ~ 50Å)로 형성함으로써, 후속 콘택홀 형성과정에서 콘택낫오픈이 발생하는 것을 방지할 수 있다.
한편, 상술한 본 발명의 실시예에서는 텅스텐막을 포함하는 게이트스택에 대해 설명하였으나, 본 발명은 DRAM에서의 비트라인용 텅스텐공정과 텅스텐을 이용한 배선공정을 적용할 수 있는 비휘발성 메모리 소자에서 동일하게 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 게이트 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
11 : 기판 12 : 게이트절연막
13 : 제1실리콘막 14 : 장벽금속막
15 : 텅스텐질화막 15A : 텅스텐막
16 : 게이트하드마스크막 17 : 제2실리콘막
17A : 캡핑질화막 18 : 산화막

Claims (22)

  1. 텅스텐질화막을 포함하는 패턴을 형성하는 단계;
    상기 패턴을 둘러싸도록 실리콘막을 형성하는 단계;
    열처리를 실시하여 상기 텅스텐질화막을 텅스텐막으로 변환시킴과 동시에 상기 텅스텐질화막과 접하는 상기 실리콘막을 실리콘질화막으로 변환시키는 단계; 및
    상기 열처리시 미반응하여 잔류한 상기 실리콘막을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 열처리는 700℃ ~ 1100℃ 범위의 온도에서 실시하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 열처리는 800℃ ~ 1000℃ 범위의 온도에서 실시하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 열처리는 비활성가스 분위기에서 실시하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 실리콘막은 10Å ~ 200Å 범위의 두께를 갖도록 형성하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 실리콘막은 10Å ~ 50Å 범위의 두께를 갖도록 형성하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 실리콘막은 폴리실리콘막 또는 비정질실리콘막으로 형성하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 미반응 실리콘막을 제거하는 단계는,
    상기 미반응 실리콘막을 O2가스 플라즈마를 사용하여 실리콘산화막으로 변환시키는 단계; 및
    상기 실리콘산화막을 제거하는 단계
    를 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서,
    상기 실리콘산화막을 제거하는 단계는, 건식식각법으로 불화탄소가스 또는 불화메탄가스를 사용하여 제거하는 반도체 소자의 제조방법.
  10. 제8항에 있어서,
    상기 실리콘산화막을 제거하는 단계는, 습식식각법으로 BOE(Buffered Oxide Etch)용액 또는 HF용액을 사용하여 제거하는 반도체 소자의 제조방법.
  11. 기판 상에 제1실리콘막과 텅스텐질화막이 순차적으로 적층된 게이트적층막을 형성하는 단계;
    상기 게이트적층막을 상기 제1실리콘막의 일부까지 식각하여 1차 패턴을 형성하는 단계;
    상기 1차 패턴을 둘러싸도록 제2실리콘막을 형성하는 단계;
    열처리를 실시하여 상기 텅스텐질화막을 텅스텐막으로 변환시킴과 동시에 상기 텅스텐질화막과 접하는 상기 제2실리콘막을 실리콘질화막으로 변환시키는 단계;
    상기 열처리시 미반응하여 잔류한 상기 제2실리콘막을 제거하는 단계; 및
    상기 제1실리콘막의 나머지를 식각하여 2차 패턴을 형성하는 단계
    를 포함하는 반도체 소자의 게이트 제조방법.
  12. 제11항에 있어서,
    상기 열처리는 700℃ ~ 1100℃ 범위의 온도에서 실시하는 반도체 소자의 게이트 제조방법.
  13. 제11항에 있어서,
    상기 열처리는 800℃ ~ 1000℃ 범위의 온도에서 실시하는 반도체 소자의 게이트 제조방법.
  14. 제11항에 있어서,
    상기 열처리는 비활성가스 분위기에서 실시하는 반도체 소자의 게이트 제조방법.
  15. 제11항에 있어서,
    상기 제2실리콘막은 10Å ~ 200Å 범위의 두께를 갖도록 형성하는 반도체 소자의 게이트 제조방법.
  16. 제11항에 있어서,
    상기 제2실리콘막은 10Å ~ 50Å 범위의 두께를 갖도록 형성하는 반도체 소자의 게이트 제조방법.
  17. 제11항에 있어서,
    상기 제2실리콘막은 폴리실리콘막 또는 비정질실리콘막으로 형성하는 반도체 소자의 게이트 제조방법.
  18. 제11항에 있어서,
    상기 미반응 제2실리콘막을 제거하는 단계는,
    상기 미반응 제2실리콘막을 O2가스 플라즈마를 사용하여 실리콘산화막으로 변환시키는 단계; 및
    상기 실리콘산화막을 제거하는 단계
    를 포함하는 반도체 소자의 게이트 제조방법
  19. 제18항에 있어서,
    상기 실리콘산화막을 제거하는 단계는, 건식식각법으로 불화탄소가스 또는 불화메탄가스를 사용하여 제거하는 반도체 소자의 게이트 제조방법.
  20. 제18항에 있어서,
    상기 실리콘산화막을 제거하는 단계는, 습식식각법으로 BOE용액 또는 HF용액을 사용하여 제거하는 반도체 소자의 게이트 제조방법.
  21. 제11항에 있어서,
    상기 게이트적층막에서,
    상기 텅스텐질화막과 상기 제1실리콘막 사이의 장벽금속막과, 상기 텅스텐질화막 상의 게이트하드마스크막을 더 포함하는 반도체 소자의 게이트 제조방법.
  22. 제21항에 있어서,
    상기 장벽금속막은 텅스텐실리사이드, 텅스텐질화막, 텅스텐실리콘질화막, 코발트, 코발트질화막, 티타늄, 티타늄질화막, 탄탈륨 및 탄탈륨질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성하는 반도체 소자의 게이트 제조방법.
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