CN110459465B - 自对准双层图形的形成方法 - Google Patents
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Abstract
本发明公开了一种自对准双层图形的形成方法，包括：提供一半导体基底，半导体基底上依次形成有层间介质层以及图案化的核心图形层；采用紫外光对图案化的核心图形层进行照射；形成侧墙，侧墙位于核心图形层两侧的侧壁处；去除图案化的核心图形层。本发明具有使得在位于图案化的核心图形层内的应力得到充分的释放，减小应力对位于图案化的核心图形层下方的薄膜层的影响，不会产生侧墙倾斜，进而解决了顶部关键尺寸减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难的问题。
Description
技术领域
本发明涉及半导体制造技术领域，尤其是涉及一种自对准双层图形的形成方法。
背景技术
在半导体集成电路中，随着半导体工艺的特征尺寸的不断缩小，为了提高半导体器件的集成度，业界已提出了多种双层图形工艺；其中，自对准双层图形(Self-AlignedDouble Patterning，SADP)工艺即为其中的一种。
在19nmNAND闪存的制备过程中，需多次应用SADP工艺，特别是在BEOL(后段制程)制程中的CM2 loop中，其在SADP工艺过程中所形成的侧墙(spacer)会发生倾斜，导致顶部关键尺寸(即每一对侧墙之间的开口的口径)减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难。
发明内容
本发明的目的在于提供一种自对准双层图形的形成方法，用以解决现有技术中的SADP工艺中所形成的侧墙容易倾斜，减小顶部关键尺寸的问题。
为了解决上述问题，本发明通过以下技术方案实现：
一种自对准双层图形的形成方法，包括：提供一半导体基底，所述半导体基底上依次形成有层间介质层以及图案化的核心图形层；采用紫外光对所述图案化的核心图形层进行照射；形成侧墙，所述侧墙位于所述核心图形层中的每个核心图形的两侧的侧壁处；去除所述核心图形层。
进一步的，形成所述图案化的核心图形层的步骤包括：在所述层间介质层上依次形成核心图形薄膜、第一介质层、第二介质层和第三介质层，在所述第三介质层上形成一图案化的光刻胶层，以所述图案化的光刻胶层为掩膜，对所述第三介质层、第二介质层、第一介质层和核心图形薄膜进行刻蚀，去除所述第三介质层、第二介质层和第一介质层，以形成所述图案化的核心图形层。
进一步的，形成所述层间介质层之前，所述半导体基底上还形成有氮化钛层和氮氧化硅层。
进一步的，对所述核心图形薄膜还进行过刻蚀。
进一步的，所述形成侧墙的步骤包括：在所述图案化的核心图形层形成一侧墙介质层，所述侧墙介质层覆盖所述图案化的核心图形层和暴露的部分所述层间介质层表面，对所述侧墙介质层进行刻蚀，去除位于所述层间介质层表面上以及所述图案化的核心图形层中的所述核心图形顶部表面上的所述侧墙介质层，以形成所述侧墙。
进一步的，所述层间介质层的材料为二氧化硅、氮化硅、低介电常数二氧化硅、掺氟的二氧化硅或碳氧化硅。
进一步的，所述核心图形薄膜的材料为二氧化硅。
进一步的，所述第一介质层为多晶硅层，所述第二介质层为有机分布层，所述第三介质层为硅抗反射层。
进一步的，所述去除所述图案化的核心图形层的步骤包括：采用湿法刻蚀工艺进行处理。
进一步的，所述去除所述第三介质层、第二介质层和第一介质层采用干法或湿法刻蚀工艺进行处理。
本发明与现有技术相比具有以下优点：
本发明通过提供一半导体基底，所述半导体基底上依次形成有层间介质层以及图案化的核心图形层；采用紫外光对所述图案化的核心图形层进行照射；形成侧墙，所述侧墙位于所述核心图形层两侧的侧壁处；去除所述核心图形层。具体的，本发明通过采用紫外光对所述图案化的核心图形层进行照射，使得在位于所述图案化的核心图形层内的应力得到充分的释放，减小所述应力对位于所述图案化的核心图形层下方的薄膜层(例如所述NDC层)的影响，又由于释放该应力的时候所述侧墙还未形成；且在释放所述应力的过程中，所述图案化的核心图形层不会产生形变，之后再形成所述侧墙，以及去除所述所述图案化的核心图形层后，不会产生所述侧墙倾斜的问题，进而解决了现有的SADP的制备方法存在顶部关键尺寸(即每一对侧墙之间的开口的口径)减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难的问题。
附图说明
图1为本发明一实施例提供的一种自对准双层图形的形成方法的流程图；
图2a～图2f为本发明一实施例提供的自对准双层图形的形成方法的各步骤对应的器件结构剖面示意图。
具体实施方式
承如背景技术所述，现有的SADP制备方法，所形成的侧墙(spacer)会发生倾斜，导致顶部关键尺寸(即每一对侧墙之间的开口的口径)减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难。在此以在CM2 loop(Cell区第二层金属层形成过程)制备工艺所使用的SADP工艺为例，以更清晰明了的说明上述问题，现有的自对准双层图形的形成方法包括：提供一半导体衬底，所述半导体衬底上形成有衬垫氧化层(PAD oxide)、氮化硅层、第一TEOS(硅酸乙酯，或正硅酸乙酯)层、第一氮氧化硅层、氮化钛层、第二氮氧化硅层、NDC层、第二TEOS层(该层也可以是氧化物层)和非晶硅(a-si)层(该层也可以是多晶硅层)；形成图案化的光刻胶层，所述图案化的光刻胶层定义了核心图形，以所述图案化的光刻胶层为掩膜对依次对所述非晶硅层和所述第二TEOS层进行刻蚀，用以将所述核心图形转移至所述第二TEOS层中，形成图案化的核心图形层。所述图案化的核心图形层暴露出部分所述NDC层表面；形成一侧墙介质层，所述侧墙介质层覆盖所述图案化的核心图形层，以及暴露的部分所述NDC层表面，对所述侧墙介质层进行刻蚀，去除位于所述NDC层表面上的以及图案化的核心图形层的顶部表面上的所述侧墙介质层，以在所述图案化的核心图形层的侧壁上形成侧墙；去除所述图案化的核心图形层。研究发现，形成所述非晶硅(a-si)层(或多晶硅层)的工艺步骤时所述半导体衬底会经过高温环境，从而使得位于所述非晶硅(a-si)层下方的第二TEOS层产生了部分向下传递的应力，该应力会对位于所述第二TEOS层下方的所述NDC层存在应力作用，而在将所述第二TEOS层(图案化的核心图形层)去除时，所述应力被释放，使得在所述NDC层所受到所述应力在减小，且在所述应力减小的同时会带动位于所述NDC层上的所述侧墙发生倾斜(leaning)，从而导致了现有的SADP的制备方法存在顶部关键尺寸(即每一对侧墙之间的开口的口径)减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难的问题。
为了解决上述问题，本发明的核心思想在于一种自对准双层图形的形成方法，包括：提供一半导体基底，所述半导体基底上依次形成有层间介质层以及图案化的核心图形层；采用紫外光对所述图案化的核心图形层进行照射；形成侧墙，所述侧墙位于所述核心图形层两侧的侧壁处；去除所述核心图形层。
通过采用紫外光对所述图案化的核心图形层进行照射，使得在位于所述图案化的核心图形层内的应力得到充分的释放，减小所述应力对位于所述图案化的核心图形层下方的薄膜层(例如所述NDC层)的影响，又由于释放该应力的时候所述侧墙还未形成；且在释放所述应力的过程中，所述图案化的核心图形层不会产生形变，之后再形成所述侧墙，以及去除所述所述图案化的核心图形层后，不会产生所述侧墙倾斜的问题，进而解决了现有的SADP的制备方法存在顶部关键尺寸(即每一对侧墙之间的开口的口径)减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难的问题。
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了清楚，不描述实际一实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际一实施例的开发中，必须作出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个一实施例改变为另一个一实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明一实施例的目的。
如图1所示，本实施例提供一种自对准双层图形的形成方法，包括：
步骤S100、提供一半导体基底，所述半导体基底上依次形成有层间介质层以及图案化的核心图形层；
步骤S200、采用紫外光对所述图案化的核心图形层进行照射；
步骤S300、形成侧墙，所述侧墙位于所述核心图形层两侧的侧壁处；
步骤S400、去除所述核心图形层。
由此可知，本实施例通过采用紫外光对所述图案化的核心图形层进行照射，使得在位于所述图案化的核心图形层内的应力得到充分的释放，减小所述应力对位于所述图案化的核心图形层下方的薄膜层(例如所述NDC层)的影响，又由于释放该应力的时候所述侧墙还未形成；且在释放所述应力的过程中，所述图案化的核心图形层不会产生形变，之后再形成所述侧墙，以及去除所述所述图案化的核心图形层后，不会产生所述侧墙倾斜的问题，进而解决了现有的SADP的制备方法存在顶部关键尺寸(即每一对侧墙之间的开口的口径)减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难的问题。
请参考图2a～图2f，图2a～图2f示意性的给出了本实施例所提供的自对准双层图形的形成方法的各步骤对应的器件结构剖面示意图。
如图2a所示，提供一半导体基底100，所述半导体基底100上依次形成有氮化钛层200、氮氧化硅层300、层间介质层400、核心图形薄膜500、第一介质层600、第二介质层700和第三介质层800，在所述第三介质层800上形成一图案化的光刻胶层900，所述图案化的光刻胶层900定义了核心图形。
在本实施例中，所提及的半导体基底100(衬底的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在其他实施例中，所述半导体基底可以包括取决于所要制备的半导体器件的设计要求的各种掺杂区域。
进一步的，所述层间介质层的材料为二氧化硅、氮化硅、低介电常数二氧化硅、掺氟的二氧化硅、碳氧化硅或NDC(碳化硅材料等其他介电质材料)，所述核心图形薄膜的材料为二氧化硅。所述第一介质层为多晶硅层，所述第二介质层为有机分布层，所述第三介质层为硅抗反射层。
如图2b所示，以所述图案化的光刻胶层900为掩膜，对所述第三介质层800、第二介质层700、第一介质层600和核心图形薄膜500进行刻蚀，将所述核心图形转移至所述核心图形薄膜500上，去除所述第三介质层800、第二介质层700和第一介质层600，以形成图案化的核心图形层500’。
在本实施例中，为了确保所形成的图案化的核心图形层500’会暴露出所述层间介质层400的表面，会对所述核心图形薄膜500进行过刻蚀操作，刻蚀部分所述层间介质层400。
如图2c所示，采用紫外光(如图中箭头所示)对所述图案化的核心图形层500’进行照射，用以释放所述图案化的核心图形层500’中的应力，减小所述应力对所述层间介质层400的影响，且所述图案化的核心图形层不会产生形变，实在在后续工艺步骤中形成侧墙，以及去除所述所述图案化的核心图形层500’后，不会产生所述侧墙倾斜的问题，进而解决了现有的SADP的制备方法存在顶部关键尺寸(即每一对侧墙之间的开口的口径)减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难的问题。
如图2d所示，在所述图案化的核心图形层500’上形成一侧墙介质层110，所述侧墙介质层覆盖110所述图案化的核心图形层500’和暴露的部分所述层间介质层表面400。
如图2e所示，对所述侧墙介质层110进行刻蚀，去除位于所述层间介质层400表面上以及所述图案化的核心图形层500’的顶部表面上的所述侧墙介质层110，以形成侧墙110’。
如图2f所示，去除所述图案化的核心图形层500’，此时，由于所述图案化的核心图形层500’已被去除，位于所述图案化的核心图形层500’两侧侧壁上的两个侧墙110’之间形成有开口，所述开口的口径d即为本文所述顶部关键尺寸。由此可知，所述侧墙110’没有发生倾斜，得到了想要的顶部关键尺寸，即本实施例解决了现有的SADP的制备方法存在顶部关键尺寸(即每一对侧墙之间的开口的口径)减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难的问题。
综上所述，本发明一种自对准双层图形的形成方法，包括：提供一半导体基底，所述半导体基底上依次形成有层间介质层以及图案化的核心图形层；采用紫外光对所述图案化的核心图形层进行照射；形成侧墙，所述侧墙位于所述核心图形层两侧的侧壁处；去除所述核心图形层。通过采用紫外光对所述图案化的核心图形层进行照射，使得在位于所述图案化的核心图形层内的应力得到充分的释放，减小所述应力对位于所述图案化的核心图形层下方的薄膜层(例如所述NDC层)的影响，又由于释放该应力的时候所述侧墙还未形成；且在释放所述应力的过程中，所述图案化的核心图形层不会产生形变，之后再形成所述侧墙，以及去除所述所述图案化的核心图形层后，不会产生所述侧墙倾斜的问题，进而解决了现有的SADP的制备方法存在顶部关键尺寸(即每一对侧墙之间的开口的口径)减小，降低所制备的半导体器件的可靠性，也给后续的制备工艺的进程带来了很大的困难的问题。
此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、“下面的”、“在……上方”、“上面的”、“上层”和“下层”等，用来描述如在图中所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”或“在其他元件或特征之上”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。
这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。
Claims (9)
1.一种自对准双层图形的形成方法，其特征在于，包括：
提供一半导体基底，所述半导体基底上依次形成有层间介质层以及核心图形薄膜；
对所述核心图形薄膜进行过刻蚀，刻蚀部分所述层间介质层，以形成图案化的核心图形层；
采用紫外光对所述图案化的核心图形层进行照射；
形成侧墙，所述侧墙位于所述核心图形层两侧的侧壁处；
去除所述核心图形层。
2.如权利要求1所述的自对准双层图形的形成方法，其特征在于，在所述过刻蚀之前还包括：在所述核心图形薄膜上依次形成第一介质层、第二介质层和第三介质层，在所述第三介质层上形成一图案化的光刻胶层，以所述图案化的光刻胶层为掩膜，对所述第三介质层、第二介质层、第一介质层和核心图形薄膜进行刻蚀，去除所述第三介质层、第二介质层和第一介质层。
3.如权利要求2所述的自对准双层图形的形成方法，其特征在于，形成所述层间介质层之前，所述半导体基底上还形成有氮化钛层和氮氧化硅层。
4.如权利要求1所述的自对准双层图形的形成方法，其特征在于，所述形成侧墙的步骤包括：在所述图案化的核心图形层形成一侧墙介质层，所述侧墙介质层覆盖所述图案化的核心图形层和暴露的部分所述层间介质层表面，对所述侧墙介质层进行刻蚀，去除位于所述层间介质层表面上以及所述图案化的核心图形层顶部表面上的所述侧墙介质层，以形成所述侧墙。
5.如权利要求4所述的自对准双层图形的形成方法，其特征在于，所述层间介质层的材料为二氧化硅、氮化硅、低介电常数二氧化硅、掺氟的二氧化硅或碳氧化硅。
6.如权利要求5所述的自对准双层图形的形成方法，其特征在于，所述核心图形薄膜的材料为二氧化硅。
7.如权利要求2或3所述的自对准双层图形的形成方法，其特征在于，所述第一介质层为多晶硅层，所述第二介质层为有机分布层，所述第三介质层为硅抗反射层。
8.如权利要求7所述的自对准双层图形的形成方法，其特征在于，所述去除所述图案化的核心图形层的步骤包括：采用湿法刻蚀工艺进行处理。
9.如权利要求8所述的自对准双层图形的形成方法，其特征在于，所述去除所述第三介质层、第二介质层和第一介质层采用干法或湿法刻蚀工艺进行处理。
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Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101307498A (zh) * | 2000-03-13 | 2008-11-19 | 克利公司 | Iii－v氮化物衬底晶块及其制造方法和用途 |
| KR20090045497A (ko) * | 2007-11-02 | 2009-05-08 | 주식회사 하이닉스반도체 | 텅스텐함유막이 포함된 패턴을 구비한 반도체 소자의제조방법 |
| CN101593690A (zh) * | 2008-05-30 | 2009-12-02 | 中芯国际集成电路制造(北京)有限公司 | 层叠介质层的形成方法和金属前介质层的形成方法 |
| KR20120021253A (ko) * | 2010-08-31 | 2012-03-08 | 도쿄엘렉트론가부시키가이샤 | 미세 패턴의 형성 방법 |
| CN103426823A (zh) * | 2012-05-14 | 2013-12-04 | 无锡华润上华科技有限公司 | 快闪存储器的制作方法 |
| CN103681234A (zh) * | 2012-09-10 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形的形成方法 |
| CN103839783A (zh) * | 2012-11-21 | 2014-06-04 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形的形成方法 |
| CN103996603A (zh) * | 2014-06-09 | 2014-08-20 | 上海华力微电子有限公司 | 自对准双层图形半导体结构的制作方法 |
| CN104253027A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 双重图形及其形成方法 |
| US8987823B2 (en) * | 2012-11-07 | 2015-03-24 | International Business Machines Corporation | Method and structure for forming a localized SOI finFET |
| CN105719954A (zh) * | 2014-12-04 | 2016-06-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN108183071A (zh) * | 2016-11-11 | 2018-06-19 | 朗姆研究公司 | 采用ald填隙间隔物掩模的自对准多重图案化处理流程 |
| CN109216164A (zh) * | 2017-06-30 | 2019-01-15 | 中芯国际集成电路制造(上海)有限公司 | 图形化的掩膜层及其形成方法 |
| CN109872947A (zh) * | 2017-12-05 | 2019-06-11 | Asm Ip控股有限公司 | 形成用于进行间隔物界定图案化的竖直间隔物的方法 |
| CN109937467A (zh) * | 2016-11-14 | 2019-06-25 | 朗姆研究公司 | 用于高模数ALD SiO2间隔物的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5017958B2 (ja) * | 2006-08-08 | 2012-09-05 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US8916482B2 (en) * | 2012-04-02 | 2014-12-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a lithography mask |
| CN102832167B (zh) * | 2012-06-21 | 2016-01-20 | 上海华力微电子有限公司 | 金属硬掩膜层制备方法以及半导体制造方法 |
| CN102931141A (zh) * | 2012-11-12 | 2013-02-13 | 上海华力微电子有限公司 | 双应力薄膜的制造方法以及半导体器件 |
| CN103515312B (zh) * | 2013-10-18 | 2017-02-08 | 上海华力微电子有限公司 | 一种金属硬掩膜层及铜互连结构的制备方法 |
| CN104637807B (zh) * | 2013-11-14 | 2017-11-10 | 中芯国际集成电路制造(上海)有限公司 | 应用自对准双构图技术制作半导体器件的方法 |
| CN104658967B (zh) * | 2013-11-21 | 2017-10-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN103972076A (zh) * | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | 一种自对准双层图形的形成方法 |
| CN109950140B (zh) * | 2019-04-18 | 2021-11-05 | 上海华力微电子有限公司 | 一种自对准双层图形的形成方法 |
-
2019
- 2019-08-30 CN CN201910816564.5A patent/CN110459465B/zh active Active
Patent Citations (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101307498A (zh) * | 2000-03-13 | 2008-11-19 | 克利公司 | Iii－v氮化物衬底晶块及其制造方法和用途 |
| KR20090045497A (ko) * | 2007-11-02 | 2009-05-08 | 주식회사 하이닉스반도체 | 텅스텐함유막이 포함된 패턴을 구비한 반도체 소자의제조방법 |
| CN101593690A (zh) * | 2008-05-30 | 2009-12-02 | 中芯国际集成电路制造(北京)有限公司 | 层叠介质层的形成方法和金属前介质层的形成方法 |
| KR20120021253A (ko) * | 2010-08-31 | 2012-03-08 | 도쿄엘렉트론가부시키가이샤 | 미세 패턴의 형성 방법 |
| CN103426823A (zh) * | 2012-05-14 | 2013-12-04 | 无锡华润上华科技有限公司 | 快闪存储器的制作方法 |
| CN103681234A (zh) * | 2012-09-10 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形的形成方法 |
| US8987823B2 (en) * | 2012-11-07 | 2015-03-24 | International Business Machines Corporation | Method and structure for forming a localized SOI finFET |
| CN103839783A (zh) * | 2012-11-21 | 2014-06-04 | 中芯国际集成电路制造(上海)有限公司 | 自对准双重图形的形成方法 |
| CN104253027A (zh) * | 2013-06-26 | 2014-12-31 | 中芯国际集成电路制造(上海)有限公司 | 双重图形及其形成方法 |
| CN103996603A (zh) * | 2014-06-09 | 2014-08-20 | 上海华力微电子有限公司 | 自对准双层图形半导体结构的制作方法 |
| CN105719954A (zh) * | 2014-12-04 | 2016-06-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN108183071A (zh) * | 2016-11-11 | 2018-06-19 | 朗姆研究公司 | 采用ald填隙间隔物掩模的自对准多重图案化处理流程 |
| CN109937467A (zh) * | 2016-11-14 | 2019-06-25 | 朗姆研究公司 | 用于高模数ALD SiO2间隔物的方法 |
| CN109216164A (zh) * | 2017-06-30 | 2019-01-15 | 中芯国际集成电路制造(上海)有限公司 | 图形化的掩膜层及其形成方法 |
| CN109872947A (zh) * | 2017-12-05 | 2019-06-11 | Asm Ip控股有限公司 | 形成用于进行间隔物界定图案化的竖直间隔物的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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