JP5017958B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 22
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 229910021332 silicide Inorganic materials 0.000 claims description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 65
- 238000005530 etching Methods 0.000 description 47
- 230000008569 process Effects 0.000 description 27
- 229910004298 SiO 2 Inorganic materials 0.000 description 23
- 239000007789 gas Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 8
- 230000008021 deposition Effects 0.000 description 8
- 239000012528 membrane Substances 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 238000005137 deposition process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- Engineering & Computer Science (AREA)
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Description
本発明は、半導体装置の製造方法に関する。
電界効果トランジスタ（Field Effect Transistor，ＦＥＴ）のキャリア移動度を向上させる方法のひとつに、そのチャネル部分に所定の応力を加えて、そのチャネル部分の結晶に歪みを与える方法がある。例えば、ＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（ＭＯＳＦＥＴ）上に、内部応力として引っ張り応力あるいは圧縮応力を有する膜（応力膜）を形成し、その応力膜からそのチャネル部分に所定の応力を加える方法が提案されている（特許文献１参照）。
チャネル部分に加えられる引っ張り応力は電子移動度の向上に、また、チャネル部分に加えられる圧縮応力は正孔移動度の向上に、それぞれ効果がある。ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）とｐチャネル型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）を備える相補型ＭＯＳ（ＣＭＯＳ）構造の場合、ｎＭＯＳＦＥＴ上には、そのチャネル部分に引っ張り応力を加える引っ張り応力膜が形成され、ｐＭＯＳＦＥＴ上には、そのチャネル部分に圧縮応力を加える圧縮応力膜が形成される。
このような応力膜としては、現在、窒化シリコン（ＳｉＮ（その組成にＳｉ，Ｎ以外の元素を有しているものを含む。））膜が広く用いられている。
特開２００５−０５７３０１号公報
通常、ＭＯＳＦＥＴ上にＳｉＮの応力膜を形成する場合には、所定の応力膜を全面に形成した後、それをエッチングによりパターニングして、ＭＯＳＦＥＴ上にのみ、その応力膜を残す手法が採られる。
例えば、ＣＭＯＳ構造の場合には、まずｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを含む全面に引っ張り応力膜を形成する。その後、ｐＭＯＳＦＥＴ上に形成されている引っ張り応力膜をエッチングにより除去し、ｎＭＯＳＦＥＴ上にのみ、その引っ張り応力膜を残す。
ｐＭＯＳＦＥＴ側についても同様に、まず、ｎＭＯＳＦＥＴ上に引っ張り応力膜を形成した後の全面に圧縮応力膜を形成する。そして、ｎＭＯＳＦＥＴ側に形成されている圧縮応力膜をエッチングにより除去し、ｐＭＯＳＦＥＴ上にのみ、その圧縮応力膜を残す。
このようなプロセスにより、ｎＭＯＳＦＥＴ上に引っ張り応力膜が形成され、ｐＭＯＳＦＥＴ上に圧縮応力膜が形成されたＣＭＯＳ構造、すなわちｎＭＯＳＦＥＴ上とｐＭＯＳＦＥＴ上にそれぞれ引っ張り応力膜と圧縮応力膜が貼り分けられたＣＭＯＳ構造が得られる。なお、先に圧縮応力膜を形成し、後から引っ張り応力膜を形成してもよく、同様の手順でこのように引っ張り応力膜と圧縮応力膜が貼り分けられたＣＭＯＳ構造を得ることが可能である。
ところで、近年、応力膜に紫外線（UltraViolet，ＵＶ）を照射してそれを改質し、それによってその応力を制御する手法が用いられるようになってきている。引っ張り応力膜は、これにＵＶが照射されると、引っ張り応力が大きくなる。また、ＵＶが照射された引っ張り応力膜は、硬化する傾向がある。
このような引っ張り応力膜に対するＵＶ照射を、上記のようなＣＭＯＳ構造の貼り分けプロセスに適用した場合、全面に引っ張り応力膜を形成し、続けてその引っ張り応力膜に対してＵＶ照射を行うと、ＵＶ照射前に比べ、より大きな引っ張り応力が得られるようになる。しかし、その一方、そのＵＶ照射によって引っ張り応力膜が硬化するため、その後のエッチング（ＵＶ照射後の引っ張り応力膜のｐＭＯＳＦＥＴ側からの除去。）は困難になる。
すなわち、引っ張り応力膜に対するＵＶ照射後は、従来（ＵＶ照射を行わない場合）のエッチング条件では高精度のエッチングが行えず、また、エッチング条件をより厳しいものとすれば下地層へのオーバーエッチングが発生する可能性が高くなってしまう。
このようなＵＶ照射後の引っ張り応力膜で発生するエッチングの不具合は、上記のようなＣＭＯＳ構造の貼り分けプロセスに限らず、ｎＭＯＳＦＥＴを有するデバイスの形成プロセスにおいて、ＵＶ照射後の引っ張り応力膜をエッチングによって選択的に除去する際には、同様に起こり得る。また、引っ張り、圧縮を問わず、応力膜の改質を目的としてそれにＵＶ照射を行う場合には、ＵＶ照射後にそれをエッチングによって選択的に除去する際、やはり同様の問題が起こり得る。
このように、ＵＶ照射を行った応力膜を用いる場合、これまでの手法では、高い信頼性を確保しつつ、応力膜によるトランジスタの高速化を図ることが難しかった。
本発明の一観点によれば、半導体基板に第１トランジスタ及び第２トランジスタを形成する工程と、前記第１トランジスタ及び前記第２トランジスタを覆う第１応力膜を形成する工程と、形成された前記第１応力膜を前記第１トランジスタ上に残して除去する工程と、前記第１トランジスタ上に残る前記第１応力膜に対して紫外線を照射する工程と、前記紫外線を照射する工程後に、前記第１応力膜が残る前記半導体基板上に第２応力膜を形成する工程と、形成された前記第２応力膜を前記第２トランジスタ上に残して除去する工程とを有する半導体装置の製造方法が提供される。
このような半導体装置の製造方法によれば、トランジスタが形成された基板上に応力膜を形成し、この応力膜を、そのトランジスタ上に残して除去し、除去後、そのトランジスタ上に残る応力膜に対してＵＶを照射する。応力膜の除去がＵＶ照射前に行われるため、応力膜は、ＵＶ照射によって改質される前に、トランジスタ上に選択的に形成される。
開示の技術によれば、応力膜の除去を精度良く行うことが可能になり、応力膜によってキャリア移動度の向上が図られたトランジスタを備える高性能の半導体装置を、高品質で実現することが可能になる。
以下、ＣＭＯＳ構造の応力膜の貼り分けプロセスを例に、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
まず、第１の実施の形態について説明する。
図１はＭＯＳＦＥＴ形成工程の要部断面模式図である。
まず、通常のプロセスに従い、図１に例示するような、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０を有する基本のＣＭＯＳ構造を形成する。このＣＭＯＳ構造は、例えば、ｐ型のＳｉ基板１を用いて形成され、そのｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０は、ＳＴＩ（Shallow Trench Isolation）２によって素子分離される。
まず、通常のプロセスに従い、図１に例示するような、ｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０を有する基本のＣＭＯＳ構造を形成する。このＣＭＯＳ構造は、例えば、ｐ型のＳｉ基板１を用いて形成され、そのｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０は、ＳＴＩ（Shallow Trench Isolation）２によって素子分離される。
ｎＭＯＳＦＥＴ１０は、例えば、それを形成する部分のＳｉ基板１内に、ホウ素（Ｂ）等のｐ型不純物を用いて、ｐ型のウェル領域１１が形成される。そのようなＳｉ基板１上に、酸化シリコン（ＳｉＯ2）等のゲート絶縁膜１２を介して、ポリシリコン等のゲート電極１３が形成される。ゲート絶縁膜１２およびゲート電極１３の側壁には、ＳｉＯ2からなるサイドウォール１４が形成される。また、ゲート電極１３の両側のＳｉ基板１内には、リン（Ｐ）やヒ素（Ａｓ）等のｎ型不純物を用いて、ソース・ドレイン・エクステンション領域１５およびソース・ドレイン領域１６が形成される。ゲート電極１３の表層、およびソース・ドレイン領域１６の表層には、シリサイド層１７が形成される。なお、ｎＭＯＳＦＥＴ１０のＳｉ基板１内には、ウェル領域１１が形成されない場合もある。
ｐＭＯＳＦＥＴ２０は、例えば、それを形成する部分のＳｉ基板１内に、ＰやＡｓを用いて、ｎ型のウェル領域２１が形成される。そのようなＳｉ基板１上に、ＳｉＯ2等のゲート絶縁膜２２を介して、ポリシリコン等のゲート電極２３が形成される。ゲート絶縁膜２２およびゲート電極２３の側壁には、ＳｉＯ2からなるサイドウォール２４が形成される。また、ゲート電極２３の両側のＳｉ基板１内には、Ｂ等のｐ型不純物を用いて、ソース・ドレイン・エクステンション領域２５およびソース・ドレイン領域２６が形成される。ゲート電極２３の表層、およびソース・ドレイン領域２６の表層には、シリサイド層２７が形成される。
このような構成のｎＭＯＳＦＥＴ１０とｐＭＯＳＦＥＴ２０を備えたＣＭＯＳ構造（基板）が、通常のプロセスに従って形成される。なお、このようなＣＭＯＳ構造における各部の膜厚や不純物濃度等は、このＣＭＯＳ構造の要求特性等に応じ、任意に設定される。一例として、ゲート電極１３，２３は、ゲート長３０ｎｍ〜４０ｎｍ程度、ゲート高さ１００ｎｍ程度に形成され、また、サイドウォール１４，２４は、幅５０ｎｍ程度に形成される。
図２は引っ張り応力膜堆積工程の要部断面模式図である。
ｎＭＯＳＦＥＴ１０およびｐＭＯＳＦＥＴ２０の形成後は、その基板全面に、ＳｉＮからなる膜厚約７０ｎｍの引っ張り応力膜３を堆積する。
ｎＭＯＳＦＥＴ１０およびｐＭＯＳＦＥＴ２０の形成後は、その基板全面に、ＳｉＮからなる膜厚約７０ｎｍの引っ張り応力膜３を堆積する。
引っ張り応力膜３は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて堆積され、Ｓｉ原料としてシラン系ガス（ＳｉＨ2Ｃｌ2，ＳｉＨ4，Ｓｉ2Ｈ4，Ｓｉ2Ｈ6等）を用い、Ｎ原料としてアンモニア（ＮＨ3）ガスを用いる。
堆積の際、シラン系ガスの流量は、５ｓｃｃｍ〜５０ｓｃｃｍの範囲とし、ＮＨ3ガスの流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。さらに、キャリアガスとして窒素（Ｎ2）ガスまたはアルゴン（Ａｒ）ガスを用い、その流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。
各ガスを導入するチャンバは、その内圧を０．１Ｔｏｒｒ〜４００Ｔｏｒｒ、温度を４００℃〜４５０℃に制御する。
なお、流量単位ｓｃｃｍは、０℃，１０１．３ｋＰａでの流量ｍＬ／ｍｉｎの換算値である。また、１Ｔｏｒｒは、約１３３．３２２Ｐａである。
なお、流量単位ｓｃｃｍは、０℃，１０１．３ｋＰａでの流量ｍＬ／ｍｉｎの換算値である。また、１Ｔｏｒｒは、約１３３．３２２Ｐａである。
このような条件にて堆積される引っ張り応力膜３は、その引っ張り応力が４００ＭＰａ〜５００ＭＰａ程度になる。形成後の引っ張り応力膜３には、通常、水素（Ｈ）が残存する。
ここでは、この基板全面への引っ張り応力膜３の堆積後、引っ張り応力膜３に対するＵＶ照射を行うことなく、次の工程に進む。
図３は酸化膜堆積工程の要部断面模式図である。
図３は酸化膜堆積工程の要部断面模式図である。
引っ張り応力膜３を基板全面に堆積した後は、その引っ張り応力膜３上に、ＳｉＯ2膜４を堆積する。
ＳｉＯ2膜４は、例えば、プラズマＣＶＤ法を用い、膜厚約２５ｎｍで堆積する。その際は、例えば、ＳｉＨ4と酸素（Ｏ2）の混合ガスを用いて、基板温度を４００℃程度に設定して行う。
ＳｉＯ2膜４は、例えば、プラズマＣＶＤ法を用い、膜厚約２５ｎｍで堆積する。その際は、例えば、ＳｉＨ4と酸素（Ｏ2）の混合ガスを用いて、基板温度を４００℃程度に設定して行う。
なお、ここで形成するＳｉＯ2膜４は、後述する圧縮応力膜６をエッチングする際（図８参照。）の、エッチングストッパとして機能する。
図４は酸化膜エッチング工程の要部断面模式図である。
図４は酸化膜エッチング工程の要部断面模式図である。
ＳｉＯ2膜４の堆積後は、ｎＭＯＳＦＥＴ１０側にレジストマスク５を形成し、ｐＭＯＳＦＥＴ２０側に堆積されているＳｉＯ2膜４をエッチングにより除去する。このＳｉＯ2膜４のエッチングは、例えば、Ｃ4Ｆ8／Ａｒ／Ｏ2ガスを用いたＲＩＥ（Reactive Ion Etching）法により行う。
図５は引っ張り応力膜エッチング工程の要部断面模式図である。
ＳｉＯ2膜４のエッチング後は、同じレジストマスク５を用い、ｐＭＯＳＦＥＴ２０側に堆積されている引っ張り応力膜３をエッチングにより除去する。この引っ張り応力膜３のエッチングは、例えば、ＣＨＦ3／Ａｒ／Ｏ2ガスを用いたＲＩＥ法により行う。
ＳｉＯ2膜４のエッチング後は、同じレジストマスク５を用い、ｐＭＯＳＦＥＴ２０側に堆積されている引っ張り応力膜３をエッチングにより除去する。この引っ張り応力膜３のエッチングは、例えば、ＣＨＦ3／Ａｒ／Ｏ2ガスを用いたＲＩＥ法により行う。
ｐＭＯＳＦＥＴ２０側の引っ張り応力膜３のエッチング後、レジストマスク５は除去する。
図４に示したＳｉＯ2膜４のエッチングと、この図５に示した引っ張り応力膜３のエッチングにより、ｎＭＯＳＦＥＴ１０上にのみ引っ張り応力膜３およびＳｉＯ2膜４が残った状態になる。ｎＭＯＳＦＥＴ１０のチャネル部分には、この引っ張り応力膜３によって引っ張り応力が加えられるようになる。
図４に示したＳｉＯ2膜４のエッチングと、この図５に示した引っ張り応力膜３のエッチングにより、ｎＭＯＳＦＥＴ１０上にのみ引っ張り応力膜３およびＳｉＯ2膜４が残った状態になる。ｎＭＯＳＦＥＴ１０のチャネル部分には、この引っ張り応力膜３によって引っ張り応力が加えられるようになる。
図６はＵＶ照射工程の要部断面模式図である。
図５に示したレジストマスク５の除去後は、ｎＭＯＳＦＥＴ１０上に残る引っ張り応力膜３に対してＵＶ照射を行う。ＵＶ照射は、チャンバ内を所定環境に制御してＵＶ照射を行うことのできるＵＶ照射装置を用い、例えば、照射温度約４５０℃、照射時間約２０分の条件で行う。
図５に示したレジストマスク５の除去後は、ｎＭＯＳＦＥＴ１０上に残る引っ張り応力膜３に対してＵＶ照射を行う。ＵＶ照射は、チャンバ内を所定環境に制御してＵＶ照射を行うことのできるＵＶ照射装置を用い、例えば、照射温度約４５０℃、照射時間約２０分の条件で行う。
照射されたＵＶは、薄いＳｉＯ2膜４を透過して、その下の引っ張り応力膜３に達する。ＵＶが照射された引っ張り応力膜３は、ＵＶ照射前に比べ、その引っ張り応力が大きくなり、また同時に硬化する。これは、ＵＶが照射されることにより、引っ張り応力膜３に残存していたＨが除去されることに起因する。
このＵＶ照射により、ＵＶ照射前におよそ４００ＭＰａ〜５００ＭＰａであった引っ張り応力を２ＧＰａ程度まで向上させることができる。
なお、引っ張り応力膜３に対するＵＶ照射は、引っ張り応力の向上のためには、図２に示した全面への引っ張り応力膜３の堆積後、その引っ張り応力膜３の全面に対して行うことも可能である。
なお、引っ張り応力膜３に対するＵＶ照射は、引っ張り応力の向上のためには、図２に示した全面への引っ張り応力膜３の堆積後、その引っ張り応力膜３の全面に対して行うことも可能である。
しかし、その場合、引っ張り応力の向上と同時に、引っ張り応力膜３が硬化するため、その後ｐＭＯＳＦＥＴ２０上から引っ張り応力膜３をエッチングにより除去する際（図５参照。）、それを高精度に、かつ、その下地層に損傷を与えることなく、除去することが困難になる。
したがって、この図６に示したように、引っ張り応力膜３のエッチング後にＵＶ照射を行うようにすることにより、引っ張り応力膜３のエッチングによる除去を難しくすることなく、その引っ張り応力の向上を図ることができる。
また、図２に示した引っ張り応力膜３の堆積後、その全面にＵＶ照射を行う場合には、そのＵＶ照射を、例えば、照射温度約４５０℃、照射時間約２５分の条件で行う。すなわち、一定の引っ張り応力向上効果を得るためには、引っ張り応力膜３が全面に形成されている分、より長時間のＵＶ照射が必要になる。
これに対し、この図６に示したように、引っ張り応力膜３のエッチング後にＵＶ照射を行うようにすると、引っ張り応力膜３は、ｎＭＯＳＦＥＴ１０上に形成されているのみであるため、より短時間のＵＶ照射で足りる。
また、この図６に示したＵＶ照射工程では、ＵＶがｎＭＯＳＦＥＴ１０上に残る引っ張り応力膜３だけでなく、図５に示した工程で引っ張り応力膜３が除去されて露出したｐＭＯＳＦＥＴ２０に対しても照射される。しかし、このＵＶ照射によるｐＭＯＳＦＥＴ２０の特性劣化は認められず、ＵＶ照射によって、ｐＭＯＳＦＥＴ２０に影響を及ぼすことなく、ｎＭＯＳＦＥＴ１０上に残る引っ張り応力膜３の引っ張り応力の向上を図ることができる。
また、一般的に、ＭＯＳＦＥＴのサイドウォールは、ＳｉＯ2やＳｉＮを用いて形成されるが、このｎＭＯＳＦＥＴ１０およびｐＭＯＳＦＥＴ２０のサイドウォール１４，２４は、上記のように、ＳｉＯ2で形成しておくことが好ましい。これは、この図６に示したＵＶ照射工程において、ＵＶがｎＭＯＳＦＥＴ１０上の引っ張り応力膜３に限らず、ｎＭＯＳＦＥＴ１０のサイドウォール１４やｐＭＯＳＦＥＴ２０のサイドウォール２４にも照射されるようになるためである。
すなわち、ＳｉＮでサイドウォール１４，２４を形成すると、それらの組成にもよるが、ＵＶ照射によってそれらに引っ張り応力が発現する可能性がある。ｎＭＯＳＦＥＴ１０のサイドウォール１４に引っ張り応力が生じた場合には、そのチャネル部分に、引っ張り応力膜３からのほか、サイドウォール１４からも引っ張り応力が加わるようになる。
一方、ｐＭＯＳＦＥＴ２０のサイドウォール２４に引っ張り応力が生じた場合には、ｐＭＯＳＦＥＴ２０のチャネル部分に引っ張り応力が加わるようになってしまうため、後述のようにｐＭＯＳＦＥＴ２０上に圧縮応力膜６を形成しても、その効果が低下してしまう。
サイドウォール１４をＳｉＮで形成し、サイドウォール２４をＳｉＯ2で形成することも技術的には可能である。しかし、ＵＶ照射後の引っ張り応力膜３の引っ張り応力が充分大きくなることを考慮すると、敢えて異なる材質で作り分ける必要はなく、サイドウォール１４，２４を共にＳｉＯ2で形成することが、簡便かつ効率的である。
図７は圧縮応力膜堆積工程の要部断面模式図である。
ｎＭＯＳＦＥＴ１０上の引っ張り応力膜３に対するＵＶ照射後は、その引っ張り応力膜３とＳｉＯ2膜４が残る基板全面に、ＳｉＮからなる膜厚約７０ｎｍの圧縮応力膜６を堆積する。
ｎＭＯＳＦＥＴ１０上の引っ張り応力膜３に対するＵＶ照射後は、その引っ張り応力膜３とＳｉＯ2膜４が残る基板全面に、ＳｉＮからなる膜厚約７０ｎｍの圧縮応力膜６を堆積する。
圧縮応力膜６は、例えば、ＣＶＤ法を用いて堆積され、Ｓｉ原料としてＳｉＨ4ガスを用い、Ｎ原料としてＮＨ3ガスを用いる。
堆積の際、ＳｉＨ4ガスの流量は、１００ｓｃｃｍ〜１０００ｓｃｃｍの範囲とし、ＮＨ3ガスの流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。さらに、キャリアガスとしてＮ2ガスまたはＡｒガスを用い、その流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。各ガスを導入するチャンバは、その内圧を０．１Ｔｏｒｒ〜４００Ｔｏｒｒ、温度を４００℃〜４５０℃に制御する。ＲＦパワーは１００Ｗ〜１０００Ｗ程度である。
堆積の際、ＳｉＨ4ガスの流量は、１００ｓｃｃｍ〜１０００ｓｃｃｍの範囲とし、ＮＨ3ガスの流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。さらに、キャリアガスとしてＮ2ガスまたはＡｒガスを用い、その流量は、５００ｓｃｃｍ〜１００００ｓｃｃｍの範囲とする。各ガスを導入するチャンバは、その内圧を０．１Ｔｏｒｒ〜４００Ｔｏｒｒ、温度を４００℃〜４５０℃に制御する。ＲＦパワーは１００Ｗ〜１０００Ｗ程度である。
このような条件にて堆積される圧縮応力膜６は、その圧縮応力が３ＧＰａ程度になる。
図８は圧縮応力膜エッチング工程の要部断面模式図である。
全面に圧縮応力膜６を堆積した後は、ｐＭＯＳＦＥＴ２０側にレジストマスク７を形成し、ＳｉＯ2膜４をエッチングストッパにして、ｎＭＯＳＦＥＴ１０側に堆積されている圧縮応力膜６をエッチングにより除去する。圧縮応力膜６のエッチングは、例えば、ＣＨＦ3／Ａｒ／Ｏ2ガスを用いたＲＩＥ法により行う。
図８は圧縮応力膜エッチング工程の要部断面模式図である。
全面に圧縮応力膜６を堆積した後は、ｐＭＯＳＦＥＴ２０側にレジストマスク７を形成し、ＳｉＯ2膜４をエッチングストッパにして、ｎＭＯＳＦＥＴ１０側に堆積されている圧縮応力膜６をエッチングにより除去する。圧縮応力膜６のエッチングは、例えば、ＣＨＦ3／Ａｒ／Ｏ2ガスを用いたＲＩＥ法により行う。
ｎＭＯＳＦＥＴ１０側の圧縮応力膜６のエッチング後、レジストマスク７は除去する。
図９は層間絶縁膜堆積工程の要部断面模式図である。
レジストマスク７の除去後、全面に層間絶縁膜としてＴＥＯＳ酸化膜８を堆積する。ＴＥＯＳ酸化膜８は、ＴＥＯＳ（tetra-ethoxysilane，Ｓｉ（ＯＣ2Ｈ5ＯＨ）4）を原料に用い、プラズマＣＶＤ法を用いて堆積される。ＴＥＯＳ酸化膜８は、全面にまず膜厚約６００ｎｍで堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化し、最終的に約３５０ｎｍの膜厚とする。
図９は層間絶縁膜堆積工程の要部断面模式図である。
レジストマスク７の除去後、全面に層間絶縁膜としてＴＥＯＳ酸化膜８を堆積する。ＴＥＯＳ酸化膜８は、ＴＥＯＳ（tetra-ethoxysilane，Ｓｉ（ＯＣ2Ｈ5ＯＨ）4）を原料に用い、プラズマＣＶＤ法を用いて堆積される。ＴＥＯＳ酸化膜８は、全面にまず膜厚約６００ｎｍで堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて平坦化し、最終的に約３５０ｎｍの膜厚とする。
ここまでの工程により、ｎＭＯＳＦＥＴ１０上とｐＭＯＳＦＥＴ２０上にそれぞれ引っ張り応力膜３と圧縮応力膜６が貼り分けられたＣＭＯＳ構造を完成する。以後は、通常のプロセスに従ってコンタクト電極や配線層の形成が行われ、ＣＭＯＳ構造を備えたデバイスが完成される。
以上説明したように、この第１の実施の形態では、引っ張り応力膜３を全面に形成した後、引っ張り応力膜３をｎＭＯＳＦＥＴ１０上に残してｐＭＯＳＦＥＴ２０上からエッチングにより除去し、その残った引っ張り応力膜３に対してＵＶ照射を行う。そして、その後、ｐＭＯＳＦＥＴ２０上に圧縮応力膜６を形成する。
これにより、引っ張り応力膜３のエッチングを難しくすることなく、精度良くそのエッチングが行え、ｎＭＯＳＦＥＴ１０上に大きな引っ張り応力を有する引っ張り応力膜３を形成することが可能になる。したがって、ｎＭＯＳＦＥＴ１０のチャネル部分に大きな引っ張り応力が加わり、ｐＭＯＳＦＥＴ２０のチャネル部分に大きな圧縮応力が加わった、高性能かつ高品質のＣＭＯＳデバイスを実現することができる。
また、引っ張り応力膜３に対するＵＶ照射は、上記のように、膜中に残存するＨを除去し、それに伴ってその引っ張り応力を向上させる。これにより、ｎＭＯＳＦＥＴ１０の電子移動度の向上が図られ、また、引っ張り応力膜３からのＨの除去により、ＣＭＯＳデバイスにおけるＮＢＴＩ（Negative Bias Temperature Instability）を抑制することも可能になる。
次に、第２の実施の形態について説明する。
なお、第２の実施の形態において、第１の実施の形態で述べた要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
なお、第２の実施の形態において、第１の実施の形態で述べた要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
第２の実施の形態は、ｎＭＯＳＦＥＴ１０上およびｐＭＯＳＦＥＴ２０上にそれぞれ引っ張り応力膜３および圧縮応力膜６を形成した後に、それら引っ張り応力膜３および圧縮応力膜６の双方に一括してＵＶ照射を行う点で、上記第１の実施の形態と相違する。
すなわち、図１に示したＣＭＯＳ構造に対し、図２に示した引っ張り応力膜３の堆積、図３，図４に示したＳｉＯ2膜４の形成とエッチング、および図５に示した引っ張り応力膜３のエッチングまで行った後、ＵＶ照射を行うことなく、図７に示した圧縮応力膜６の堆積工程に移る。そして、図８に示したように、ＳｉＯ2膜４上の圧縮応力膜６をエッチングにより除去し、レジストマスク７を除去する。第２の実施の形態では、このように引っ張り応力膜３および圧縮応力膜６のパターニングが終了した状態で、それらに対してＵＶ照射を行う。
図１０は引っ張り応力膜および圧縮応力膜に対するＵＶ照射工程の要部断面模式図である。
図８に示した圧縮応力膜６のエッチング後にレジストマスク７を除去すると、図１０に示すように、ｎＭＯＳＦＥＴ１０上にＵＶ照射前の引っ張り応力膜３が形成され、ｐＭＯＳＦＥＴ２０上にＵＶ照射前の圧縮応力膜６が形成された状態が得られる。
図８に示した圧縮応力膜６のエッチング後にレジストマスク７を除去すると、図１０に示すように、ｎＭＯＳＦＥＴ１０上にＵＶ照射前の引っ張り応力膜３が形成され、ｐＭＯＳＦＥＴ２０上にＵＶ照射前の圧縮応力膜６が形成された状態が得られる。
そして、これらの引っ張り応力膜３および圧縮応力膜６に対し、一括してＵＶ照射を行う。ＵＶ照射は、チャンバ内を所定環境に制御してＵＶ照射を行うことのできるＵＶ照射装置を用い、例えば、照射温度約４５０℃、照射時間約２０分の条件で行う。このＵＶ照射により、ＵＶ照射前におよそ４００ＭＰａ〜５００ＭＰａであった引っ張り応力膜３の引っ張り応力を２ＧＰａ程度まで向上させることができる。
このＵＶ照射の際には、ＵＶが、引っ張り応力膜３と共に、圧縮応力膜６にも照射される。圧縮応力膜６へのＵＶ照射は、その圧縮応力を低下させる原因となるが、圧縮応力膜６を上記のような条件（図７の説明参照。）で堆積した場合には、ＵＶ照射による圧縮応力の低下量を、２００ＭＰａ以下に抑えることができる（ＵＶ照射前の圧縮応力膜６の圧縮応力は３ＧＰａ程度。）。
この図１０に示したＵＶ照射後は、図９に示したように、所定膜厚のＴＥＯＳ酸化膜８を形成し、それにより、ｎＭＯＳＦＥＴ１０上とｐＭＯＳＦＥＴ２０上にそれぞれ引っ張り応力膜３と圧縮応力膜６が貼り分けられたＣＭＯＳ構造を完成する。以後は、通常のプロセスに従ってコンタクト電極や配線層の形成が行われ、ＣＭＯＳ構造を備えたデバイスが完成される。
なお、この第２の実施の形態では、まず、引っ張り応力膜３を全面に堆積してから、ｐＭＯＳＦＥＴ２０側に堆積されている引っ張り応力膜をエッチングにより除去し、引っ張り応力膜をｎＭＯＳＦＥＴ１０上に残す。その後、圧縮応力膜６を全面に堆積してから、ｎＭＯＳＦＥＴ１０側に堆積されている圧縮応力膜６をエッチングにより除去し、圧縮応力膜６をｐＭＯＳＦＥＴ２０上に残すようにした。
この引っ張り応力膜３と圧縮応力膜６の堆積順は、逆にしても構わない。すなわち、まず、圧縮応力膜６を全面に堆積してから、ｎＭＯＳＦＥＴ１０側に堆積されている圧縮応力膜６をエッチングにより除去し、圧縮応力膜６をｐＭＯＳＦＥＴ２０上に残す。そして、その後、引っ張り応力膜３を全面に堆積してから、ｐＭＯＳＦＥＴ２０側に堆積されている引っ張り応力膜３をエッチングにより除去し、引っ張り応力膜３をｎＭＯＳＦＥＴ１０上に残すようにする。
この場合も、全面に堆積した引っ張り応力膜３をｐＭＯＳＦＥＴ２０側から除去してｎＭＯＳＦＥＴ１０上に残すエッチングの終了後、圧縮応力膜６および引っ張り応力膜３に対し、一括して所定条件のＵＶ照射を行うようにすればよい。
以上説明したように、この第２の実施の形態では、所定の条件で堆積した引っ張り応力膜３と圧縮応力膜６について、双方のエッチングが終了した後に、一括してＵＶ照射を行う。
これにより、引っ張り応力膜３のエッチングを難しくすることなく、精度良くそのエッチングが行え、ｎＭＯＳＦＥＴ１０上に大きな引っ張り応力を有する引っ張り応力膜３を形成することが可能になる。さらに、ＵＶ照射後においても、圧縮応力膜６の圧縮応力は大きく維持される。したがって、ｎＭＯＳＦＥＴ１０のチャネル部分に大きな引っ張り応力が加わり、ｐＭＯＳＦＥＴ２０のチャネル部分に大きな圧縮応力が加わった、高性能かつ高品質のＣＭＯＳデバイスを実現することができる。
また、引っ張り応力膜３および圧縮応力膜６に対する一括ＵＶ照射は、上記のように、それらの膜中に残存するＨを除去する。引っ張り応力膜３および圧縮応力膜６からＨが除去されることにより、ＣＭＯＳデバイスにおけるＮＢＴＩを抑制することも可能になる。
なお、以上の説明では、ＣＭＯＳ構造の引っ張り応力膜と圧縮応力膜の貼り分けプロセスを例にして述べたが、上記のようなエッチング終了後の引っ張り応力膜に対してＵＶ照射を行う手法は、ＣＭＯＳデバイスに限らず、ｎＭＯＳＦＥＴを備える種々のデバイス形成プロセスに同様に適用可能である。
すなわち、ｎＭＯＳＦＥＴが形成されている基板全面に引っ張り応力を有する引っ張り応力膜を堆積し、その引っ張り応力膜をｎＭＯＳＦＥＴ上に残してエッチングにより除去し、ｎＭＯＳＦＥＴ上に残る引っ張り応力膜に対してＵＶ照射を行うようにすればよい。
また、以上の説明では、ｎＭＯＳＦＥＴ上には、あらかじめある程度の引っ張り応力を有している引っ張り応力膜を堆積しておき、それにＵＶ照射を行うことによって、その引っ張り応力を増加させるようにした。このほか、例えばある程度の圧縮応力を有している圧縮応力膜を堆積し、それにＵＶ照射を行うことによって引っ張り応力を発現させるようにしてもよい。
また、改質やＮＢＴＩ抑制等を目的として圧縮応力膜にＵＶ照射を行う場合にも、そのエッチング後にＵＶ照射を行う上記手法を適用することが可能である。
１ Ｓｉ基板
２ ＳＴＩ
３ 引っ張り応力膜
４ ＳｉＯ2膜
５，７ レジストマスク
６ 圧縮応力膜
８ ＴＥＯＳ酸化膜
１０ ｎＭＯＳＦＥＴ
１１，２１ ウェル領域
１２，２２ ゲート絶縁膜
１３，２３ ゲート電極
１４，２４ サイドウォール
１５，２５ ソース・ドレイン・エクステンション領域
１６，２６ ソース・ドレイン領域
１７，２７ シリサイド層
２０ ｐＭＯＳＦＥＴ
２ ＳＴＩ
３ 引っ張り応力膜
４ ＳｉＯ2膜
５，７ レジストマスク
６ 圧縮応力膜
８ ＴＥＯＳ酸化膜
１０ ｎＭＯＳＦＥＴ
１１，２１ ウェル領域
１２，２２ ゲート絶縁膜
１３，２３ ゲート電極
１４，２４ サイドウォール
１５，２５ ソース・ドレイン・エクステンション領域
１６，２６ ソース・ドレイン領域
１７，２７ シリサイド層
２０ ｐＭＯＳＦＥＴ
Claims (6)
- 半導体基板に第１トランジスタ及び第２トランジスタを形成する工程と、
前記第１トランジスタ及び前記第２トランジスタを覆う第１応力膜を形成する工程と、
形成された前記第１応力膜を前記第１トランジスタ上に残して除去する工程と、
前記第１トランジスタ上に残る前記第１応力膜に対して紫外線を照射する工程と、
前記紫外線を照射する工程後に、前記第１応力膜が残る前記半導体基板上に第２応力膜を形成する工程と、
形成された前記第２応力膜を前記第２トランジスタ上に残して除去する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第１トランジスタは、ｎチャネル型電界効果トランジスタであり、
前記第１応力膜は、引っ張り応力を有する膜であることを特徴とする請求項１記載の半導体装置の製造方法。 - 前記第２トランジスタは、ｐチャネル型電界効果トランジスタであり、
前記第２応力膜は、圧縮応力を有する膜であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。 - 前記半導体基板に前記第１トランジスタ及び前記第２トランジスタを形成する工程は、前記第１トランジスタの第１ゲート電極上、第１ソース領域上及び第１ドレイン領域上、並びに、前記第２トランジスタの第２ゲート電極上、第２ソース領域上及び第２ドレイン領域上に、シリサイド層を形成する工程を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
- 前記第１応力膜を形成する工程の後であって、前記第１応力膜を前記第１トランジスタ上に残して除去する工程の前に、前記第１応力膜上に第１絶縁膜を形成する工程を更に有することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
- 前記第１応力膜は窒化シリコン膜であり、前記第２応力膜は窒化シリコン膜であり、前記第１絶縁膜は酸化シリコン膜であることを特徴とする請求項５に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006215405A JP5017958B2 (ja) | 2006-08-08 | 2006-08-08 | 半導体装置の製造方法 |
| US11/639,344 US7763509B2 (en) | 2006-08-08 | 2006-12-15 | Method of manufacturing semiconductor device including forming two stress films and irradiation of one stress film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006215405A JP5017958B2 (ja) | 2006-08-08 | 2006-08-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008041981A JP2008041981A (ja) | 2008-02-21 |
| JP5017958B2 true JP5017958B2 (ja) | 2012-09-05 |
Family
ID=39176658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006215405A Expired - Fee Related JP5017958B2 (ja) | 2006-08-08 | 2006-08-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7763509B2 (ja) |
| JP (1) | JP5017958B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286341A (ja) * | 2004-03-30 | 2005-10-13 | Samsung Electronics Co Ltd | 低ノイズ及び高性能のｌｓｉ素子、レイアウト及びその製造方法 |
| US20080169510A1 (en) * | 2007-01-17 | 2008-07-17 | International Business Machines Corporation | Performance enhancement on both nmosfet and pmosfet using self-aligned dual stressed films |
| JP5064289B2 (ja) * | 2008-04-17 | 2012-10-31 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| US8999863B2 (en) * | 2008-06-05 | 2015-04-07 | Globalfoundries Singapore Pte. Ltd. | Stress liner for stress engineering |
| KR101561862B1 (ko) * | 2008-12-26 | 2015-10-21 | 삼성전자 주식회사 | 반도체 집적 회로 장치의 제조 방법 |
| US8435841B2 (en) * | 2010-12-22 | 2013-05-07 | GlobalFoundries, Inc. | Enhancement of ultraviolet curing of tensile stress liner using reflective materials |
| CN102646637A (zh) * | 2011-02-17 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | Cmos器件及其形成方法 |
| US8293605B2 (en) * | 2011-02-25 | 2012-10-23 | GlobalFoundries, Inc. | Methods for fabricating a CMOS integrated circuit having a dual stress layer (DSL) |
| CN103378004B (zh) * | 2012-04-23 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种具有应力覆盖层的cmos器件制作方法 |
| CN102709179B (zh) * | 2012-06-21 | 2015-03-11 | 上海华力微电子有限公司 | 双应力氮化硅蚀刻阻挡层形成方法和半导体器件制造方法 |
| CN110459465B (zh) * | 2019-08-30 | 2022-03-04 | 上海华力微电子有限公司 | 自对准双层图形的形成方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057301A (ja) | 2000-12-08 | 2005-03-03 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7053400B2 (en) * | 2004-05-05 | 2006-05-30 | Advanced Micro Devices, Inc. | Semiconductor device based on Si-Ge with high stress liner for enhanced channel carrier mobility |
| US7323391B2 (en) * | 2005-01-15 | 2008-01-29 | Applied Materials, Inc. | Substrate having silicon germanium material and stressed silicon nitride layer |
| US7265066B2 (en) * | 2005-03-29 | 2007-09-04 | Tokyo Electron, Ltd. | Method and system for increasing tensile stress in a thin film using collimated electromagnetic radiation |
| US7232730B2 (en) * | 2005-04-29 | 2007-06-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming a locally strained transistor |
| US7785950B2 (en) * | 2005-11-10 | 2010-08-31 | International Business Machines Corporation | Dual stress memory technique method and related structure |
| JP2007200961A (ja) * | 2006-01-24 | 2007-08-09 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2007208079A (ja) * | 2006-02-02 | 2007-08-16 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| KR100703986B1 (ko) * | 2006-05-22 | 2007-04-09 | 삼성전자주식회사 | 동작 특성과 플리커 노이즈 특성이 향상된 아날로그트랜지스터를 구비하는 반도체 소자 및 그 제조 방법 |
| JP2007324391A (ja) * | 2006-06-01 | 2007-12-13 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008016569A (ja) * | 2006-07-04 | 2008-01-24 | Sharp Corp | 半導体装置及びその製造方法 |
-
2006
- 2006-08-08 JP JP2006215405A patent/JP5017958B2/ja not_active Expired - Fee Related
- 2006-12-15 US US11/639,344 patent/US7763509B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2008041981A (ja) | 2008-02-21 |
| US7763509B2 (en) | 2010-07-27 |
| US20080124856A1 (en) | 2008-05-29 |
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Legal Events
| Date | Code | Title | Description |
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| A711 | Notification of change in applicant |
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|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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